KR100204910B1 - Interconnecting method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체장치의 배선들의 접촉 방법에 관한 것으로서 기판상에 절연막, 도전물질층 및 마스크층을 순차적으로 형성하는 공정과, 상기 마스크층 상에 소정 부분을 덮는 제1감광막을 형성하는 공정과, 상기 제1감광막을 마스크로 사용하여 상기 마스크층을 패터닝하고 상기 도전물질층을 중간높이까지 식각하여 제1측면을 한정하는 공정과, 상기 제1감광막을 제거하고 상기 도전물질층의 제1측면과 상기 마스크층의 측면에 측벽을 형성하는 공정과, 상기 마스크층과 측벽을 마스크로 사용하여 잔류하는 상기 도전물질층을 식각하여 제2측면을 한정하여 상기 제1측면에 의해 한정되는 돌출부와 제2측면에 의해 한정되는 하부를 갖는 철(凸)자 형상의 제1배선을 형성하는 공정과, 상기 절연막, 마스크층 및 측벽 상에 층간절연막을 형성하고 상기 층간절연막 상에 상기 제1배선과 대응하는 부분을 노출시키는 제2감광막을 형성하는 공정과, 상기 제2감광막을 마스크로 사용하여 상기 층간절연막 및 마스크층과 상기 제1배선의 제1측면이 노출되도록 측벽의 소정 부분을 식각하여 접촉구를 형성하는 공정과, 상기 층간절연막 상의 제2감광막을 제거하고 상기 접촉구를 통해 상기 제1배선과 접촉되는 제2배선을 형성하는 공정을 구비한다. 따라서, 제1배선과 제2배선의 접촉 면적이 증가되어 접촉 저항을 감소시킨다.The present invention relates to a method of contacting wirings of a semiconductor device, which comprises sequentially forming an insulating film, a conductive material layer and a mask layer on a substrate, forming a first photoresist film covering a predetermined portion on the mask layer, Patterning the mask layer using the first photoresist layer as a mask and etching the conductive material layer to an intermediate height to define a first side; removing the first photoresist layer, Forming a sidewall on a side surface of the mask layer; etching the remaining conductive material layer using the mask layer and the sidewalls as a mask to define a second side surface to form a protrusion defined by the first side surface, A step of forming a first wiring of a convex shape having a lower portion defined by a side surface; and a step of forming an interlayer insulating film on the insulating film, Forming a second photoresist film on the insulating film, the second photoresist film exposing a portion corresponding to the first wiring; and forming a second photoresist film on the first photoresist film using the second photoresist film as a mask so that the first side surfaces of the interlayer insulating film, Forming a contact hole by etching a predetermined portion of the side wall; and removing the second photoresist film on the interlayer insulating film and forming a second wiring to be in contact with the first wiring through the contact hole. Accordingly, the contact area between the first wiring and the second wiring is increased to reduce the contact resistance.
Description
제1a도 내지 d도는 종래 기술에 따른 반도체장치의 배선들의 접촉 방법을 도시하는 공정도.Figs. 1a to 1d are process drawings showing a method of contacting wirings of a semiconductor device according to the prior art. Fig.
제2a도 내지 d도는 본 발명에 따른 반도체장치의 배선들의 접촉 방법을 도시하는 공정도.Figs. 2a to 2d are process drawings showing a method of contacting wirings of a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
31 : 기판 33 : 절연막31: substrate 33: insulating film
35 : 도전물질층 35a, 35b : 제1 및 제2 측면35: conductive material layer 35a, 35b: first and second side surfaces
36 : 제1배선 37 : 마스크층36: first wiring 37: mask layer
39 : 제1감광막 41 : 측벽39: first photosensitive film 41: side wall
43 : 충간절연막 45 : 제2감광막43: Interval insulating film 45: Second photosensitive film
47 : 접촉구 49 : 제2배선47: contact hole 49: second wiring
29 : 플러그29: Plug
본 발명은 반도체장치의 배선들의 접촉 방법에 관한 것으로서, 특히, 접촉하는 배선들의 접촉 면을 증가시켜 접촉 저항이 증가되는 것을 방지할 수 있는 반도체장치의 배선들의 접촉 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of contacting wirings of a semiconductor device, and more particularly, to a method of contacting wirings of a semiconductor device capable of increasing a contact surface of contact wirings to prevent an increase in contact resistance.
제1도(a) 내지 (d)는 상기 종래 기술에 따른 반도체장치의 배선들의 접촉 방법을 도시하는 공정도이다.FIGS. 1 (a) to 1 (d) are process drawings showing a method of contacting wirings of a semiconductor device according to the prior art.
제1도(a)를 참조하면, 기판(11)상에 절연막(13)을 두껍게 형성한다. 상기에서 기판(11)은 불순물이 도핑된 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 또는, 금속 배선일수도 있다. 절연막(13) 상에 금속 또는 불순물이 도핑된 다결정실리콘을 증착하여 도전물질층(15)을 형성한다. 그리고, 도전물질층(15)상에 감광 물질을 도포한 후 노광 및 현상하여 도전물질층(15)의 소정 부분을 덮는 제1감광막(17)을 형성한다.Referring to FIG. 1 (a), an insulating film 13 is formed thick on a substrate 11. The substrate 11 may be a semiconductor substrate on which a diffusion region (not shown) doped with an impurity is formed, or may be a metal wiring. A polycrystalline silicon doped with a metal or an impurity is deposited on the insulating film 13 to form a conductive material layer 15. [ Then, a photosensitive material is coated on the conductive material layer 15, and then exposed and developed to form a first photosensitive film 17 covering a predetermined portion of the conductive material layer 15.
제1도(b)를 참조하면, 제1감광막(17)을 마스크로 사용하여 도전물질층(15)의 노출된 부분을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 이방성식각 방법으로 제거하여 제1배선(16)을 형성한다. 그리고, 제1배선(16) 상에 잔류하는 제1감광막(17)을 제거한다.Referring to FIG. 1 (b), an exposed portion of the conductive material layer 15 is subjected to anisotropic etching such as reactive ion etching (RIE) using the first photoresist 17 as a mask The first wiring 16 is formed. Then, the first photoresist film 17 remaining on the first wiring 16 is removed.
제1도(c)를 참조하면, 절연막(13)과 제1배선(16) 상에 층간절연막(18)을 형성한다. 그리고, 층간절연막(18) 상에 제2감광막(19)을 도포한 후 제1배선(16)의 소정 부분과 대응하는 부분의 제2감광막(19)을 노광 및 현상하여 절연막(13)을 노출시킨다. 그 다음, 제2감광막(19)을 마스크로 사용하여 제1배선(16)이 노출되도록 층간절연막(18)을 제거하여 접촉구(21)를 형성한다.Referring to FIG. 1 (c), an interlayer insulating film 18 is formed on the insulating film 13 and the first wiring 16. After the second photoresist film 19 is coated on the interlayer insulating film 18, the second photoresist film 19 on the portion corresponding to the predetermined portion of the first wiring 16 is exposed and developed to expose the insulating film 13 . Next, the contact hole 21 is formed by removing the interlayer insulating film 18 so that the first wiring 16 is exposed using the second photoresist film 19 as a mask.
제1도(d)를 참조하면, 층간절연막(18) 상에 잔류하는 제2감광막(19)을 제거한다. 그리고, 층간절연막(18)상에 금속 또는 불순물이 도핑된 다결정실리콘을 접촉구(21)를 통해 제1배선(16)과 접촉되게 증착한 후 패터닝하여 제2배선(23)을 형성한다.Referring to FIG. 1 (d), the second photoresist film 19 remaining on the interlayer insulating film 18 is removed. A polycrystalline silicon doped with a metal or an impurity is deposited on the interlayer insulating film 18 so as to be in contact with the first wiring 16 through the contact hole 21 and then patterned to form the second wiring 23.
그러나, 상술한 종래의 반도체장치의 배선들의 접촉 방법은 반도체장치의 디자인 룰(design rule)이 작아짐에 따라 접촉구의 크기가 감소되므로 제1배선과 제2배선의 접촉 면적이 감소되어 접촉 저항이 증가되는 문제점이 있었다.However, since the size of the contact hole is reduced as the design rule of the semiconductor device becomes smaller, the contact area between the first wiring and the second wiring is reduced and the contact resistance is increased .
따라서, 본 발명의 목적은 접촉구의 크기를 증가시키지 않고 제1배선과 제2배선의 접촉 면적을 증가시켜 접촉 저항을 감소시킬 수 있는 반도체장치의 배선들의 접촉 방법을 제공함에 있다.SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a method of contacting wirings of a semiconductor device capable of reducing the contact resistance by increasing the contact area between the first wiring and the second wiring without increasing the size of the contact hole.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 배선들의 접촉 방법은 기판 상에 절연막, 도전물질층 및 마스크층을 순차적으로 형성하는 공정과, 상기 마스크층 상에 소정 부분을 덮는 제1감광막을 형성하는 공정과, 상기 제1감광막을 마스크로 사용하여 상기 마스크층을 패터닝하고 상기 도전물질층을 중간 높이까지 식각하여 제1측면을 한정하는 공정과, 상기 제1감광막을 제거하고 상기 도전물질층의 제1측면과 상기 마스크층의 측면에 측벽을 형성하는 공정과, 상기 마스크층과 측벽을 마스크로 사용하여 잔류하는 상기 도전물질층을 식각하여 제2측면을 한정하여 상기 제1측면에 의해 한정되는 돌출부와 제2측면에 의해 한정되는 하부를 갖는 철(凸)자 형상의 제1배선을 형성하는 공정과, 상기 절연막, 마스크층 및 측벽 상에 층간절연막을 형성하고 상기 층간절연막 상에 상기 제1배선과 대응하는 부분을 노출시키는 제2감광막을 형성하는 공정과, 상기 제2감광막을 마스크로 사용하여 상기 층간절연막 및 마스크층과 상기 제1배선의 제1측면이 노출되도록 측벽의 소정 부분을 식각하여 접촉구를 형성하는 공정과, 상기 층간절연막 상의 제2감광막을 제거하고 상기 접촉구를 통해 상기 제1배선과 접촉되는 제2배선을 형성하는 공정을 구비한다.According to an aspect of the present invention, there is provided a method of contacting wirings of a semiconductor device, the method comprising: sequentially forming an insulating layer, a conductive material layer, and a mask layer on a substrate; forming a first photoresist layer A step of patterning the mask layer using the first photosensitive film as a mask and etching the conductive material layer to an intermediate height to define a first side surface; Forming a sidewall on a side surface of the mask layer and etching the remaining conductive material layer using the mask layer and the sidewalls as a mask to define a second side surface, Forming a first wiring of a convex shape having a projection defined by a first side and a bottom defined by a second side; and a step of forming an interlayer insulating film on the insulating film, Forming a first photoresist film on the interlayer insulating film and exposing a portion corresponding to the first interconnection on the interlayer insulating film; and forming a first photoresist film on the interlayer insulating film and the first wiring by using the second photoresist film as a mask, Forming a contact hole by etching a predetermined portion of the side wall so as to expose the side surface, and forming a second wiring to be in contact with the first wiring through the contact hole by removing the second photoresist film on the interlayer insulating film do.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in detail with reference to the accompanying drawings.
제2도(a) 내지 (d)는 본 발명에 따른 반도체장치의 배선들의 접촉방법을 도시하는 공정도이다.FIGS. 2 (a) to 2 (d) are process drawings showing a method of contacting wirings of a semiconductor device according to the present invention.
제2도(a)를 참조하면, 기판(31) 상에 산화실리콘 등으로 이루어진 절연막(33)을 두껍게 형성한다. 상기에서 기판(31)은 불순물이 고농도로 도핑된 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 또는, 반도체기판 상에 절연막(도시되지 않음)을 개재시켜 형성된 금속 배선일 수도 있다. 절연막(33) 상에 금속 또는 불순물이 도핑된 다결정실리콘 등을 증착하여 도전물질층(35)을 형성한다. 그리고, 도전물질층(35) 상에 산화실리콘을 증착하여 마스크층(37)을 형성하고, 이 마스크층(37) 상에 감광 물질을 도포한 후 노광 및 현상하여 마스크층(37)의 소정 부분을 덮는 제1감광막(39)을 형성한다.Referring to FIG. 2 (a), an insulating film 33 made of silicon oxide or the like is formed thick on the substrate 31. The substrate 31 may be a semiconductor substrate having a diffusion region (not shown) doped with a high concentration of impurities, or may be a metal wiring formed on an insulating film (not shown) on a semiconductor substrate. A conductive material layer 35 is formed on the insulating film 33 by depositing polycrystalline silicon or the like doped with a metal or an impurity. Silicon oxide is deposited on the conductive material layer 35 to form a mask layer 37. A photosensitive material is coated on the mask layer 37 and then exposed and developed to form a predetermined portion of the mask layer 37 The first photoresist film 39 is formed.
제2도(b)를 참조하면, 제1감광막(39)을 마스크로 사용하여 마스크층(37)의 노출된 부분을 시각하여 제거한 후, 계속해서, 도전물질층(35)을 중간높이까지 식각하여 제1측면(35a)을 한정한다. 그리고, 제1감광막(39)을 제거하여 마스크층(37)을 노출시킨 후 잔류하는 도전물질층(35)과 마스크층(37)의 표면에 산화실리콘을 증착한다. 산화실리콘을 잔류하는 도전물질층(35)이 노출되도록 RIE 방법으로 에치 백하여 도전물질층(35)의 제1측면(35a)과 마스크층(37)의 측면에 측벽(41)을 형성한다. 마스크층(37)과 측벽(41)을 마스크로 사용하여 절연막(33)이 노출되도록 잔류하는 도전물질층(35)을 식각하여 제2측면(35b)을 한정한다. 이때, 도전물질층(35)의 잔류하는 부분은 제1측면(35a)에 의해 한정되는 돌출부와 제2측면(35b)에 의해 한정되는 하부를 갖는 철(凸)자 형상의 제1배선(36)을 이룬다.Referring to FIG. 2B, after the exposed portion of the mask layer 37 is visually removed using the first photoresist layer 39 as a mask, the conductive material layer 35 is etched to a middle height Thereby defining the first side 35a. After the first photoresist layer 39 is removed to expose the mask layer 37, silicon oxide is deposited on the surfaces of the remaining conductive material layer 35 and the mask layer 37. A side wall 41 is formed on the side surfaces of the first side surface 35a of the conductive material layer 35 and the mask layer 37 by etching back by RIE so that the conductive material layer 35 remaining in the silicon oxide is exposed. The remaining conductive layer 35 is etched to define the second side 35b so that the insulating layer 33 is exposed using the mask layer 37 and the side wall 41 as a mask. At this time, the remaining portion of the conductive material layer 35 is covered with the protruding portion defined by the first side surface 35a and the first wiring 36 (having the convex shape) having the lower portion defined by the second side surface 35b ).
제2도(c)를 참조하면, 상술한 구조에 산화실리콘을 증착하여 층간절연막(43)를 형성한다. 그리고, 층간절연막(43)상에 감광물질을 도포한 후 노광 및 현상하여 층간절연막(43)의 제1배선(36)과 대응하는 부분을 노출시키는 제2감광막(45)을 형성한다. 이때, 층간절연막(43)의 노출되는 부분은 제1측면(35a)에 의해 한정되는 돌출부의 폭 보다 넓고 제2측면(35b)에 의해 한정되는 하부의 폭보다 좁게 한다.Referring to FIG. 2 (c), silicon oxide is deposited on the above-described structure to form an interlayer insulating film 43. Then, a photosensitive material is coated on the interlayer insulating film 43, and then exposed and developed to form a second photosensitive film 45 exposing a portion of the interlayer insulating film 43 corresponding to the first wiring 36. At this time, the exposed portion of the interlayer insulating film 43 is wider than the width of the protruded portion defined by the first side face 35a and narrower than the width of the lower portion defined by the second side face 35b.
제2도(d)를 참조하면, 제2감광막(49)을 마스크로 사용하여 제1배선(36)의 돌출부 및 하부의 표면이 노출되도록 RIE 방법으로 식각하여 접촉구(47)를 형성한다. 상기에서, 접촉구(47)를 형성할 때 층간절연막(43) 및 마스크층(37) 뿐만 아니라 제1배선(36)의 제1측면(35a)이 노출되도록 측벽(41)의 일 부분도 제거되도록 식각한다. 그러므로, 접촉구(47)에 의해 노출되는 제1배선(36)의 표면적은 제1측면(35a)의 면적만큼 증가된다. 그리고, 층간절연막(43) 상에 잔류하는 제2감광막(45)을 제거한다.Referring to FIG. 2 (d), the contact hole 47 is formed by RIE to expose the protruding portion and the lower surface of the first wiring 36 using the second photoresist film 49 as a mask. A part of the side wall 41 is also removed so that the first side face 35a of the first wiring 36 as well as the interlayer insulating film 43 and the mask layer 37 are exposed when the contact hole 47 is formed. Etch. Therefore, the surface area of the first wiring 36 exposed by the contact hole 47 is increased by the area of the first side surface 35a. Then, the second photoresist film 45 remaining on the interlayer insulating film 43 is removed.
그리고, 층간절연막(43) 상에 금속 또는 불순물이 도핑된 다결정실리콘을 접촉구(47)를 통해 제1배선(36)과 접촉되게 증착한 후 패터닝하여 제2배선(49)을 형성한다. 이때, 접촉구(47)에 의해 노출되는 제1배선(36)의 표면적이 크므로 제2배선(49)과 접촉 면적이 증가되므로 접촉 저항을 감소시킬 수 있다.The second interconnection 49 is formed by depositing polycrystalline silicon doped with a metal or an impurity on the interlayer insulating film 43 so as to be in contact with the first interconnection 36 through the contact hole 47 and then patterning. At this time, since the surface area of the first wiring 36 exposed by the contact hole 47 is large, the contact area with the second wiring 49 is increased, so that the contact resistance can be reduced.
상술한 바와 같이 본 발명에 따른 반도체장치의 배선들의 접촉 방법은 제1배선을 제1측면에 의해 한정되는 돌출부와 제2측면에 의해 한정되는 하부를 갖는 철(凸)자 형상으로 형성하여 표면적을 제1측면의 면적만큼 증가시키고 접촉구를 제1배선의 제1측면이 노출되도록 형성한후 제2배선을 형성한다.As described above, in the method of contacting the wirings of the semiconductor device according to the present invention, the first wiring is formed into a convex shape having a protruding portion defined by the first side surface and a lower portion defined by the second side surface, Is increased by the area of the first side and the contact hole is formed so that the first side of the first wiring is exposed, and then the second wiring is formed.
따라서, 본 발명은 제1배선과 제2배선의 접촉 면적이 증가되어 접촉 저항을 감소시키는 잇점이 있다.Therefore, the present invention has an advantage in that the contact area between the first wiring and the second wiring increases, thereby reducing the contact resistance.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960056910A KR100204910B1 (en) | 1996-11-23 | 1996-11-23 | Interconnecting method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960056910A KR100204910B1 (en) | 1996-11-23 | 1996-11-23 | Interconnecting method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980038060A KR19980038060A (en) | 1998-08-05 |
| KR100204910B1 true KR100204910B1 (en) | 1999-06-15 |
Family
ID=19483326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960056910A KR100204910B1 (en) | 1996-11-23 | 1996-11-23 | Interconnecting method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100204910B1 (en) |
-
1996
- 1996-11-23 KR KR1019960056910A patent/KR100204910B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19980038060A (en) | 1998-08-05 |
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