KR100218338B1 - A cylinderical capacitor manufacturing method - Google Patents
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Abstract
본 발명은 실린더(Cylinder)형 캐패시터의 제조방법에 관한 것으로, 실리콘기판 위에 층간 절연층을 형성한 후, 그 층간절연층을 패터닝하여 메모리 콘택홀 패턴을 형성하는 단계와; 그 위에 제1폴리실리콘을 증착한 후, 얇은 제1절연막과 두꺼운 제2절연막을 순차적으로 증착하는 단계와; 하부전극패턴에 따라 상기 제2절연막과 제1절연막을 순차적으로 패터닝한 후, 그 위에 제2폴리실리콘을 증착하는 단계와; 상기 제2폴리실리콘층과 제1폴리실리콘층을 연속적으로 에치백하여 필라(Pillar)를 갖는 실리더형 하부전극을 형성하는 단계와; 그 위에 포토레지스트를 도포하고 베이크(Bake)시킨 후, 그 포토레지스트막을 소정의 두께로 에치백하여 상기 제2절연막패턴의 상단면을 개방시키는 단계와; 상기 제2절연막패턴 및 그 아래의 제1절연막패턴을 식각한 후, 남아 있는 상기 포토레지스트를 제거하는 단계로 이루어진다. 이와 같이 구성된 본 발명은, 필라를 형성하기 위는데 사용된 레지스트패턴을 형성할 필요가 없을 뿐 아니라 그 레지스트패턴에 대한 얼라인 공정이 생략되기 때문에, 전반적으로 제조공정이 단순하게 됨으로써 경비가 절감되는 효과와 함께 웨이퍼의 소정의 영역에서 형성되는 테스트패턴(T/P)의 이탈을 방지할 수 있는 효과도 발생한다.The present invention relates to a method of manufacturing a cylindrical capacitor, comprising: forming an interlayer insulating layer on a silicon substrate, and then patterning the interlayer insulating layer to form a memory contact hole pattern; Depositing a first polysilicon and a thick second insulating film sequentially after depositing the first polysilicon thereon; Sequentially patterning the second insulating film and the first insulating film according to a lower electrode pattern, and then depositing second polysilicon thereon; Continuously etching back the second polysilicon layer and the first polysilicon layer to form a cylinder type lower electrode having a pillar; Applying and baking a photoresist thereon, and then etching back the photoresist film to a predetermined thickness to open the top surface of the second insulating film pattern; And etching the second insulating film pattern and the first insulating film pattern thereunder, and then removing the remaining photoresist. The present invention configured as described above does not need to form a resist pattern used to form a pillar, and since the alignment process for the resist pattern is omitted, the overall manufacturing process is simplified, thereby reducing the cost. Along with the effect, there is also an effect that can prevent the departure of the test pattern (T / P) formed in a predetermined region of the wafer.
Description
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 필라(Pillar) 구조를 갖는 실린더(Cylinder)형 캐패시터를 제조하는 공정에 있어서, 상기 필라를 형성하기 위해 사용된 더미 산화막(Dummy Oxide)이 간단한 공정을 통해 식각되도록 이루어진 실린더형 캐패시터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, in the process of manufacturing a cylinder type capacitor having a pillar structure, a dummy oxide film used to form the pillar may be a simple process. It relates to a method of manufacturing a cylindrical capacitor made to be etched through.
이하, 종래 기술에 따른 실린더형 캐패시터의 제조공정에 대해서, 첨부된 제1a도-제1e도의 공정 단면도를 참조하여 설명하면 다음과 같다.Hereinafter, a manufacturing process of a cylindrical capacitor according to the prior art will be described with reference to the process cross-sectional views of FIGS. 1A to 1E.
먼저, 도1a와 같이 실리콘기판(111) 위에 층간절연층(121)을 형성한 후, 메모리 콘택(MCNT)을 위한 포토리소그래피 및 식각공정으로 상기 층간절연층(121)에 메모리 콘택홀(MCNT Hole)을 형성하고, 도1b와 같이 상기 결과물의 전면에 SG를 형성하기 위한 제1폴리실리콘(131)과 SiON(141)를 차례대로 증착한 후, 그 위에 USG산화막(151)을 증착하여 표면을 평탄하게 한다.First, as shown in FIG. 1A, an interlayer insulating layer 121 is formed on a silicon substrate 111, and then a memory contact hole (MCNT hole) is formed in the interlayer insulating layer 121 by a photolithography and etching process for a memory contact MCNT. 1B, and sequentially deposit the first polysilicon 131 and the SiON 141 for forming SG on the entire surface of the resultant, as shown in FIG. 1B, and then deposit a USG oxide film 151 thereon. Make it flat.
이후, 도1c와 같이 USG산화막(151)과 SiON박막(141)을 SG패턴에 따라 패터닝한 후, 그 위에 필라(Pillar)를 형성하기 위한 제2폴리실리콘(161)을 증착하고, 도1d와 같이 상기 제2폴리실리콘층(161) 및 제1폴리실리콘층(131)을 연속적으로 에치백하여 제2폴리실리콘 필라(162) 및 제1폴리실리콘 SG패턴(132)를 형성한 후, 그 위에 메모리 콘택(MCNT)레지스트패턴(171)을 형성한다. 이때, 상기 메모리 콘택(MCNT) 레지스트패턴(171)은 일반적인 포토리소그래피 공정으로 형성된다. 즉, 포토레지스트를 도포한 후, 메모리 콘택(MCONT) 패턴에 따라 노광하고, 그 포토레지스트를 현상하여 노광된 영역이 개방된 레지스트패턴(171)을 완성한 후, 정렬(Alignment) 상태를 검사하는 과정으로 형성된다.Thereafter, as shown in FIG. 1C, the USG oxide film 151 and the SiON thin film 141 are patterned according to the SG pattern, and then a second polysilicon 161 is formed thereon to form pillars thereon. Likewise, the second polysilicon layer 161 and the first polysilicon layer 131 are continuously etched back to form the second polysilicon pillar 162 and the first polysilicon SG pattern 132, and then The memory contact (MCNT) resist pattern 171 is formed. In this case, the memory contact (MCNT) resist pattern 171 is formed by a general photolithography process. That is, after the photoresist is applied, the photoresist is exposed according to the memory contact (MCONT) pattern, and the photoresist is developed to complete the resist pattern 171 in which the exposed area is opened, and then the alignment state is examined. Is formed.
이어, 도 1d와 같이 상기 메모리 콘택(MCNT) 레지스트패턴(171)을 이용하여 상기 제2폴리실리콘 필라(162) 및 제1폴리실리콘 SG패턴(132)을 형성하는데 사용된 USG산화막(152) 및 SiON막(142)을 습식각한 후, 상기 레지스트(171)를 제거(Strip)함으로써, 실린더형 캐패시터의 하부전극(132,162)을 완성한다.Subsequently, as shown in FIG. 1D, the USG oxide film 152 used to form the second polysilicon pillar 162 and the first polysilicon SG pattern 132 using the memory contact (MCNT) resist pattern 171 and After wetting the SiON film 142, the resist 171 is stripped to complete the lower electrodes 132 and 162 of the cylindrical capacitor.
그러나, 상기와 같은 종래 기술은, 제2폴리실리콘 필라(162) 및 제1폴리실리콘 SG패턴(132)을 형성하는데 사용된 USG산화막(152) 및 SiON막(142)를 습식각하기 위해 메모리 콘택(MCNT) 레지스트패턴(171)을 형성해야 하기 때문에, 공정이 복잡할 뿐만 아니라 공정 시간이 많이 걸리게 되는 단점이 있었다.However, the prior art as described above, a memory contact for wet etching the USG oxide film 152 and the SiON film 142 used to form the second polysilicon pillar 162 and the first polysilicon SG pattern 132. Since the (MCNT) resist pattern 171 must be formed, not only the process is complicated but also it takes a long time.
이에, 본 발명은 상기와 같은 단점을 해결하기 위하여 창안한 것으로, 필라(Pillar) 구조를 갖는 실린더(Cylinder)형 캐패시터를 제조하는 공정에 있어서, 상기 필라를 형성하는데 사용된 더미 산화막(Dummy Oxide)을 습식각하는 공정이 메모리 콘택(MCNT) 레지스트패턴을 형성하는 단계를 거치지 않고도 달성되도록 함으로써, 제조공정이 단순하게 되도록 한 실린더형 캐패시터의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention was devised to solve the above disadvantages, and in the process of manufacturing a cylinder type capacitor having a pillar structure, a dummy oxide film used to form the pillar It is an object of the present invention to provide a method of manufacturing a cylindrical capacitor, in which the wet etching process is achieved without the step of forming a memory contact (MCNT) resist pattern, thereby simplifying the manufacturing process.
제1a도-제1e도는 종래 기술에 따른 실린더형 캐패시터 제조방법을 나타낸 공정 단면도.1A to 1E are cross-sectional views showing a method of manufacturing a cylindrical capacitor according to the prior art.
제2a도-제2e도는 본 발명에 따른 실린더형 캐패시터 제조방법을 나타낸 공정 단면도.2a to 2e are cross-sectional views showing a method of manufacturing a cylindrical capacitor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
211 : 실리콘기판 221 : 층간절연층211 silicon substrate 221 interlayer insulating layer
231, 232 : 제1폴리실리콘층 241, 242 : SiON박막231, 232: first polysilicon layer 241, 242: SiON thin film
251, 252 : USG산화막 261, 262 : 제2폴리실리콘층251, 252: USG oxide film 261, 262: second polysilicon layer
271, 272 : 포토레지스트271, 272: photoresist
상기 목적을 달성하기 위한 본 발명은, 실리콘기판 위에 층간절연층을 형성한 후, 그 층간절연층을 패터닝하여 메모리 콘택홀 패턴을 형성하는 단계와; 그 위에 제1폴리실리콘을 증착한 후, 얇은 제1절연막과 두꺼운 제2절연막을 순차적으로 증착하는 단계와; 하부 전극패턴에 따라 상기 제2절연막과 제1절연막을 순차적으로 패터닝한 후, 그 위에 제2폴리실리콘을 증착하는 단계와; 상기 제2폴리실리콘층과 제1폴리실리콘층을 연속적으로 에치백하여 필라(Pillar)를 갖는 실린더형 하부전극을 형성하는 단계와; 그 위에 포토레지스트를 도포하고 베이크(Bake)시킨 후, 그 포토레지스트막을 소정의 두께로 에치백하여 상기 제2절연막패턴의 상단면을 개방시키는 단계와; 상기 제2절연막패턴 및 그 아래의 제1절연막패턴을 식각한 후, 남아있는 상기 포토레지스트를 제거하는 단계로 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a memory contact hole pattern by forming an interlayer insulating layer on a silicon substrate and then patterning the interlayer insulating layer; Depositing a first polysilicon and a thick second insulating film sequentially after depositing the first polysilicon thereon; Sequentially patterning the second insulating film and the first insulating film according to a lower electrode pattern, and then depositing second polysilicon thereon; Continuously etching back the second polysilicon layer and the first polysilicon layer to form a cylindrical lower electrode having a pillar; Applying and baking a photoresist thereon, and then etching back the photoresist film to a predetermined thickness to open the top surface of the second insulating film pattern; And etching the second insulating film pattern and the first insulating film pattern thereunder, and then removing the remaining photoresist.
이하, 본 발명의 바람직한 실시예를 나타낸 도2a-도2e의 공정 단면도를 참조하여 설명하면 다음과 같다.Hereinafter, with reference to the process cross-sectional view of Figs. 2a-2e showing a preferred embodiment of the present invention.
먼저, 도1a와 같이 실리콘기판(211) 위에 형성된 층간절연층(221)을 포토리소그래피 및 식각공정을 통해 패터닝하여 메모리 콘택홀 패턴을 형성한 후, 그 결과물의 전면에 SiON(241)과 USG산화막(251)을 증착한다. 이때, 상기 SiON막(241)은 얇게 형성하고, USG산화막(251)은 두껍게 형성하여 표면을 평탄하게 한다.First, as shown in FIG. 1A, the interlayer insulating layer 221 formed on the silicon substrate 211 is patterned through photolithography and etching to form a memory contact hole pattern, and then a SiON 241 and a USG oxide film are formed on the entire surface of the resulting product. 251 is deposited. At this time, the SiON film 241 is formed thin, and the USG oxide film 251 is formed thick to make the surface flat.
이후, 도2b와 같이 USG산화막(251)과 SiON막(241)을 SG패턴에 따라 패터닝한 후, 그 위에 필라(Pillar)를 형성하기 위한 제2폴리실리콘(261)을 증착하고, 도2c와 같이 상기 제2폴리실리콘층(261) 및 제1폴리실리콘층 SG패턴(232)를 형성한 후, 그 위에 포토레지스트(271)를 도포하고 그를 베이크(Bake)시킨다.Thereafter, as shown in FIG. 2B, the USG oxide film 251 and the SiON film 241 are patterned according to the SG pattern, and then a second polysilicon 261 for forming pillars is deposited thereon. As described above, after the second polysilicon layer 261 and the first polysilicon layer SG pattern 232 are formed, the photoresist 271 is coated thereon and baked thereon.
이어서, 도 2d와 같이 상기 포토레지스트(271)를 에치백하여 그의 일부가 제거되도록 함으로써, 상기 USG산화막(252)의 상단면이 개방되도록 한 후, 도 2e와 같이 상기 에치백 공정에서 제거되지 않고 잔류한 포토레지스트(272)를 마스크로 하는 습식각(Wet etch)으로 상기 제2폴리실리콘 필라(262) 및 제1폴리실리콘 SG패턴(232)을 형성하는데 사용된 USG산화막(252) 및 SiON(242)를 제거한 후, 상기 포토레지스트(272)를 제거(strip)함으로써, 실린더형 캐패시터의 하부전극(232,262)를 완성한다. 이 때, 상기 포토레지스트(271)의 에치백 공정에서 잔류하게 되는 포토레지스트막(272)은 하부전극(Node)의 높이에 따른 두께로 형성될 수 있는데, 일반적으로 필라(262)의 상단면과 하단면 사이에 그의 상단면이 형성되도록 하는 것이 바람직하다.Subsequently, the photoresist 271 is etched back to remove a part of the photoresist 271 as shown in FIG. 2D, so that the top surface of the USG oxide film 252 is opened, and is not removed in the etch back process as shown in FIG. 2E. USG oxide layer 252 and SiON (Wet) used to form the second polysilicon pillar 262 and the first polysilicon SG pattern 232 by wet etch using the remaining photoresist 272 as a mask. After removing 242, the photoresist 272 is stripped to complete lower electrodes 232 and 262 of the cylindrical capacitor. In this case, the photoresist layer 272 remaining in the etch back process of the photoresist 271 may be formed to have a thickness corresponding to the height of the lower electrode Node. It is preferred that the top surface thereof is formed between the bottom surfaces.
상술한 바와 같이, 필라(Pillar) 구조를 갖는 실린더(Cylinder)형 캐패시터를 제조하는 공정에 있어서, 상기 필라를 형성하는데 사용된 더미 산화막(Dnmmy Oxide)을 습식각하는 공정이 메모리 콘택(MCNT) 레지스트패턴을 형성하는 단계를 거치지 않고 그 레지스트패턴을 에치백하여 달성되도록 한 본 발명은, 상기 메모리 콘택(MCNT) 레지스트패턴을 형성하기 위한 마스크가 필요없을 뿐만 아니라 얼라인 공정이 생략되기 때문에, 전반적으로 제조공정이 단순하게 됨으로써 경비가 절감되는 효과가 발생한다. 그 뿐만 아니라, 웨이퍼의 소정의 영역에서 형성되는 테스트패턴(T/P) 및 버어니어 키(Vernier key)의 이탈을 방지할 수 있는 효과도 발생한다.As described above, in the process of manufacturing a cylinder type capacitor having a pillar structure, the process of wet etching the dummy oxide film used to form the pillar is performed by using a memory contact (MCNT) resist. The present invention, which is achieved by etching back the resist pattern without going through the step of forming a pattern, not only does not require a mask for forming the memory contact (MCNT) resist pattern, but also the alignment process is omitted. By simplifying the manufacturing process, the cost is reduced. In addition, the effect of preventing the departure of the test pattern T / P and the Vernier key formed in a predetermined region of the wafer also occurs.
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