KR19980050145A - 반도체 소자의 미세패턴 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 미세패턴 형성방법에 관한 것으로, 패턴을 형성하고자하는 피식각층상에 산화막 패턴을 일차로 형성하고, 상기 산화막 패턴을 습식 식각하여 전체적인 크기를 감소시킨 후, 상기 크기가 감소된 산화막 패턴을 마스크로 피식각층을 식각하여 피식각층 패턴을 형성하였으므로, 패턴의 크기가 분해능 한계치 이하로 감소되어 충분한 여유공간을 확보할 수 있어 패턴간 쇼트현상을 방지하는 효과가 있다.

Description

반도체 소자의 미세패턴 형성방법

본 발명은 반도체 소자의 미세패턴 형성방법에 관한 것으로, 보다 상세하게는 반도체 소자의 리소그라피 공정에 있어 피식각층상에 형성된 산화막 패턴을 습식식각 공정을 통해 크기를 축소하고 이를 마스크로 하부의 피식각층을 패턴닝하여 패턴 형성시 충분한 여유공간을 확보하여 패턴간 단락을 방지하도록 하는 반도체 소자의 미세패턴 형성방법에 관한 것이다.

최근, 반도체 장치의 초고집적화 추세는 미세패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 특히 감광막패턴은 반도체 장치의 제조공정에 있어서 매우 중요한 공정이다.

또한, 반도체 소자의 집적도가 증가할수록 캐패시터의 형성공정과 라소그래피의 기술은 고집적 메모리소자 실현의 관건이 되었다. 더구나, 반도체 소자가 기가(Giga)급 이상으로 초고집적화된 메모리 소자에는 저장전극 하부의 박막을 제조하기 위한 감광막 마스크의 형성시 후속공정을 고려할 때 감광막 마스크간에는 약 0.2㎛ 정도의 여유공간이 필요하다.

그러나, 반도체 소자가 기가(Giga)급 이상으로 초고집적화되고 미세화 될수록 노광공정에 의한 감광막 마스크간에는 여유공간의 확보가 용이하지 않아 쇼트(short)되는 문제점이 있다.

이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로, 절연기판 상부에 다결정 실리콘막등의 피식각층을 형성하고, 상기 피식각층상에 감광막 패턴을 마스크로하여 산화막 패턴을 형성하고, 상기의 산화막 패턴을 습식식각 방법으로 전체적으로 크기를 감소시킨 후, 건식식각 공정으로 피식각층을 패턴닝하여 피식각층 패턴을 형성하여 패턴간에 충분한 여유공간을 확보하여 패턴간에 발생되는 쇼트현상을 방지하도록 하는 반도체 소자의 미세패턴 형성방법을 제공하는 데 그 목적이 있다.

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 미세패턴 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

10 : 절연기판 12 : 다결정 실리콘막

14 : 산화막 16 : 감광막

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 미세패턴 형성방법의 특징은, 절연기판상에 피식각층을 형성하는 공정과, 상기 피식각층상에 산화막 패턴을 형성하는 공정과, 상기 산화막 패턴을 습식 식각하여 크기를 감소시키는 공정과, 상기 크기가 감소된 산화막 패턴을 마스크로 피식각층을 패턴닝하여 피식각층 패턴을 형성하는 공정을 구비함에 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 미세패턴 형성방법에 대하여 상세히 설명하기로 한다.

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 미세패턴 제조공정도이다.

먼저, 소정구조의 반도체 기판(도시되지 않음) 상부에 절연 기판(10)을 힝성하고, 상기 절연기판(10)상에 피식각층으로서 도전층인 일정 두께의 다결정 실리콘막(12)을 형성한다. 이때 상기 다결정 실리콘막(12)은 폴리사이드 또는 이와 유사한 물질로 이루어질 수도 있으며, 상기 반도체기판상에는 하부 구조물로서 소자분리 절연막, 게이트산화막, 게이트전극 또는 비트라인등이 형성되어 있다.

그 다음, 상기 다결정 실리콘막(12) 상부에 피·에스·지(Phospho Silicate Glass:이하 PSG라 칭함)등으로 이루어진 산화막(14)를 형성한다.(도 1a 참조).

그 후, 상기 산화막(14) 상부에 감광막(16)을 도포한 다음 노광마스크를 이용한 선택 노광 및 현상 공정으로 감광막(16) 패턴을 형성한다.(도 1b 참조).

다음, 상기 감광막(16) 패턴을 마스크로 하여 상기 산화막(14)을 식각하여 산화막(14) 패턴을 형성한다.(도 1c 참조).

그 다음, 상기 산화막(14) 패턴의 크기를 소정 형태로 축소하기 위해 HF와 NH₄F용액을 1:100로 혼합한 비·오·이(Bufferd Oxide Etchant 이하, BOE) 용액을 이용한 습식식각 공정으로 예를들어 2초동안 식각하여 산화막(14) 패턴의 전체적인 크기를 감소시킨다. 이때 하부의 다결정 실리콘막(12)이 어느 식각도 될수도 있다.(도 1d 참조).

그 후, 상기 축소된 산화막(14)을 식각장벽으로 이용한 건식식각 공정으로 상기 다결정 실리콘막(12)을 식각하여 다결정 실리콘막(12) 패턴을 형성한다. 여기서,상기 건식식각은 소스전원이 300∼330W이고, 바이어스 전원이 45∼50W 이며, Cl₂는 20∼25sccm, O₂는 8∼9sccm의 조건에서 식각한다.(도 1e 참조).

이상, 본 발명의 반도체 소자의 미세패턴 형성방법에 따르면, 반도체 기판상에 형성된 절연기판상에 피식각층인 다결정 실리콘막을 형성하고, 상기 다결정 실리콘막 상에 감광막 패턴을 식각마스크로 사용하여 산화막 패턴을 형성한 후에 상기 산화막 패턴을 BOE 용액으로 습식식각하여 축소시킨 후, 상기 축소된 산화막 패턴을 마스크로 다결정 실리콘막을 식각하여 다결정 실리콘막 패턴을 형성하였으므로, 패턴 형성시 패턴간에 충분한 여유공간을 확보하여 박막과 박막사이에 발생되는 쇼트현상을 방지하는 효과가 있다.

Claims (6)

1. 절연기판상에 피식각층을 형성하는 공정과, 상기 피식각층상에 산화막 패턴을 형성하는 공정과, 상기 산화막 패턴을 습식 식각하여 크기를 감소시키는 공정과, 상기 크기가 감소된 산화막 패턴을 마스크로 피식각층을 패턴닝하여 피식각층 패턴을 형성하는 공정을 구비하는 반도체소자의 미세패턴 형성방법.
2. 제 1 항에 있어서, 상기 피식각층을 다결정 실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
3. 제 1 항에 있어서, 상기 산화막을 PSG층으로 형성하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
4. 제 1 항에 있어서, 상기 감광막은 네가티브 감광막을 이용하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
5. 제 1 항에 있어서, 상기 습식식각은 HF와 NH₄F용액를 1:100으로 혼합한 BOE 용액을 이용하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
6. 제 1 항에 있어서, 상기 피식각층 식각 공정을 건식식각으로 소스전원이 300 ~ 330W이고, 바이어스 전원이 45∼50W이며, Cl₂는 20∼25sccm, O₂는 8~9sccm의 조건에서 식각하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.