KR19980048871A - 반도체 장치의 제조방법 - Google Patents

Abstract

반도체 장치의 제조방법을 개시한다. 본 발명은 반도체 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 600∼625℃에서 게이트 전극용 제1 폴리실리콘막을 형성하는 단계와, 상기 제1 폴리실리콘막 상에 625∼650℃에서 게이트 전극용 제2 폴리실리콘막을 형성하는 단계와, 상기 제2 폴리실리콘막 및 제1 폴리실리콘막에 인을 도핑하는 단계를 포함한다. 본 발명의 반도체 장치의 제조방법은 게이트 전극을 2 단계로 형성함으로써 게이트 산화막의 열화를 방지할 수 있다.

Description

반도체 장치의 제조방법

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 게이트 산화막의 신뢰성 저항을 방지할 수 있는 반도체 장치의 제조방법에 관한 것이다.

일반적으로, 반도체 장치는 도 1에 도시한 바와 같이 반도체 기판(1) 상에 게이트 산화막(3)이 형성되어 있고, 상기 게이트 산화막(3) 상에 게이트 전극(5)이 형성되어 있다. 상기 게이트 전극(5)은 불순물이 도핑된 폴리실리콘막으로 형성한다. 여기서, 종래 기술에 의한 반도체 장치의 게이트 전극 형성방법을 설명한다.

도 2은 종래 기술에 의한 반도체 장치의 게이트 전극 형성방법을 설명하기 위하여 도시한 흐름도이다.

도 2에서, 반도체 기판 상에 게이트 산화막을 형성한다(스텝 11). 상기 게이트 산화막이 형성된 반도체 기판을 약400℃에서 화학기상장치에 로딩하고, 상기 화학기상장치를 약 620℃로 승온시켜 게이트 산화막 상에 게이트 전극용 폴리실리콘막을 형성한 후 언로딩한다 (스텝 13). 상기 게이트전극용 폴리실리콘막은 주상(columnar)조직을 가지고 있고 {110} 집합조직이 발달되어 있다.

그런데, 상기 게이트 전극용 폴리실리콘막은 후에 도전성을 주기 위하여 약 950℃에서 인을 도핑한다. 이렇게 되면, 상기 도핑된 인은 게이트 산화막을 열화시키는 문제점이 있다.

따라서, 본 발명의 기술적 과제는 상기 게이트 산화막을 열화를 방지할 수 있는 게이트 전극을 갖는 반도체 장치의 제조방법을 제공하는 데 있다.

도 1은 일반적인 반도체 장치를 도시한 단면도이다.

도 2는 종래 기술에 의한 반도체 장치의 게이트 전극 형성방법을 설명하기 위하여 도시한 흐름도이다.

도 3는 본 발명에 의한 반도체 장치의 게이트 전극 형성방법을 설명하기 위하여 도시한 흐름도이다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 600∼625℃에서 게이트 전극용 제1 폴리실리콘막을 형성하는 단계와, 상기 제1 폴리실리콘막 상에 625∼650℃에서 게이트 전극용 제2 폴리실리콘막을 형성하는 단계와, 상기 제2 폴리실리콘막 및 제1 폴리실리콘막에 인을 도핑하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.

본 발명의 반도체 장치의 제조방법은 게이트 전극을 2 단계로 형성함으로써 게이트 산화막의 열화를 방지할 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 3은 본 발명에 의한 반도체 장치의 게이트 전극 형성방법을 설명하기 위하여 도시한 흐름도이다.

도 3에서, 반도체 기판 상에 게이트 산화막을 형성한다(스텝 21). 게이트 산화막이 형성된 반도체 기판을 약400℃에서 화학기상장치에 로딩하고, 상기 화학기상장치를 약 620℃ 내지 625℃로 승온시켜 게이트 전극용 제1 폴리실리콘막을 형성한다 (스텝 23). 이어서, 상기 1차로 증착된 제1 폴리실리콘막을 갖는 반도체 기판을 약 625℃ 내지 650℃로 승온시켜 상기 제1 폴리실리콘막 상에 게이트 전극용 제2 폴리실리콘막을 증착한 후 언로딩한다(스텝 25).

이렇게 형성된 게이트 전극용 폴리실리콘막은 주상(columnar)조직을 가지고 있고, 특히 약 620℃ 내지 625℃에서 증착된 제1 폴리실리콘막은 {110} 집합조직이 발달하며, 약 625℃ 내지 650℃에서 증착된 제2 폴리실리콘막은 {100} 집합조직이 발달한다.

따라서, 상기 제1 폴리실리콘막과 제2 폴리실리콘막은 결정립의 크기가 차이가 나고 이에 따라 어닐링시 저항이 차이가 난다. 결과적으로, 상기 제2 폴리실리콘막에서는 인의 확산속도를 크게 하여 인의 침적을 용이하게 하고, 상기 제1 폴리실리콘막에서는 인의 확산속도를 저하시켜 게이트 산화막의 열화특성을 감소시킬 수 있다. 즉 게이트 전극의 상단부에는 저항을 크게 하고, 하단부는 저항을 작게하는 것이다.

결과적으로, 게이트 전극과 게이트 산화막 사이에 파일업되어 게이트 산화막의 신뢰특성을 저하시키는 불순물의 양을 감소시킬 수 있다. 이렇게 되면, 게이트 산화막의 두께도 줄일 수 있고, 저항을 상대적으로 조절하여 게이트 산화막의 열화특성을 저하 시킬 수 있다.

본 발명의 반도체 장치의 제조방법은 게이트 전극을 2 단계로 형성함으로써 게이트 산화막의 열화를 방지할 수 있다.

Claims (1)

1. 반도체 기판 상에 게이트 산화막을 형성하는 단계;

   상기 게이트 산화막 상에 600∼625℃에서 게이트 전극용 제1 폴리실리콘막을 형성하는 단계;

   상기 제1 폴리실리콘막 상에 625∼650℃에서 게이트 전극용 제2 폴리실리콘막을 형성하는 단계; 및

   상기 제2 폴리실리콘막 및 제1 폴리실리콘막에 인을 도핑하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.