KR19980045159A - 반도체 장치의 커패시터 제조 방법 - Google Patents

Abstract

반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 장치의 커패시터 제조 방법은 층간 절연막 패턴에 형성된 콘택 홀을 통하여 반도체 기판과 접촉되도록 층간 절연막 패턴 상에 도전층을 형성하는 단계; 상기 도전층을 패터닝하여 상기 반도체 기판과 접촉되는 하부 전극과, 상기 하부 전극과 마주보지 않는 측면이 기울기를 갖도록 밑부분이 더 넓을 뿐만 아니라 상기 반도체 기판과는 접촉되지 않고 셀 영역과 주변 회로 영역의 경계부에 위치하는 더미 도전층 패턴을 형성하는 단계; 및 상기 하부 전극 및 더미 도전층 패턴이 형성된 결과물 상에 유전막 및 상부 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 상기 셀 영역과 상기 주변 회로 영역의 경계 부위에 상기 주변 회로 영역 쪽의 측벽이 완만한 경사를 갖는 상기 더미 도전층 패턴을 형성시킴으로써 셀 영역과 주변 회로 영역 사이의 단차를 감소시킬 수 있다. 따라서, 종래와 같은 단차 도포성 불량 및 사진 식각 공정에서의 패턴 형상 불량 등의 문제는 발생하지 않는다.

Description

반도체 장치의 커패시터 제조 방법

본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 특히 하부 전극에 의한 셀 영역과 주변 회로 영역의 단차를 감소시킬 수 있는 반도체 장치의 커패시터 제조 방법에 관한 것이다.

DRAM(dynamic random access memory) 장치의 집적도가 증가함에 따라 셀 영역의 면적이 감소하고 있다. 이러한 셀 영역의 면적 감소에 따른 셀 정전 용량의 감소는 DRAM 장치의 신뢰성을 크게 감소시키기 때문에 충분한 셀 정전 용량을 확보할 수 있는 3차원 구조의 하부 전극이 고안되었다. 그 중 대표적인 것이 원통형 커패시터이다.

1Gbit DRAM 의 경우 셀 당 25fF 이상의 정전 용량이 요구되는데, 셀 면적을 약 0.08㎛2으로 추정하고 디자인 룰이 0.2㎛ 일 경우에 NO 유전막을 사용하여 상기 정전 용량을 얻기 위해서는 원통의 높이가 약 0.8㎛가 되어야 한다. TaO등의 고유전막을 사용할 경우에는 원통의 높이를 감소시킬 수는 있지만 하부 전극에 의한 셀 영역과 주변 회로 영역 사이의 단차를 근본적으로 피할 수는 없다.

도 1 내지 도 7은 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위한 도면들이다.

도 1은 층간 절연막 패턴(20), 콘택 플러그층(40), 도전층(50), 및 감광막 패턴(60)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(10) 상에 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택 홀들이 형성된 층간 절연막 패턴(20)을 형성한다. 여기서, 상기 콘택 홀들은 셀 영역에만 형성되고, 주변 회로 영역에는 형성되지 않는다. 이어서, 상기 콘택 홀들 내에 콘택 플러그층(40)들을 형성한다. 다음에, 상기 콘택 플러그층(40)들이 형성된 결과물 상에 도전층(50)을 형성한다. 계속해서, 상기 콘택 홀들 상부에 위치하도록 상기 도전층(50) 상에 감광막 패턴(60)들을 형성한다.

도 2는 스페이서 절연막(70)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 감광막 패턴(60)들이 형성된 결과물 상에 스페이서 절연막(70)을 형성한다.

도 3은 스페이서(80)를 형성하는 단계를 설명하기 위한 단면도로서, 상기 도전층(50)이 노출되도록 CF4 기체를 사용하여 상기 스페이서 절연막(70)을 전면 식각함으로써 상기 감광막 패턴(60)의 측벽에 스페이서(60)들을 형성한다.

도 4는 변형된 도전층(50a)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 스페이서(80) 및 상기 감광막 패턴(60)을 식각 마스크로 하여 상기 층간 절연막 패턴(20)이 노출되지 않도록 상기 도전층(50)을 소정 두께 만큼 식각하여 변형된 도전층(50a)을 형성한다.

도 5는 상기 감광막 패턴(60)이 제거된 결과물을 나타낸 단면도로서, 상기 변형된 도전층(50a)이 형성된 결과물 상에서 상기 감광막 패턴(60)을 제거한다.

도 6은 도전층 패턴(50b)을 형성함으로써 상기 콘택 플러그층(40)과 도전층 패턴(50b)으로 이루어진 하부 전극을 완성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 스페이서(80) 사이의 상기 층간 절연막 패턴(20)은 노출되지 않고, 상기 스페이서(80) 바깥 부분의 상기 층간 절연막 패턴(20)은 노출되도록 상기 스페이서(80)를 식각 마스크로 하여 상기 변형된 도전층(50a)을 식각함으로써 도전층 패턴(50b)을 형성한다. 즉, 상기 콘택 플러그층(40)과 상기 도전층 패턴(50b)으로 이루어진 하부 전극을 완성한다.

도 7은 유전막(90) 및 상부 전극(100)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 스페이서(80)를 제거한 후에 상기 스페이서(80)가 제거된 결과물 상에 유전막(90) 및 상부 전극(100)을 순차적으로 형성한다. 이 때, 상기 셀 영역에만 상기 하부 전극들이 형성되고 주변 회로 영역에는 하부 전극이 형성되지 않으므로 상기 하부 전극에 의해서 셀 영역과 주변 회로 영역 사이에 단차가 형성된다.

상술한 바와 같이, 종래 기술에 의한 반도체 장치의 커패시터 제조 방법에 의하면, 커패시터가 셀 영역에만 형성되므로 커패시터가 형성되지 않는 주변 회로 영역과 셀 영역이 커패시터 하부 전극에 의하여 단차를 갖게 된다. 이러한 단차의 형성은 후속 공정에서의 단차 도포성 불량 및 사진 식각 공정에서의 패턴 형상 불량 등의 문제를 야기시키기 때문에 바람직하지 못하다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 하부 전극에 의한 셀 영역과 주변 회로 영역 사이의 단차를 감소시킬 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다.

도 1 내지 도 7은 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위한 도면들이다.

도 8 내지 도 14는 본 발명에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 도면들이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 커패시터 제조 방법은 층간 절연막 패턴에 형성된 콘택 홀을 통하여 반도체 기판과 접촉되도록 층간 절연막 패턴 상에 도전층을 형성하는 단계; 상기 도전층을 패터닝하여 상기 반도체 기판과 접촉되는 하부 전극과, 상기 하부 전극과 마주보지 않는 측면이 기울기를 갖도록 밑부분이 더 넓을 뿐만 아니라 상기 반도체 기판과는 접촉되지 않고 셀 영역과 주변 회로 영역의 경계부에 위치하는 더미 도전층 패턴을 형성하는 단계; 및 상기 하부 전극 및 더미 도전층 패턴이 형성된 결과물 상에 유전막 및 상부 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 따른 반도체 장치의 커패시터 제조 방법은 상기 하부 전극 및 더미 도전층 패턴을 형성하는 단계가 상기 콘택 홀 상부 및 상기 콘택 홀 상부와 소정 거리 이격되어 위치하도록 상기 도전층 상에 주 감광막 패턴 및 더미 감광막 패턴을 각각 형성하는 단계; 상기 주 감광막 패턴 및 상기 더미 감광막 패턴의 측벽에 스페이서를 형성하는 동시에 상기 주 감광막 패턴과 마주보지 않는 상기 더미 감광막 패턴의 측벽에 형성된 스페이서 상에 폴리머층을 형성하는 단계; 상기 주 감광막 패턴, 상기 더미 감광막 패턴, 상기 스페이서, 및 상기 폴리머층을 식각 마스크로 하여 상기 도전층을 소정 두께만 식각하여 변형된 도전층을 형성하는 단계; 상기 주 감광막 패턴, 상기 더미 감광막 패턴, 및 상기 폴리머층을 제거하는 단계; 및 상기 스페이서 사이의 층간 절연막 패턴은 노출되지 않고, 상기 스페이서 바깥 부분의 상기 층간 절연막 패턴은 노출되도록 상기 스페이서를 식각 마스크로 하여 상기 변형된 도전층을 식각하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 따른 반도체 장치의 커패시터 제조 방법은 상기 스페이서 및 상기 폴리머층을 형성하는 단계가 상기 주 감광막 패턴 및 더미 감광막 패턴이 형성된 결과물 상에 스페이서 절연막을 형성하는 단계; 및 상기 도전층이 노출되도록 CHF3 기체와 CF4 기체가 혼합된 혼합 기체를 사용하여 상기 스페이서 절연막을 식각하는 단계를 포함하고, 상기 스페이서가 실리콘 산화물로 형성되는 것을 특징으로 한다.

본 발명에 따른 반도체 장치의 커패시터 제조 방법은 상기 하부 전극이 원통형인 것을 특징으로 한다.

본 발명에 따른 반도체 장치의 커패시터 제조 방법은 상기 더미 도전층 패턴이 셀 영역과 주변 회로 영역의 경계부에 위치하도록 형성되는 것을 특징으로 한다.

본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 상기 셀 영역과 상기 주변 회로 영역의 경계 부위에 상기 주변 회로 영역 쪽의 측벽이 완만한 경사를 갖는 상기 더미 도전층 패턴을 형성시킴으로써 셀 영역과 주변 회로 영역 사이의 단차를 감소시킬 수 있다. 따라서, 종래와 같은 단차 도포성 불량 및 사진 식각 공정에서의 패턴 형상 불량 등의 문제는 발생하지 않는다.

이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.

도 8 내지 도 14는 본 발명에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 도면들이다.

도 8은 층간 절연막 패턴(120), 콘택 플러그층(140), 도전층(150), 주 감광막 패턴(160), 및 더미 감광막 패턴(160a)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(110) 상에 상기 반도체 기판(110)의 소정 영역을 노출시키는 콘택 홀들이 형성된 층간 절연막 패턴(120)을 형성한다. 여기서, 상기 콘택 홀은 셀 영역에만 형성되고, 주변 회로 영역에는 형성되지 않는다. 이어서, 상기 콘택 홀들 내에 콘택 플러그층(140)들을 형성한다.

계속해서, 상기 콘택 플러그층(140)들이 형성된 결과물 상에 도전층(150)을 형성한다. 다음에, 상기 콘택 홀 상부 및 상기 콘택 홀 상부와 소정 거리 이격되어 상기 주변 회로 영역에 인접하는 곳에 위치하도록 상기 도전층(150) 상에 주 감광막 패턴(160) 및 더미 감광막 패턴(160a)을 각각 형성한다.

도 9는 스페이서 절연막(170)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 감광막 패턴(160)들이 형성된 결과물 상에 실리콘 산화물로 이루어진 스페이서 절연막(170)을 형성한다.

도 10a은 스페이서(180)를 형성하는 단계 및 폴리머층(185)이 형성되는 단계를 설명하기 위한 단면도이고, 도 10b는 도 10a의 평면도이다. 구체적으로, 상기 도전층(150)이 노출되도록 CHF3 기체와 CF4 기체가 혼합된 혼합 기체를 사용하여 상기 스페이서 절연막(170)을 전면 식각함으로써 상기 주 감광막 패턴(160) 및 보조 감광막 패턴(160a)의 측벽에 스페이서(180)들을 형성한다.

이 때, 종래와 달리 CHF3 기체가 더 함유된 기체를 사용하여 상기 스페이서(180)을 형성하기 때문에 상기 주 감광막 패턴(160)과 마주보지 않는 상기 더미 감광막 패턴(160a)의 측벽에 폴리머층(185)이 형성된다. 이는 상기 CHF3 기체를 더 첨가함으로써 혼합 기체의 C/F 비가 더 커졌기 때문이다. 통상적으로 실리콘 산화물을 식각할 때에 불화 탄소 계열의 기체를 사용하면 C/F 의 비가 클수록 폴리머층이 잘 형성된다.

도 11은 변형된 도전층(150a)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 스페이서(180) 및 상기 감광막 패턴(160)을 식각 마스크로 하여 상기 층간 절연막 패턴(120)이 노출되지 않도록 상기 도전층(150)을 소정 두께 만큼 식각하여 변형된 도전층(150a)을 형성한다.

도 12는 상기 감광막 패턴(160) 및 상기 폴리머층(185)이 제거된 결과물을 나타낸 단면도로서, 상기 변형된 도전층(150a)이 형성된 결과물 상에서 상기 감광막 패턴(160) 및 상기 폴리머층(185)을 제거한다.

도 13는 주 도전층 패턴(150b) 및 더미 도전층 패턴(150c)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 스페이서(180) 사이에 위치하는 상기 층간 절연막 패턴(120)은 노출되지 않고, 상기 스페이서(80) 바깥 부분의 상기 층간 절연막 패턴(120)은 노출되도록 상기 스페이서(180)를 식각 마스크로 하여 상기 변형된 도전층(150a)을 식각함으로써 주 도전층 패턴(50b)을 형성한다. 즉, 상기 콘택 플러그층(140)과 상기 주 도전층 패턴(150b)으로 이루어진 하부 전극을 완성한다.

이 때, 상기 폴리머층(185)이 형성되었던 부분은 상기 층간 절연막 패턴(120)이 노출되지 않고 상기 식각 과정에서 완만한 경사를 갖게된다. 즉, 상기 주 도전층 패턴(50b)과 마주 보지 않는 측벽이 완만한 경사를 갖는 변형된 더미 도전층 패턴(150c)이 형성된다.

도 14는 유전막(190) 및 상부 전극(200)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 스페이서(180)를 제거한 후에 상기 스페이서(180)가 제거된 결과물 상에 유전막(190) 및 상부 전극(200)을 순차적으로 형성함으로써 본 발명에 따른 커패시터를 완성한다.

상술한 바와 같이 본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 상기 셀 영역과 상기 주변 회로 영역의 경계 부위에 상기 주변 회로 영역 쪽의 측벽이 완만한 경사를 갖는 상기 더미 도전층 패턴(150c)을 형성시킴으로써 셀 영역과 주변 회로 영역 사이의 단차를 감소시킬 수 있다. 따라서, 종래와 같은 단차 도포성 불량 및 사진 식각 공정에서의 패턴 형상 불량 등의 문제는 발생하지 않는다.

본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

Claims (5)

1. 층간 절연막 패턴에 형성된 콘택 홀을 통하여 반도체 기판과 접촉되도록 층간 절연막 패턴 상에 도전층을 형성하는 단계;

   상기 도전층을 패터닝하여 상기 반도체 기판과 접촉되는 하부 전극과, 상기 하부 전극과 마주보지 않는 측면이 기울기를 갖도록 밑부분이 더 넓을 뿐만 아니라 상기 반도체 기판과는 접촉되지 않고 셀 영역과 주변 회로 영역의 경계부에 위치하는 더미 도전층 패턴을 형성하는 단계; 및

   상기 하부 전극 및 더미 도전층 패턴이 형성된 결과물 상에 유전막 및 상부 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
2. 제1항에 있어서, 상기 하부 전극 및 더미 도전층 패턴을 형성하는 단계가 상기 콘택 홀 상부 및 상기 콘택 홀 상부와 소정 거리 이격되어 위치하도록 상기 도전층 상에 주 감광막 패턴 및 더미 감광막 패턴을 각각 형성하는 단계;

   상기 주 감광막 패턴 및 상기 더미 감광막 패턴의 측벽에 스페이서를 형성하는 동시에 상기 주 감광막 패턴과 마주보지 않는 상기 더미 감광막 패턴의 측벽에 형성된 스페이서 상에 폴리머층을 형성하는 단계;

   상기 주 감광막 패턴, 상기 더미 감광막 패턴, 상기 스페이서, 및 상기 폴리머층을 식각 마스크로 하여 상기 도전층을 소정 두께만 식각하여 변형된 도전층을 형성하는 단계;

   상기 주 감광막 패턴, 상기 더미 감광막 패턴, 및 상기 폴리머층을 제거하는 단계; 및

   상기 스페이서 사이의 층간 절연막 패턴은 노출되지 않고, 상기 스페이서 바깥 부분의 상기 층간 절연막 패턴은 노출되도록 상기 스페이서를 식각 마스크로 하여 상기 변형된 도전층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
3. 제2항에 있어서, 상기 스페이서 및 상기 폴리머층을 형성하는 단계가 상기 주 감광막 패턴 및 더미 감광막 패턴이 형성된 결과물 상에 스페이서 절연막을 형성하는 단계; 및

   상기 도전층이 노출되도록 CHF3 기체와 CF4 기체가 혼합된 혼합 기체를 사용하여 상기 스페이서 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
4. 제2항에 있어서, 상기 스페이서가 실리콘 산화물로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
5. 제1항에 있어서, 상기 하부 전극이 원통형인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.