KR19980030426A - Capacitors for Integrated Circuits and Manufacturing Methods Thereof - Google Patents
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Abstract
집적 회로내에서 하나의 디바이스로 형성되는 커패시터 및 그 제조 방법이 개시되어 있다. 실리콘 기판에 이온을 주입하여 형성시킨 제1 전극의 상부에 제1 유전막을 형성하고, 형성된 제1 유전막의 상부에 제2 전극 및 제2 유전막을 차례로 형성하며, 제2 유전막의 상부에는 패턴닝된 제3 전극이 형성되어 제3 전극의 면적을 가변하여 커패시턴스를 조절한다.Disclosed are a capacitor formed of one device in an integrated circuit and a method of manufacturing the same. A first dielectric layer is formed on the first electrode formed by implanting ions into the silicon substrate, and a second electrode and a second dielectric layer are sequentially formed on the formed first dielectric layer, and patterned on the second dielectric layer. A third electrode is formed to adjust the capacitance by varying the area of the third electrode.
Description
본 발명은 집적 회로(integrated circiut: IC)용 커패시터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 집적 회로내에서 하나의 디바이스로 형성되는 커패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor for an integrated circuit (IC) and a method of manufacturing the same, and more particularly, to a capacitor formed of one device in an integrated circuit and a method of manufacturing the same.
반도체 칩 내에 형성되는 집적 회로에서 커패시터의 정확한 커패시턴스 값의 형성과 칩의 단위 면적에 대한 커패시터의 용량의 증가가 요구되고 있다. 특히 회로의 집적도를 높이고 다양한 회로를 제조하기 위해서는 단위 면적에 대한 커패시터의 증가는 매우 중요하다. 또한 집적 회로 내에서 커패시터는 칩 내의 다른 부품들과의 제조 공정과 연관하여 형성해야 함으로, 커패시터의 제조 공정은 일반적인 집적 회로 제조 공정이어야 하며, 그 용량 또한 용이하게 조절 가능하여 커패시터의 용량값의 편차로 인한 불량 처리를 최소화 할 수 있어야 한다.In an integrated circuit formed in a semiconductor chip, it is required to form an accurate capacitance value of the capacitor and to increase the capacity of the capacitor with respect to the unit area of the chip. In particular, in order to increase the density of circuits and to manufacture various circuits, the increase of the capacitor to the unit area is very important. In addition, in the integrated circuit, the capacitor should be formed in association with the manufacturing process with other components in the chip, so that the manufacturing process of the capacitor should be a general integrated circuit manufacturing process, the capacity of the capacitor can also be easily adjusted to vary the capacitance value of the capacitor It should be possible to minimize the defect handling caused by
도 1은 종래의 집적 회로용 커패시터를 나타낸 단면도이다.1 is a cross-sectional view showing a conventional capacitor for an integrated circuit.
도 1은 N 형 실리콘 기판(110)에서의 커패시터(100) 형성을 보인다. 상기 커패시터(100)는 상기 커패시터(100)의 하부 전극으로 사용되는 P+이온이 주입된 P-웰(120), 상기 P-웰(120)의 상부에 형성된 유전막으로서의 산화막(130), 상기 P-웰(120)에 접속되는 리드(140), 및 상기 산화막(130)의 상부에 형성되어 커패시터의 상부 전극을 형성하기 위한 금속 막(150)으로 구성된다. 상기 금속 막(150)은 상기 리드(140)와 서로 전기적으로 격리된다.1 shows the formation of a capacitor 100 in an N-type silicon substrate 110. The capacitor 100 includes a P-well 120 into which P + ions used as a lower electrode of the capacitor 100 is implanted, an oxide film 130 as a dielectric film formed on the P-well 120, and the P A lead 140 connected to the well 120 and a metal film 150 formed on the oxide film 130 to form an upper electrode of the capacitor. The metal film 150 is electrically isolated from the lead 140.
상기 N형 실리콘 기판(110)은 통상의 방법으로 제조되는 집적 회로 웨이퍼의 일부이다. 상기 P-웰(120)은 커패시터를 제조하기 위해 상기 N 형 실리콘 기판(110)의 할당된 면적에 P+이온을 주입하여 형성된다. 상기 P+이온이 주입되어 형성된 상기 P-웰(120)은 커패시터의 한 전극으로 사용된다. 상기 유전막으로서의 산화막(130)은 상기 P-웰(120) 영역을 선별적으로 산화하여 형성한다. 또한 상기 산화막(130)대신에 유전막으로서 예컨데, 실리콘 질화막 또는 산화 탄탈륨막을 사용되기도 한다.The N-type silicon substrate 110 is part of an integrated circuit wafer manufactured by a conventional method. The P-well 120 is formed by implanting P + ions into an allocated area of the N-type silicon substrate 110 to manufacture a capacitor. The P-well 120 formed by implanting the P + ions is used as one electrode of a capacitor. The oxide film 130 as the dielectric film is formed by selectively oxidizing the P-well 120 region. Also, instead of the oxide film 130, a silicon nitride film or a tantalum oxide film may be used as the dielectric film.
상기 리드(140)과 상기 금속막(150)의 영역을 형성하는 공정은 다음과 같다.먼저, 상기 산화막(130)을 마스크 공정을 통해 패턴화하여 상기 리드(140)와 상기 P-웰(120)과 접속시키기 위한 홀을 형성한다. 그 후, 홀이 형성된 산화막(130)의 상부에 상기 리드 선과 상기 금속막(150)을 형성하기 위한 금속막을 증착시킨다. 그리고, 포토레지스터를 도포하고 마스크 공정을 통해 상기 리드선(140)과 상기 금속막(150)의 패턴을 형성한 후, 전체적으로 산화막을 증착시켜 커패시터의 제조를 완성한다.The process of forming the regions of the lead 140 and the metal layer 150 is as follows. First, the oxide layer 130 is patterned through a mask process to form the lead 140 and the P-well 120. ) To form a hole for connection. Thereafter, a metal film for forming the lead wire and the metal film 150 is deposited on the oxide film 130 on which the hole is formed. After the photoresist is applied and a pattern of the lead wire 140 and the metal film 150 is formed through a mask process, an oxide film is entirely deposited to complete the manufacture of the capacitor.
상기 구성에서 커패시터(100)의 용량은 유전막의 두께와 유전 상수 및 면적에 의해 결정된다. 그러나, 커패시터(100)의 용량을 증가시키기 위해서는 유전막을 얇게 해야 하나 유전막이 얇게 됨에 따른 그 누설 전류로 인해 용량 증가의 한계가 있다. 따라서, 셀의 커패시턴스를 증가시키기 위해서는 유전막으로 사용되는 산화막이나 실리콘 질화막 대신에 고유전율을 갖는 예컨데, 산화 탄탈륨막을 사용하거나, 커패시터의 구조를 변경하여 커패시터의 유효 면적을 확대하는 방법이 동시에 시도되고 있다. 또한, 커패시터의 커패스턴스 증가 뿐만 아니라 정확한 커패시턴스의 커패시터를 제조하는 것이 집적 회로에서 중요한 현안으로 대두되고 있다.In this configuration, the capacitance of the capacitor 100 is determined by the thickness of the dielectric film, the dielectric constant, and the area. However, in order to increase the capacity of the capacitor 100, the dielectric film must be thin, but there is a limit of capacity increase due to its leakage current as the dielectric film becomes thin. Therefore, in order to increase the capacitance of a cell, for example, a method having a high dielectric constant instead of an oxide film or a silicon nitride film used as a dielectric film, for example, using a tantalum oxide film or changing the structure of the capacitor, has been attempted at the same time. . In addition, fabricating capacitors with the correct capacitance as well as increasing the capacitance of the capacitor has emerged as an important issue in integrated circuits.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 본 발명은 단위 면적에 대한 커패시턴스가 증가된 집적 회로용 커패시터를 제공하는 것을 목적으로 한다.Accordingly, the present invention has been made in view of the above problems, and an object of the present invention is to provide a capacitor for an integrated circuit having an increased capacitance with respect to a unit area.
본 발명의 또 다른 목적은 집적 회로에 형성되는 커패시터의 커패시턴스를 용이하게 조절할 수 있는 커패시터를 제공하는 것이다.Still another object of the present invention is to provide a capacitor capable of easily adjusting the capacitance of a capacitor formed in an integrated circuit.
본 발명의 또 다른 목적은 단위 면적에 대한 커패시턴스가 증가된 집적 회로용 커패시터와 그 커패시턴스를 용이하게 조절할 수 있는 커패시터의 제조 방법을 제공하는 것이다.Still another object of the present invention is to provide a capacitor for an integrated circuit having an increased capacitance with respect to a unit area, and a method of manufacturing a capacitor capable of easily adjusting the capacitance thereof.
도 1은 종래의 집적 회로용 커패시터를 나타낸 단면도이다.1 is a cross-sectional view showing a conventional capacitor for an integrated circuit.
도 2A 내지 도 2G는 본 발명에 따른 집적 회로용 커패시터 및 그 제조 방법을 나타낸 단면도이다.2A to 2G are cross-sectional views showing a capacitor for an integrated circuit and a method of manufacturing the same according to the present invention.
도 3은 상기 도 2G의 평면도이다.3 is a plan view of FIG. 2G.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
220: 제1 전극 230,250: 산화막220: first electrode 230, 250: oxide film
240: 제2 전극 260: 제3 전극240: second electrode 260: third electrode
상기 목적을 실현하기 위한 본 발명에 따른 집적 회로용 커패시터는 반도체 기판 상부에 형성된 제1 전극(220) 상기 제1 전극의 일단부를 노출시키고 상기 제1 전극 상에 형성는 제1 유전막(230) 상기 제1 유전막(230)에 의해 노출된 부분을 통해 상기 제1 전극(220)과 전기적으로 접속되며, 상기 제1 전극(220)의 주변에 형성되어 일단부측에 수직부를 갖는 리드(241) 상기 제1 유전막 상부에 형성되며, 상기 리드(241)의 수직부의 측벽과 그 일단부의 측벽에 의해 제2 개구부(242)를 형성하는 제2 전극(240) 상기 리드(241) 및 상기 제2 전극(240)에 형성되며, 상기 제2 개구부(242)를 채우며, 상기 리드(241)의 상부에 제3 개구부(251)를 갖는 제2 유전막(250) 및 상기 제2 유전막(250)의 상부에 형성되어 상기 제3 개구부(251)를 통해 상기 제1 전극과 전기적으로 접속되는 상기 제3 전극(260)으로 구성되는 것을 특징으로 한다.An integrated circuit capacitor according to the present invention for realizing the above object exposes one end of the first electrode 220 formed on a semiconductor substrate and is formed on the first electrode. The lead 241 is electrically connected to the first electrode 220 through a portion exposed by the first dielectric layer 230, and is formed around the first electrode 220 and has a vertical portion at one end thereof. A second electrode 240 formed on the dielectric layer and forming a second opening 242 by a sidewall of a vertical portion of the lead 241 and a sidewall of one end thereof; the lead 241 and the second electrode 240. And a second dielectric layer 250 formed on the second opening 242, and filling the second opening 242 and having a third opening 251 on the lead 241 and on the second dielectric layer 250. The third electrode electrically connected to the first electrode through a third opening 251 ( 260) characterized in that.
본 발명의 또 다른 목적을 실현하기 위한 본 발명에 따른 집적 회로용 커패시터 제조 방법은 반도체 기판에 커패시터 영역을 한정하기 위해 필드 산화막을 형성하고, 상기 커패시터 영역의 상기 반도체 기판의 상부에 제1 전극을 형성하는 단계 상기 제1 전극의 상부에 제1 유전막을 형성하는 단계 상기 형성된 제1 유전막의 일단부에 제1 개구부를 형성하고, 상기 개구부, 상기 제1 유전막 및 상기 필드 산화막 상에 제2 전극용 금속막을 형성하는 단계 상기 제2 전극용 금속막의 일부를 패텅닝하여 상기 제1 전극에 리드와 커패시터의 제2 전극을 형성하는 단계 상기 제2 전극 상에 제1 유전막과 접하는 제2 유전막을 형성하고, 상기 제2 유전막 상에 상기 리드와 접속하는 제3 전극을 형성하는 단계로 구성되는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method for manufacturing a capacitor for an integrated circuit, in which a field oxide film is formed to define a capacitor region in a semiconductor substrate, and a first electrode is formed on the semiconductor substrate in the capacitor region. Forming a first dielectric layer on the first electrode; forming a first opening in one end of the formed first dielectric layer, and forming a first opening on the opening, the first dielectric layer, and the field oxide layer Forming a metal film; forming a second electrode of a lead and a capacitor on the first electrode by patterning a portion of the metal film for the second electrode; forming a second dielectric film on the second electrode, the second dielectric film being in contact with the first dielectric film And forming a third electrode connected to the lead on the second dielectric layer.
상기 구성에 의하면, 제1 전극 내지 제3 전극에 의해 단위 면적에 대한 커패시턴스를 증가시킬 수 있고, 상기 제3 전극의 패턴닝함으로써 집적 회로에 형성되는 커패시터의 커패시턴스를 용이하게 조절할 수 있게 된다.According to the above configuration, the capacitance to the unit area can be increased by the first to third electrodes, and the capacitance of the capacitor formed in the integrated circuit can be easily adjusted by patterning the third electrode.
이하, 도면을 참조한 본 발명의 실시예를 통해 본 발명을 보다 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도 2A 내지 도 2G는 본 발명에 따른 집적 회로용 커패시터를 나타낸 단면도이다.2A to 2G are cross-sectional views showing a capacitor for an integrated circuit according to the present invention.
도 3은 도 2G의 집적 회로용 커패시터의 평면도이다.3 is a plan view of the capacitor for the integrated circuit of FIG. 2G.
도 2A 내지 도 2G는 통상의 공정에 의해 제조되는 집적 회로의 단편을 나타낸 도면이다. 도면은 실질적인 스케일은 아니며, 수직 방향으로 확대하여 도시되었다.2A-2G illustrate fragments of integrated circuits fabricated by conventional processes. The drawings are not to scale, but to be enlarged in the vertical direction.
도 2G에서 집적 회로용 커패시터(200)는 N 형의 실리콘 기판(210)에 P+이온을 주입하여 형성된 P-웰(220)과 같은 제1 전극, 상기 제1 전극의 상부에 형성된 산화막(230)과 같은 제1 유전막, 상기 제1 유전막의 상부에 형성되어 상기 제1 전극 및 상기 제1 유전막(230)과 함께 제1 커패시터를 형성하는 제2 전극(240), 상기 제2 전극(240)의 상부에 형성되는 제2 유전막(250), 및 상기 제2 유전막(250)의 상부에 형성되는 산화막과 같은(250) 상기 제2 유전막, 및 상기 제2 전극(240)과 함께 제2 커패시터를 형성하는 제3 전극(260)으로 구성된다.In FIG. 2G, the integrated circuit capacitor 200 includes a first electrode such as a P-well 220 formed by implanting P + ions into an N-type silicon substrate 210, and an oxide film 230 formed on the first electrode. A second dielectric layer formed on the first dielectric layer, the second dielectric layer 240 formed on the first dielectric layer, and forming a first capacitor together with the first electrode and the first dielectric layer 230. A second capacitor is formed together with the second dielectric layer 250 formed on the upper portion of the second dielectric layer 250, the second dielectric layer such as an oxide layer formed on the second dielectric layer 250, and the second electrode 240. It consists of the 3rd electrode 260 to form.
또한, 상기 도 2G에는 상기 제1 전극인 상기 P-웰(220) 및 상기 제3 전극(260)과 전기적으로 접속되어 바이어스 전압을 공급하기 위한 리드용 금속막(241)이 포함된다.Also, FIG. 2G includes a lead metal film 241 electrically connected to the P-well 220 and the third electrode 260, which are the first electrode, to supply a bias voltage.
이어, 상기한 구성으로된 커패시터의 제조 공정을 설명한다.Next, a manufacturing process of the capacitor having the above configuration will be described.
상기 N형 실리콘 기판(210) 상에서 커패시터 형성을 위해 할당된 면적에 P+이온을 주입하여 제1 전극인 P-웰(220)을 형성한다. 상기 P-웰(220)을 형성하는 과정은 다음과 같다.The P-well 220 as the first electrode is formed by implanting P + ions into an area allocated for forming a capacitor on the N-type silicon substrate 210. The process of forming the P-well 220 is as follows.
상기 N 형의 실리콘 기판(210)에 필드 산화막(221)을 형성하고, 마스크 공정을 통해 커패시터가 형성될 영역의 필드 산화막(221)을 선별 제거하여 개구부를 형성한다. 그 후, 개구부를 통해 도펀트(dopant)를 주입하여 도 2A에 나타낸 바와 같이, 상기 P-웰(220)을 정의한다.A field oxide film 221 is formed on the N-type silicon substrate 210, and an opening is formed by selectively removing the field oxide film 221 in a region where a capacitor is to be formed through a mask process. A dopant is then injected through the opening to define the P-well 220, as shown in FIG. 2A.
상기 N 형의 실리콘 기판(210)에 정의된 P-웰(220)은 커패시터의 제1 전극으로 사용된다. 또한 상기 정의된 P-웰(220)의 면적은 커패시터의 면적에 해당되며, 상기 면적은 집적 회로의 설계시 결정된다.The P-well 220 defined in the N-type silicon substrate 210 is used as the first electrode of the capacitor. In addition, the area of the defined P-well 220 corresponds to the area of the capacitor, which is determined in the design of the integrated circuit.
상기 P-웰(220)의 상부에는 도 2A에 나타낸 바와 같이, 제1 유전막용 산화막(231)이 형성된다. 상기 제1 유전막 막질로는 상기 산화막(231)외에 고 유전 상수를 갖는 막질 예컨데, 실리콘 질화막 및 산화 탄탈륨막등의 막질들을 선택하여 형성할 수 있으며, 상기 유전막질에 대한 선택은 제조하려는 집적 회로의 특성에 따라 결정하거나 제조하려는 커패시터의 커패시턴스에 따라 선택하는 것이 바람직하다. 집적 회로에서 상기 유전막으로 산화막을 가장 일반적으로 사용하므로, 본 실시예에서는 상기 제1 유전막으로 산화막(231)에 한해 설명한다.As shown in FIG. 2A, the first dielectric layer oxide layer 231 is formed on the P-well 220. The first dielectric film may be formed by selecting a film having a high dielectric constant in addition to the oxide film 231, for example, a silicon nitride film and a tantalum oxide film. The selection of the dielectric film may be performed by selecting an integrated circuit to be manufactured. It is desirable to choose according to the capacitance of the capacitor to be determined or manufactured according to the characteristics. Since an oxide film is most commonly used as the dielectric film in an integrated circuit, only the oxide film 231 is described as the first dielectric film in this embodiment.
상기 제1 유전막인 산화막(231)이 형성된 후, 상기 P-웰(220)을 제1 전극으로 사용하기 위해 상기 제1 유전막인 상기 산화막(231)의 일부분을 선별 에치하여 도 4C에 나타낸 바와 같이 상기 필드 산화막(221)과 상기 에치후에 형성된 산화막(232)사이에 제1 개구부(242)를 형성한다. 상기 제1 개구부(242)는 바람직하게는 상기 P-웰(220)의 면적 보다 작다. 상기 제1 개구부(242)는 통상의 마스크 공정을 통해 형성할 수 있다.After the oxide film 231 that is the first dielectric film is formed, a portion of the oxide film 231 that is the first dielectric film is selectively etched to use the P-well 220 as a first electrode, as shown in FIG. 4C. A first opening 242 is formed between the field oxide film 221 and the oxide film 232 formed after the etch. The first opening 242 is preferably smaller than the area of the P-well 220. The first opening 242 may be formed through a conventional mask process.
상기 제1 개구부(242)가 형성된 후, 상기 개구부(242), 상기 산화막(232) 및 필드 산화막(221)의 상부에 도 2D에 나타낸 바와 같이, 제1 금속막(243)을 증착하여 형성한다. 상기 제1 금속막(243)은 바람직하게는 탄탈늄, 몰리부덴, 텅스텐, 프라튬등이며,비용성 금속 실리사이드로 이루어진다. 이러한 비용성 금속 실리사이드의 형성은 통상의 스퍼터링 방법으로 형성할 수 있다.After the first opening 242 is formed, a first metal film 243 is formed by depositing the first metal film 243 on the opening 242, the oxide film 232, and the field oxide film 221, as shown in FIG. 2D. . The first metal film 243 is preferably tantalum, molybdenum, tungsten, or platinum, and is made of inexpensive metal silicide. The formation of such inexpensive metal silicides can be formed by conventional sputtering methods.
상기 제1 개구부(242)에 제1 금속막(243)을 형성한 다음, 상기 제1 금속막(243)을 도 2E에 나타낸 바와 같이, 절단하여 상기 P-웰(220)과 필드 산화막 상부의 제1 금속막(243)을 분리하여 리드(241)와 제2 전극(242)을 형성한 후, 상기 제1 금속막(243)의 분리함에 따른 상기 리드(241)와 제2 전극(242) 사이에 형성된 제2 개구부(243)는 다음 공정인 산화막 증착, 즉 제2 유전막(250)으로 채워지게 된다.After forming the first metal film 243 in the first opening 242, the first metal film 243 is cut as shown in FIG. 2E to cut the P-well 220 and the field oxide layer. After separating the first metal film 243 to form the lead 241 and the second electrode 242, the lead 241 and the second electrode 242 according to the separation of the first metal film 243. The second openings 243 formed therebetween are filled with oxide film deposition, that is, the second dielectric film 250.
상기 리드(241)와 상기 제2 전극(242)의 상부에 산화막과 같은 제2 유전막(250)을 형성한 다음 제2 유전막(250)을 선택적으로 에치하여 제3 개구부(251)를 형성한 후, 제2 유전막(250) 상부에 제2 금속막(260)을 증착시켜 제3 전극을 형성하면, 제3 개구부(251)를 통해 리드(241)과 제3 전극이 될 제2 금속막(260)은 상호 전기적으로 결합하게 된다.After forming a second dielectric layer 250, such as an oxide layer, on the leads 241 and the second electrode 242, and selectively etching the second dielectric layer 250 to form a third opening 251. When the third electrode is formed by depositing the second metal layer 260 on the second dielectric layer 250, the second metal layer 260 to be the lead 241 and the third electrode through the third opening 251. ) Are electrically coupled to each other.
도 3은 도 2G를 위에서 본 평면도로서, 도 3에 나타낸 A-A의 점선은 상기 도 2G의 절단선이다.3 is a plan view of FIG. 2G viewed from above, and the dotted line of A-A shown in FIG. 3 is a cut line of FIG. 2G.
도 3에 나타낸 바와 같이, 상기제2 금속막(260)은 패턴화하여 제3 전극을 형성하는 제2 금속막(260)을 절단하여 제2 금속막(260)의 일부를 커패시터와 고립시키므로써, 상기 제3 전극의 면적을 감소되고, 이와 같이 커패시터의 면적을 감소시킴에 따라 커패시터의 커패시턴스를 변경 가능하게 한다. 상기 패턴화된 제2 금속막(260)은 통상의 레이져 절단기로 부분 절단이 가능하게 되어 커패시터의 커패시턴스의 변경이 가능하게 된다.As shown in FIG. 3, the second metal film 260 is patterned to cut the second metal film 260 forming the third electrode to isolate a portion of the second metal film 260 from the capacitor. The capacitance of the capacitor can be changed by reducing the area of the third electrode and thus reducing the area of the capacitor. The patterned second metal film 260 may be partially cut by a conventional laser cutter, and thus the capacitance of the capacitor may be changed.
또한, 상기 제2 금속막(260)은 상기 필드 산화막(231) 상부의 리드(241)와 전기적으로 결합되며, 상기 전기적 결합에 의해 상기 제1 및 상기 제3 전극(220 및 260)은 커패시터의 한 전극으로 사용가능하게 된다. 또한 반대로 상기 제1 전극과 제3 전극을 상호 전기적으로 분리하여 제조하는 경우에는 상기 커패시터(200)는 상기 제2 전극을 공통전극으로 하여 두 개의 커패시터로 사용가능하다.In addition, the second metal layer 260 is electrically coupled to the lead 241 on the field oxide layer 231, and the first and third electrodes 220 and 260 are electrically connected to each other by the electrical coupling. It can be used as one electrode. On the contrary, when the first electrode and the third electrode are electrically separated from each other, the capacitor 200 may be used as two capacitors using the second electrode as a common electrode.
이상, 설명한 바와 같이 본 발명은 단위 면적에 대한 커패시턴스를 증가시킬 수 있고, 집적 회로에 형성되는 커패시터의 커패시턴스를 용이하게 조절할 수 있는 집적 회로용 커패시터를 제공할 수 있게 된다.As described above, the present invention can provide a capacitor for an integrated circuit which can increase the capacitance of a unit area and can easily adjust the capacitance of a capacitor formed in the integrated circuit.
본 발명을 상기 실시예에 의해 구체적으로 설명하였지만, 본 발명은 이에 의해 제한되는 것은 아니고, 당업자의 통상적인 지식의 범위내에서 그 변형이나 개량이 가능하다.Although this invention was demonstrated concretely by the said Example, this invention is not restrict | limited by this, A deformation | transformation and improvement are possible within the normal knowledge of a person skilled in the art.
Claims (5)
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| KR1019960049820A KR100244515B1 (en) | 1996-10-29 | 1996-10-29 | Capacitor for integrated circuit and method of manufacturing thereof |
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