KR100477541B1 - Method for forming mim capacitor - Google Patents
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Abstract
본 발명은 금속막-절연막-금속막(Metal-Insulator-Metal) 구조의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 제1금속막과 유전체막을 차례로 형성하는 단계; 상기 유전체막을 소정 형상으로 패터닝하는 단계; 상기 제1금속막을 패터닝하여 하부전극을 형성하는 단계; 상기 하부전극 및 패터닝된 유전체막을 덮도록 상기 기판의 전 영역 상에 층간절연막을 증착하는 단계; 상기 층간절연막의 소정 부분들을 선택적으로 식각하여 상기 하부전극과 유전체막을 각각 노출시키는 제1콘택홀 및 복수개의 제2콘택홀을 형성하는 단계; 상기 제1콘택홀 및 복수개의 제2콘택홀 내에 소정 금속막을 매립시켜 상기 하부전극과 콘택되는 콘택 플러그를 형성함과 동시에 상기 유전체막과 콘택되는 복수개의 상부전극을 형성하는 단계; 상기 콘택 플러그 및 복수개의 상부전극을 포함한 층간절연막 상에 제2금속막을 증착하는 단계; 및 상기 제2금속막을 패터닝하여 상기 콘택 플러그와 콘택되는 제1금속배선과 상기 상부전극과 콘택되는 제2금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method of forming a capacitor having a metal-insulation-metal structure. The disclosed method includes sequentially forming a first metal film and a dielectric film on a semiconductor substrate; Patterning the dielectric film to a predetermined shape; Patterning the first metal film to form a lower electrode; Depositing an interlayer insulating film over the entire area of the substrate to cover the lower electrode and the patterned dielectric film; Selectively etching predetermined portions of the interlayer insulating layer to form first contact holes and a plurality of second contact holes exposing the lower electrode and the dielectric film, respectively; Filling a predetermined metal film in the first contact hole and the plurality of second contact holes to form a contact plug in contact with the lower electrode, and simultaneously forming a plurality of upper electrodes in contact with the dielectric film; Depositing a second metal film on the interlayer insulating film including the contact plug and a plurality of upper electrodes; And patterning the second metal layer to form a first metal wire contacted with the contact plug and a second metal wire contacted with the upper electrode.
Description
본 발명은 엠아이엠 캐패시터 형성방법에 관한 것으로, 특히, 상부전극용 금속막과 유전체막 식각시의 프린징 효과(fringing effect)에 의한 특성 저하와 하부전극과 상부전극간의 브릿지(bridge) 발생을 방지하기 위한 방법에 관한 것이다. The present invention relates to a method for forming a capacitor, in particular, to prevent the deterioration of characteristics due to the fringing effect during etching of the upper electrode metal film and the dielectric film, and to prevent the occurrence of bridges between the lower electrode and the upper electrode. It relates to a method for doing so.
아날로그 캐패시터(analog capacitor)는 통상 폴리실리콘막-절연막-폴리실리콘막 구조 대신에 금속막-절연막-금속막(Metal-Insulator-Metal : 이하, MIM) 구조로 형성된다. 이것은 RF 대역의 아날로그 회로에 사용되는 캐패시터는 높은 양호도(Quality Factor) 값이 요구되는데, 이를 실현하기 위해서는 전극 재료로서 공핍 (Depletion)이 거의 없고, 저항이 낮은 금속 전극의 사용이 필수적이기 때문이다. The analog capacitor is usually formed of a metal-insulation-metal film (MIM) structure instead of the polysilicon film-insulating film-polysilicon film structure. This is because capacitors used in analog circuits in RF bands require high quality factor values, because there is almost no depletion as an electrode material, and the use of low resistance metal electrodes is essential to achieve this. .
이하, 종래의 MIM 캐패시터 형성방법을 첨부된 도 1a 내지 도 1d를 참조해서 설명하도록 한다. Hereinafter, a method of forming a conventional MIM capacitor will be described with reference to FIGS. 1A to 1D.
도 1a를 참조하면, 소정의 하지층(도시안됨)을 구비한 반도체 기판(1)을 마련한 상태에서, 상기 기판(1) 상에 제1금속막(2)과 유전체막(3) 및 제2금속막(4)을 차례로 형성한다. Referring to FIG. 1A, in a state in which a semiconductor substrate 1 having a predetermined underlayer (not shown) is provided, a first metal film 2, a dielectric film 3, and a second film are disposed on the substrate 1. The metal film 4 is formed in order.
도 1b를 참조하면, 제2금속막 상에 공지의 공정에 따라 마스크 패턴(도시안됨)을 형성한 후, 상기 마스크 패턴을 이용해서 제2금속막과 유전체막을 연속적으로 식각하고, 이를 통해, 상기 제1금속막(2) 상에 MIM 캐패시터의 상부전극(4a)을 형성한다. Referring to FIG. 1B, after forming a mask pattern (not shown) on a second metal film according to a known process, the second metal film and the dielectric film are sequentially etched using the mask pattern, and thus, The upper electrode 4a of the MIM capacitor is formed on the first metal film 2.
도 1c를 참조하면, 마스크 패턴을 제거한 상태에서, 공지의 포토리소그라피 공정에 따라 제1금속막을 패터닝하여 MIM 캐패시터의 하부전극(2a)을 형성하고, 이 결과로서, MIM 캐패시터(10)를 구성한다. 그런다음, 상기 기판 결과물 상에 층간절연막(11)을 형성한 후, 식각 공정을 통해 각각 하부전극(2a) 및 상부전극(4a)을 노출시키는 제1 및 제2콘택홀(C1, C2)을 형성하고, 이어서, 공지의 공정에 따라 콘택홀들(C1, C2) 내에 텅스텐을 매립시켜 콘택 플러그(12)를 형성한다. Referring to FIG. 1C, in a state where the mask pattern is removed, the first metal film is patterned according to a known photolithography process to form the lower electrode 2a of the MIM capacitor. As a result, the MIM capacitor 10 is constituted. . Then, after forming the interlayer insulating film 11 on the substrate product, the first and second contact holes C1 and C2 exposing the lower electrode 2a and the upper electrode 4a, respectively, through an etching process. Next, tungsten is embedded in the contact holes C1 and C2 according to a known process to form the contact plug 12.
도 1d를 참조하면, 층간절연막(11) 상에 제3금속막을 증착하고, 공지의 포토리소그라피 공정에 따라 상기 제3금속막을 패터닝하여 상기 하부전극(2a) 및 상부전극(3a)과 각각 콘택되는 제1 및 제2금속배선(13, 14)을 형성한다. Referring to FIG. 1D, a third metal film is deposited on the interlayer insulating film 11, and the third metal film is patterned according to a known photolithography process to contact the lower electrode 2a and the upper electrode 3a, respectively. First and second metal wirings 13 and 14 are formed.
그러나, 종래의 MIM 캐패시터 형성방법에 따르면, 상부전극용 금속막과 유전체막을 동시 식각함에 따라 모서리에서 발생되는 프린징 효과(fringing effect) 때문에 누설 전류가 발생하며, 이로 인해, 누설 전류 특성이 저하될 뿐만 아니라, 신뢰성 저하가 초래된다. However, according to the conventional MIM capacitor formation method, a leakage current is generated due to the fringing effect generated at the corners by simultaneously etching the upper electrode metal film and the dielectric film, whereby the leakage current characteristics are deteriorated. In addition, a decrease in reliability is caused.
또한, 종래의 MIM 캐패시터 형성방법에 따르면, 유전체막을 식각하기 위해서는 어느 정도의 과도 식각을 수행하게 되는데, 이 과정에서 하부전극용 금속막이 식각된 후에 재증착되는 현상이 발생될 수 있으며, 이로 인해, 하부전극과 상부전극간의 브릿지(bridge)가 발생되는 바, 제조수율의 저하가 야기된다. In addition, according to the conventional MIM capacitor formation method, a certain amount of excessive etching is performed to etch the dielectric film, and in this process, a phenomenon in which the lower electrode metal film is etched and then redeposited may occur. As a bridge between the lower electrode and the upper electrode is generated, a decrease in manufacturing yield is caused.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 프린징 효과 및 브릿지 발생에 의한 소자 특성 및 제조수율 저하를 방지할 수 있는 MIM 캐패시터 형성방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a MIM capacitor which can prevent a decrease in device characteristics and manufacturing yield due to a fringing effect and bridge generation.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 제1금속막과 유전체막을 차례로 형성하는 단계; 상기 유전체막을 소정 형상으로 패터닝하는 단계; 상기 제1금속막을 패터닝하여 하부전극을 형성하는 단계; 상기 하부전극 및 패터닝된 유전체막을 덮도록 상기 기판의 전 영역 상에 층간절연막을 증착하는 단계; 상기 층간절연막의 소정 부분들을 선택적으로 식각하여 상기 하부전극과 유전체막을 각각 노출시키는 제1콘택홀 및 복수개의 제2콘택홀을 형성하는 단계; 상기 제1콘택홀 및 복수개의 제2콘택홀 내에 소정 금속막을 매립시켜 상기 하부전극과 콘택되는 콘택 플러그를 형성함과 동시에 상기 유전체막과 콘택되는 복수개의 상부전극을 형성하는 단계; 상기 콘택 플러그 및 복수개의 상부전극을 포함한 층간절연막 상에 제2금속막을 증착하는 단계; 및 상기 제2금속막을 패터닝하여 상기 콘택 플러그와 콘택되는 제1금속배선과 상기 상부전극과 콘택되는 제2금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터 형성방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of sequentially forming a first metal film and a dielectric film on a semiconductor substrate; Patterning the dielectric film to a predetermined shape; Patterning the first metal film to form a lower electrode; Depositing an interlayer insulating film over the entire area of the substrate to cover the lower electrode and the patterned dielectric film; Selectively etching predetermined portions of the interlayer insulating layer to form first contact holes and a plurality of second contact holes exposing the lower electrode and the dielectric film, respectively; Filling a predetermined metal film in the first contact hole and the plurality of second contact holes to form a contact plug in contact with the lower electrode, and simultaneously forming a plurality of upper electrodes in contact with the dielectric film; Depositing a second metal film on the interlayer insulating film including the contact plug and a plurality of upper electrodes; And patterning the second metal layer to form a first metal interconnection contacting the contact plug and a second metal interconnection contacting the upper electrode.
본 발명에 따르면, 유전체막과 상부전극을 개별적으로 형성하면서 상기 상부전극을 콘택 플러그 형태로 형성함으로써 프린징 효과를 감소시킬 수 있음은 물론 전극들간의 브릿지 발생을 방지할 수 있으며, 또한 상부전극을 복수개로 형성함으로써 회로에서 요구하는 캐패시턴스값에 맞출 수 있다. According to the present invention, the formation of the upper electrode in the form of a contact plug while the dielectric film and the upper electrode are formed separately can reduce the fringing effect and can prevent the occurrence of bridges between the electrodes. By forming a plurality, it is possible to match the capacitance value required by the circuit.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 2A to 2D are cross-sectional views for each process for describing a method of forming a MIM capacitor according to an embodiment of the present invention.
도 2a를 참조하면, 소정의 하지층(도시안됨)을 구비한 반도체 기판(21)을 마련한 상태에서, 상기 기판(21) 상에 제1금속막(22)과 유전체막(23)을 차례로 형성한다. 여기서, 상기 유전체막(23)의 재질로는 바람직하게 실리콘산화막과의 식각 선택비가 우수한 실리콘질화막(SiN)을 이용한다.Referring to FIG. 2A, in a state in which a semiconductor substrate 21 having a predetermined base layer (not shown) is provided, a first metal film 22 and a dielectric film 23 are sequentially formed on the substrate 21. do. Here, the material of the dielectric film 23 is preferably a silicon nitride film (SiN) having an excellent etching selectivity with the silicon oxide film.
도 2b를 참조하면, 유전체막(23) 상에 공지의 공정에 따라 마스크 패턴(도시안됨)을 형성한 상태에서, 상기 마스크 패턴을 이용해서 상기 유전체막(23)을 식각한다. Referring to FIG. 2B, the dielectric film 23 is etched using the mask pattern while a mask pattern (not shown) is formed on the dielectric film 23 according to a known process.
도 2c를 참조하면, 마스크 패턴을 제거한 상태에서, 공지의 포토리소그라피 공정에 따라 제1금속막을 패터닝하여 MIM 캐패시터의 하부전극(22a)을 형성하고, 이어서, 상기 하부전극(22a)을 덮도록 기판(21)의 전 영역 상에 층간절연막(24)을 증착한다.Referring to FIG. 2C, in a state where the mask pattern is removed, the first metal film is patterned according to a known photolithography process to form the lower electrode 22a of the MIM capacitor, and then to cover the lower electrode 22a. The interlayer insulating film 24 is deposited over the entire area of the area 21.
그 다음, 상기 층간절연막(24)의 소정 부분들을 선택적으로 식각하여 상기 하부전극(22a) 및 유전체막(23)을 노출시키는 제1 및 제2콘택홀(C1, C2)을 형성한다. 상부전극으로 쓰이는 제2콘택홀은 회로에서 요구하는 캐패시턴스값에 맞추기 위해 다른 콘택홀(C1)과 같은 폭으로 복수개를 형성한다. 이어서, 상기 콘택홀들(C1, C2) 내에 텅스텐을 매립시킨다. 이때, 상기 하부전극(22a)을 노출시키도록 형성된 제1콘택홀(C1) 내의 텅스텐은 콘택 플러그(25a)가 되는 반면, 상기 유전체막(23)을 노출시키도록 형성된 제2콘택홀(C2) 내의 텅스텐은 MIM 캐패시터의 상부전극(25b)이 되며, 이에 따라, MIM 캐패시터(30)가 구성된다. Next, predetermined portions of the interlayer insulating layer 24 are selectively etched to form first and second contact holes C1 and C2 exposing the lower electrode 22a and the dielectric layer 23. The second contact hole used as the upper electrode is formed in plural with the same width as the other contact hole C1 to match the capacitance value required by the circuit. Subsequently, tungsten is embedded in the contact holes C1 and C2. At this time, the tungsten in the first contact hole C1 formed to expose the lower electrode 22a becomes the contact plug 25a, while the second contact hole C2 is formed to expose the dielectric film 23. The tungsten within becomes the upper electrode 25b of the MIM capacitor, and thus the MIM capacitor 30 is constructed.
여기서, 상기 유전체막(23)은 실리콘산화막과의 식각 선택비가 우수한 실리콘질화막 재질로 형성하였기 때문에, 상기 하부전극(22a) 및 유전체막(23)을 노출시키는 콘택홀들의 형성시, 상기 유전체막(23)의 식각 데미지는 발생되지 않는다.Here, since the dielectric layer 23 is formed of a silicon nitride layer having an excellent etching selectivity with respect to the silicon oxide layer, the dielectric layer may be formed when the contact holes exposing the lower electrode 22a and the dielectric layer 23 are formed. No etching damage of 23) occurs.
또한, MIM 캐패시터(30)를 구성함에 있어서, 상부전극(25b)과 유전체막(23)을 개별 형성함으로써 프린징 효과(fringing effect)를 감소시킬 수 있으며, 이에 따라, 누설 전류 특성이 저하되는 것을 방지할 수 있다. In addition, in forming the MIM capacitor 30, by forming the upper electrode 25b and the dielectric film 23 separately, the fringing effect can be reduced, thereby reducing the leakage current characteristics. You can prevent it.
게다가, 상기 상부전극(25b)은 금속 패턴이 아닌 콘택 플러그 형태로 형성하므로, 하부전극용 금속막 식각시의 금속 재층막에 의해 하부전극(22a)과 상부전극(25b)간의 브릿지 발생은 일어나지 않는다. In addition, since the upper electrode 25b is formed as a contact plug instead of a metal pattern, a bridge between the lower electrode 22a and the upper electrode 25b does not occur due to the metal layer film during the etching of the lower electrode metal film. .
한편, 상기 콘택 플러그(25a) 및 상부전극(25b)의 형성은 층간절연막(24) 상에의 텅스텐막 증착 후, 블랭킷 식각 또는 화학적기계연마(Chemical Mechanical Polishing) 공정을 수행하는 것에 의해 이루어진다. Meanwhile, the contact plug 25a and the upper electrode 25b are formed by depositing a tungsten film on the interlayer insulating film 24 and then performing a blanket etching or chemical mechanical polishing process.
도 2d를 참조하면, 콘택 플러그(25a) 및 상부전극(25b)을 포함한 층간절연막(24) 상에 제2금속막을 증착한다. 그런다음, 공지의 포토리소그라피 공정에 따라 상기 제2금속막을 패터닝하여 상기 콘택 플러그(25a)를 통해 하부전극(22a)과 콘택되는 제1금속배선(31)과 상기 상부전극(25b)과 콘택되는 제2금속배선(32)을 형성하고, 이 결과로서, 본 발명에 따른 MIM 캐패시터 형성을 완성한다. Referring to FIG. 2D, a second metal film is deposited on the interlayer insulating film 24 including the contact plug 25a and the upper electrode 25b. Then, the second metal film is patterned according to a known photolithography process to contact the first metal wiring 31 and the upper electrode 25b which are in contact with the lower electrode 22a through the contact plug 25a. The second metal wiring 32 is formed, and as a result, the formation of the MIM capacitor according to the present invention is completed.
이상에서와 같이, 본 발명은 유전체막과 상부전극을 개별적으로 형성하기 때문에 동시에 식각하는 경우에서 발생되는 프린징 효과를 감소시킬 수 있으며, 이에 따라, 누설 전류 특성을 향상시킬 수 있는 바, 소자 특성을 개선시킬 수 있다. As described above, according to the present invention, since the dielectric film and the upper electrode are formed separately, the fringing effect generated in the case of etching at the same time can be reduced, and accordingly, the leakage current characteristic can be improved. Can be improved.
또한, 본 발명은 상부전극을 콘택 플러그 형태로 형성하는 바, 하부전극과 상부전극간의 브릿지 발생을 방지할 수 있으며, 공정을 단순화시켜 제조수율은 물론 신뢰성을 향상시킬 수 있다. In addition, the present invention can form the upper electrode in the form of a contact plug, it is possible to prevent the bridge between the lower electrode and the upper electrode, and to simplify the process can improve the manufacturing yield as well as reliability.
게다가, 본 발명은 상부전극을 복수개로 형성함으로써 회로에서 요구하는 캐패시턴스값에 맞출 수 있다. In addition, the present invention can be adapted to the capacitance value required by the circuit by forming a plurality of upper electrodes.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1a 내지 도 1d는 종래의 엠아이엠(MIM) 캐패시터 형성방법을 설명하기 위한 공정별 단면도. 1A to 1D are cross-sectional views illustrating a process of forming a conventional MIM capacitor.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 엠아이엠(MIM) 캐패시터 형성방법을 설명하기 위한 공정별 단면도. 2A to 2D are cross-sectional views for each process for explaining a method of forming an MIM capacitor according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 반도체 기판 22 : 제1금속막21 semiconductor substrate 22 first metal film
22a : 하부전극 23 : 유전체막22a: lower electrode 23: dielectric film
24 : 층간절연막 25a : 콘택 플러그24: interlayer insulating film 25a: contact plug
25b : 상부전극 30 : 엠아이엠 캐패시터25b: upper electrode 30: MI capacitor
31,32 : 금속배선 C1,C2 : 콘택홀31,32: Metal wiring C1, C2: Contact hole
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