KR100866115B1

KR100866115B1 - Method for forming MIM capacitor

Info

Publication number: KR100866115B1
Application number: KR1020020056074A
Authority: KR
Inventors: 이달진
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2002-09-16
Filing date: 2002-09-16
Publication date: 2008-10-30
Also published as: KR20040024669A

Abstract

본 발명은 엠아이엠(MIM : Metal-Insulator-Metal) 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 한 쌍의 제1금속배선을 형성하는 단계와, 상기 제1금속배선들을 덮도록 상기 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 내에 각 제1금속배선과 콘택되는 한 쌍씩의 제1콘택플러그와 제2콘택플러그를 형성하는 단계와, 상기 층간절연막 상에 제1금속막과 제1유전체막을 차례로 증착하는 단계와, 상기 제1유전체막과 제1금속막을 패터닝하여 상기 제1콘택플러그의 하나와 콘택되는 상부전극과 그 위에 배치되는 제1유전체막의 적층 패턴을 형성하는 단계와, 상기 상부전극과 제1유전체막의 적층 패턴 양측벽에 스페이서 형태로 제2유전체막을 형성하는 단계와, 상기 제2유전체막이 형성된 기판 결과물 상에 제2금속막을 증착하는 단계와, 상기 제2금속막을 패터닝하여 제1 및 제2유전체막을 감싸는 형태이면서 상기 제2콘택플러그의 하나와 콘택되는 하부전극을 형성함과 동시에 상기 제1 및 제2콘택플러그의 나머지 하나와 각각 콘택되는 제2금속배선을 형성하는 단계를 포함한다. 본 발명에 따르면, 엠아이엠 캐패시터를 역 구조(Inverse structure)로 형성함으로써 단차에 기인하는 공정상의 어려움 및 상부전극용 금속막 식각시의 어려움을 해결할 수 있으며, 그래서, 캐패시터의 특성 저하를 방지할 수 있다. The present invention discloses a method for forming a metal-insulator-metal (MIM) capacitor. The disclosed method includes forming a pair of first metal interconnections on a semiconductor substrate, forming an interlayer dielectric layer on the substrate to cover the first metal interconnections, and forming a first interlayer dielectric layer in the interlayer dielectric layer. Forming a pair of first contact plugs and second contact plugs in contact with the first metal wiring, sequentially depositing a first metal film and a first dielectric film on the interlayer insulating film; Patterning a first metal film to form a stacked pattern of an upper electrode contacted with one of the first contact plugs and a first dielectric film disposed thereon; forming spacers on both sidewalls of the stacked pattern of the upper electrode and the first dielectric film Forming a second dielectric film, depositing a second metal film on a substrate product on which the second dielectric film is formed, and patterning the second metal film to surround the first and second dielectric films. Form, yet at the same time to the first and forming a lower electrode contact and a second contact plug forming a second metal line in which the first and second contact and the other of each contact of the plug. According to the present invention, by forming the M capacitor in an inverse structure (inverse structure) it is possible to solve the process difficulties due to the step and the difficulty in etching the metal film for the upper electrode, thereby preventing the deterioration of the characteristics of the capacitor have.

Description

Method for forming MIM capacitor

도 1a 내지 도 1d는 종래의 엠아이엠(MIM) 캐패시터 형성방법을 설명하기 위한 공정 단면도. 1A to 1D are cross-sectional views illustrating a conventional MIM capacitor forming method.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 엠아이엠 캐패시터 형성방법을 설명하기 위한 공정 단면도. 2A to 2D are cross-sectional views illustrating a method of forming an M capacitor according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따라 형성된 엠아이엠 캐패시터를 도시한 단면도. 3 is a cross-sectional view showing an M capacitor formed in accordance with another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

20 : 반도체 기판 21 : 제1금속배선20 semiconductor substrate 21 first metal wiring

22,32 : 층간절연막 23a : 제1텅스텐 플러그22,32 interlayer insulating film 23a: first tungsten plug

23b : 제2텅스텐 플러그 24 : 제1금속막23b: second tungsten plug 24: first metal film

24a : 상부전극 25,25a : 제1유전체막24a: upper electrode 25, 25a: first dielectric film

26,26a : 제2유전체막 27 : 제2금속막26, 26a: second dielectric film 27: second metal film

27a : 하부전극 27b : 제2금속배선27a: lower electrode 27b: second metal wiring

30 : MIM 캐패시터 34 : 텅스텐 플러그30: MIM capacitor 34: tungsten plug

36 : 연결배선36: connection wiring

본 발명은 엠아이엠(MIM : Metal-Insulator-Metal) 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 구조 변경을 통해 공정상의 어려움을 개선할 수 있는 엠아이엠 캐패시터 형성방법에 관한 것이다. The present invention relates to a method of forming MIM (Metal-Insulator-Metal) capacitor, and more particularly, to a method of forming an MIM capacitor that can improve the process difficulty through a structural change.

현재 아날로그 캐패시터(analog capacitor)는 PIP(Poly-Insulator-Poly) 구조에서 MIM(Metal-Insulator-Metal) 구조로 전환되고 있다. 이것은 RF 대역의 아날로그 회로에 사용되는 캐패시터는 높은 Q(Quality Factor) 값이 요구되는데, 이를 실현하기 위해선 전극재료로서 공핍(Depletion)이 거의 없고, 저항이 낮은 금속 전극의 사용이 필수적이기 때문이다. Analog capacitors (analog capacitors) are being converted from poly-insulator-poly (PIP) structures to metal-insulator-metal (MIM) structures. This is because a capacitor used in an analog circuit in an RF band requires a high Q (Quality Factor) value, because there is little depletion as an electrode material and a low resistance metal electrode is essential to realize this.

이하에서는 상기한 MIM 캐패시터의 종래 형성방법을 도 1a 내지 도 1d를 참조해서 설명하도록 한다. Hereinafter, a conventional method of forming the MIM capacitor will be described with reference to FIGS. 1A to 1D.

먼저, 도 1a에 도시된 바와 같이, 소정의 하지층을 구비한 반도체 기판(10) 상에 하부전극용 제1금속막(11)과 유전체막(12) 및 상부전극용 제2금속막(13)을 차례로 형성한다. First, as shown in FIG. 1A, the first metal film 11 for the lower electrode, the dielectric film 12, and the second metal film 13 for the upper electrode are formed on the semiconductor substrate 10 having a predetermined underlayer. ) In turn.

그런다음, 도 1b에 도시된 바와 같이, 상기 제2금속막과 유전체막을 식각하여 상부전극(13a)을 형성한다. 도면부호 12a는 식각된 유전체막을 나타낸다. Next, as shown in FIG. 1B, the second metal film and the dielectric film are etched to form the upper electrode 13a. Reference numeral 12a denotes an etched dielectric film.

다음으로, 도 1c에 도시된 바와 같이, 공지의 공정을 통해 제1금속막을 패터닝하여 하부전극(11a)을 형성함과 동시에 회로배선(11b)을 형성하고, 이를 통해, MIM 캐패시터(14)를 구성한다. Next, as shown in FIG. 1C, the first metal film is patterned through a known process to form the lower electrode 11a and the circuit wiring 11b, thereby forming the MIM capacitor 14. Configure.

그 다음, 도 1d에 도시된 바와 같이, 상기 단계까지의 기판 결과물 상에 층간절연막(15)을 증착한 후, 공지의 CMP(Chemical Mechanical Polishing) 공정을 통해 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(15)을 식각하여 MIM 캐패시터(14)의 하부전극(11a) 및 상부전극(13a)과 회로배선(11b)을 노출시키는 콘택홀들을 형성하고, 각 콘택홀들 내에 도전물질, 예컨데, 텅스텐을 매립시켜 텅스텐 플러그(16)를 형성한다. 이어서, 상기 층간절연막(15) 상에 공지의 공정에 따라 각 텅스텐 플러그(16)와 개별 콘택되는 금속배선(17)을 형성하여 MIM 캐패시터의 형성을 완성한다.Then, as shown in FIG. 1D, the interlayer insulating film 15 is deposited on the substrate resultant up to this step, and then the surface thereof is planarized through a known chemical mechanical polishing (CMP) process. Then, the interlayer insulating layer 15 is etched to form contact holes exposing the lower electrode 11a and the upper electrode 13a of the MIM capacitor 14 and the circuit wiring 11b, and conducting the conductive holes in the contact holes. A material, such as tungsten, is embedded to form a tungsten plug 16. Subsequently, metal wires 17 which are individually contacted with the tungsten plugs 16 are formed on the interlayer insulating film 15 according to a known process to complete the formation of the MIM capacitor.

그러나, 전술한 바와 같은 종래의 MIM 캐패시터 형성방법은 다음과 같은 문제점이 있다.However, the conventional MIM capacitor formation method as described above has the following problems.

첫째, 전술한 MIM 캐패시터는 최소한 2000Å 이상의 두께를 가지므로, 캐패시터가 형성되지 않는 주변부와 단차를 유발하게 되는 바, 이러한 단차로 인해 층간절연막의 평탄화, 즉, CMP 공정시에 두께 제어의 어려움을 유발한다. First, since the above-described MIM capacitor has a thickness of at least 2000 μs, it causes a step with a peripheral portion where the capacitor is not formed. This step causes flatness of the interlayer insulating film, that is, difficulty in thickness control during the CMP process. do.

둘째, 하부전극과 상부전극을 노출시키기 위한 비아 식각(via etch)시, 서로 다른 깊이의 콘택홀들을 형성해야 하므로, 식각 공정 제어에 어려움을 갖는다. Second, when via etching to expose the lower electrode and the upper electrode, contact holes of different depths must be formed, which makes it difficult to control the etching process.

셋째, 상부전극을 형성하기 위한 식각시, 유전체막의 두께가 얇은 것과 관련해서 식각 타켓 제어(etch target control)에 어려움을 갖는다. 예컨데, 상부전극용 제2금속막이 낮은 식각 균일성과 유전체막에 대한 높은 식각 선택비를 갖지 않으면, 상기 제2금속막과 유전체막에 대한 과소 식각시에는 상부전극용 제2금속막의 잔류물(residue)이 발생되고, 반면, 과도 식각시에는 캐패시터 주변의 반사방지막(도시안됨)이 손상 받아 하부전극을 형성할 때 악영향을 줄 수 있다. Third, when etching to form the upper electrode, it is difficult to etch target control in connection with the thin thickness of the dielectric film. For example, if the second metal film for the upper electrode does not have a low etching uniformity and a high etching selectivity with respect to the dielectric film, the residue of the second metal film for the upper electrode when underetching the second metal film and the dielectric film ), On the other hand, in the case of the excessive etching, the antireflection film (not shown) around the capacitor may be damaged and adversely affect the formation of the lower electrode.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 공정상의 어려움을 개선할 수 있는 MIM 캐패시터 형성방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a MIM capacitor that can solve the above problems and can improve process difficulties.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 한 쌍의 제1금속배선을 형성하는 단계; 상기 제1금속배선들을 덮도록 상기 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 내에 각 제1금속배선과 콘택되는 한 쌍씩의 제1콘택플러그와 제2콘택플러그를 형성하는 단계; 상기 층간절연막 상에 제1금속막과 제1유전체막을 차례로 증착하는 단계; 상기 제1유전체막과 제1금속막을 패터닝하여 상기 제1콘택플러그의 하나와 콘택되는 상부전극과 그 위에 배치되는 제1유전체막의 적층 패턴을 형성하는 단계; 상기 상부전극과 제1유전체막의 적층 패턴 양측벽에 스페이서 형태로 제2유전체막을 형성하는 단계; 상기 제2유전체막이 형성된 기판 결과물 상에 제2금속막을 증착하는 단계; 및 상기 제2금속막을 패터닝하여 상기 제1 및 제2유전체막을 감싸는 형태이면서 상기 제2콘택플러그의 하나와 콘택되는 하부전극을 형성함과 동시에 상기 제1 및 제2콘택플러그의 나머지 하나와 각각 콘택되는 제2금속배선을 형성하는 단계를 포함하는 MIM 캐패시터 형성방법을 제공한다. In order to achieve the above object, the present invention, forming a pair of first metal wiring on a semiconductor substrate; Forming an interlayer insulating film on the substrate to cover the first metal wires; Forming a pair of first contact plugs and a second contact plug in the interlayer insulating layer to contact each first metal wiring; Sequentially depositing a first metal film and a first dielectric film on the interlayer insulating film; Patterning the first dielectric film and the first metal film to form a stacked pattern of an upper electrode contacted with one of the first contact plugs and a first dielectric film disposed thereon; Forming a second dielectric film in a spacer form on both sidewalls of the stacked pattern of the upper electrode and the first dielectric film; Depositing a second metal film on a substrate product on which the second dielectric film is formed; And forming a lower electrode covering the first and second dielectric layers by patterning the second metal layer and contacting one of the second contact plugs, and simultaneously contacting the other ones of the first and second contact plugs, respectively. It provides a method of forming a MIM capacitor comprising the step of forming a second metal wiring.

여기서, 상기 제1 및 제2콘택플러그는 바람직하게 텅스텐 플러그(W-plug)이다. Here, the first and second contact plugs are preferably tungsten plugs (W-plugs).

본 발명에 따르면, MIM 캐패시터를 역 구조(Inverse structure)로 형성함으로써 단차에 기인하는 공정상의 어려움 및 상부전극용 금속막 식각시의 어려움을 해결할 수 있으며, 그래서, MIM 캐패시터의 특성 저하를 방지할 수 있다. According to the present invention, by forming the MIM capacitor in an inverse structure, it is possible to solve the process difficulties due to the step and the difficulty in etching the metal film for the upper electrode, thereby preventing the deterioration of the characteristics of the MIM capacitor. have.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다. 2A to 2D are cross-sectional views illustrating a method of forming a MIM capacitor according to an embodiment of the present invention.

도 2a를 참조하면, 소정의 하지층(도시안됨)을 구비한 반도체 기판(20)을 마련하고, 상기 기판(20) 상에 공지의 공정에 따라 한 쌍의 제1금속배선(21)을 형성한다. 그런다음, 상기 제1금속배선들(21)을 덮도록 기판(20)의 전 영역 상에 층간절연막(22)을 증착하고, CMP 공정을 통해 그 표면을 평탄화시킨다. Referring to FIG. 2A, a semiconductor substrate 20 having a predetermined underlayer (not shown) is provided, and a pair of first metal wirings 21 are formed on the substrate 20 according to a known process. do. Then, the interlayer insulating film 22 is deposited on the entire area of the substrate 20 to cover the first metal wires 21, and the surface thereof is planarized through a CMP process.

다음으로, 상기 층간절연막(22)을 식각하여 각 제1금속배선(21)을 노출시키는 한 쌍씩의 콘택홀을 형성하고, 각 콘택홀 내에 도전물질, 예컨데, 텅스텐을 매립시켜 한 쌍씩의 제1 및 제2텅스텐 플러그(23a, 23b)를 형성한다. 여기서, 상기 제1텅스텐 플러그(23a)의 하나는 후속에서 캐패시터 상부전극과 콘택될 플러그이며, 상기 제2텅스텐 플러그(23b)의 하나는 후속에서 캐패시터 하부전극과 콘택될 플러그이다. Next, the interlayer insulating layer 22 is etched to form a pair of contact holes exposing each first metal wiring 21, and a pair of first holes are embedded by filling a conductive material, for example, tungsten, in each contact hole. And second tungsten plugs 23a and 23b. Here, one of the first tungsten plugs 23a is a plug to be subsequently contacted with a capacitor upper electrode, and one of the second tungsten plugs 23b is a plug to be subsequently contacted with a capacitor lower electrode.

계속해서, 상기 제1 및 제2텅스텐 플러그(23a, 23b)를 포함한 층간절연막 (22) 상에 상부전극용 제1금속막(24)과 제1유전체막(25)를 차례로 증착한다. Subsequently, the first metal film 24 for the upper electrode and the first dielectric film 25 are sequentially deposited on the interlayer insulating film 22 including the first and second tungsten plugs 23a and 23b.

도 2b를 참조하면, 공지의 공정에 따라 제1유전체막과 제1금속막을 패터닝하여 층간절연막(22) 상에 제1텅스텐 플러그(23a)와 콘택되는 상부전극(24a)을 형성한다. 도면부호 25a는 식각된 제1유전체막을 나타낸다. 그런다음, 상기 기판 결과물 상에 제2유전체막(26)을 증착한다. Referring to FIG. 2B, the first dielectric film and the first metal film are patterned according to a known process to form an upper electrode 24a on the interlayer insulating film 22 and in contact with the first tungsten plug 23a. Reference numeral 25a denotes an etched first dielectric film. Then, a second dielectric film 26 is deposited on the substrate resultant.

도 2c를 참조하면, 제2유전체막을 블랭킷(blanket) 식각하여 상기 제2유전체막을 상부전극(24a)과 제1유전체막(25a)의 적층 패턴 측벽에 스페이서 형태로 남긴다. 도면부호 26a는 스페이서 형태의 제2유전체막을 나타낸다. 여기서, 상기 상부전극(24a)은 제1 및 제2유전체막(25a, 26a)에 의해 감싸진 형태가 된다. 다음으로, 상기 제1 및 제2유전체막(25a, 26a)을 포함한 기판 결과물 상에 하부전극용 제2금속막(27)을 증착한다.Referring to FIG. 2C, a blanket dielectric is etched from the second dielectric layer to leave the second dielectric layer in the form of a spacer on sidewalls of the stacked patterns of the upper electrode 24a and the first dielectric layer 25a. Reference numeral 26a denotes a second dielectric film in the form of a spacer. Here, the upper electrode 24a is formed to be surrounded by the first and second dielectric layers 25a and 26a. Next, a second metal film 27 for lower electrodes is deposited on the substrate product including the first and second dielectric films 25a and 26a.

도 2d를 참조하면, 공지의 공정에 따라 상기 제2금속막을 패터닝하여 층간절연막(22) 상에 유전체막(25a, 26a)을 감싸는 형태로 하부전극(27a)을 형성하고, 이 결과로서, 하부전극(27a)과 유전체막(25a, 26a) 및 상부전극(24a)으로 구성되면서 상기 상부전극(26a)이 하부에 배치되고, 그리고, 상기 하부전극(27a)이 상부에 배치된 역 구조(Inverse structure)의 MIM 캐패시터(30)를 형성한다. Referring to FIG. 2D, the second metal film is patterned according to a known process to form the lower electrode 27a on the interlayer insulating film 22 so as to surround the dielectric films 25a and 26a. An inverse structure in which the upper electrode 26a is disposed below the lower electrode 27a and the upper electrode 26a is formed of the electrode 27a, the dielectric films 25a and 26a, and the upper electrode 24a. structure MIM capacitor 30 is formed.

또한, 상기 하부전극(27a)의 형성과 동시에 상기 제1층간절연막(22) 상에 나머지 제1 및 제2텅스텐 플러그(23a, 23b)와 각각 콘택되는 제2금속배선(27b)을 형성한다. 이때, 각 제2금속배선(27b)은 한 쌍의 제1텅스텐 플러그(23a)와 한 쌍의 제2텅스텐 플러그(23b) 및 제1금속배선(21)을 통해 상기 MIM 캐패시터(30)의 상부전극(24a) 및 하부전극(27a)과 각각 콘택된다. In addition, at the same time as the lower electrode 27a is formed, a second metal wiring 27b is formed on the first interlayer insulating layer 22 and contacts the remaining first and second tungsten plugs 23a and 23b, respectively. At this time, each of the second metal wires 27b is connected to the upper portion of the MIM capacitor 30 through a pair of first tungsten plugs 23a, a pair of second tungsten plugs 23b, and a first metal wire 21. It contacts with the electrode 24a and the lower electrode 27a, respectively.

전술한 본 발명의 MIM 캐패시터 형성방법에 따르면, 상부전극이 하부에 배치되도록 형성되기 때문에 상부전극용 금속막에 대한 식각 균일성 및 유전체막과의 식각 선택비 등은 고려하지 않아도 되며, 따라서, 종래 문제점으로 언급된 공정상의 어려움이 해결될 수 있다. According to the above-described MIM capacitor forming method of the present invention, since the upper electrode is formed to be disposed below, the etching uniformity and the etching selectivity with the dielectric film for the upper electrode metal film need not be taken into consideration. The process difficulties mentioned as problems can be solved.

또한, 금속배선은 하부전극에 대해서만 형성하면 되므로, 층간절연막의 균일성을 고려하지 않아도 되고, 아울러, 단차를 고려하지 않아도 되므로, 비아 식각시의 문제점도 해결될 수 있다. In addition, since the metal wirings need only be formed on the lower electrode, the uniformity of the interlayer insulating film need not be taken into account, and the step does not have to be taken into account, so that the problem of the via etching can be solved.

도 3은 본 발명의 다른 실시예에 따라 형성된 MIM 캐패시터를 도시한 단면도로서, 이 실시예에 따르면, 연결배선(36)은 역 구조 MIM 캐패시터(30)의 하부전극 (27a)에 대해서만 상부 텅스텐 플러그(34)를 적용하여 형성할 수 있다. 도면부호 32은 층간절연막을 나타낸다.3 is a cross-sectional view showing a MIM capacitor formed according to another embodiment of the present invention. According to this embodiment, the connection wiring 36 is only connected to the upper tungsten plug for the lower electrode 27a of the reverse structure MIM capacitor 30. FIG. It can be formed by applying (34). Reference numeral 32 denotes an interlayer insulating film.

여기서, 자세하게 설명하지는 않겠지만, 이 실시예에 따른 역 구조 MIM 캐패시터는 이전 실시예의 그것과 비교해서 제2텅스텐 플러그의 형성이 제외되며, 그리고, MIM 캐패시터 형성 후 하부전극과 콘택하는 연결배선 형성 공정이 추가로 진행된다. Here, although not described in detail, the reverse structure MIM capacitor according to this embodiment excludes the formation of the second tungsten plug as compared with that of the previous embodiment, and connects to the lower electrode after forming the MIM capacitor. This proceeds further.

이상에서와 같이, 본 발명은 MIM 캐패시터를 상부전극이 하부에, 그리고, 하부전극이 상부에 배치되는 역 구조로 형성함으로써, 그 형성시에 단차로 인한 공정상의 어려움 등을 해결할 수 있으며, 따라서, 공정 마진(process margin)을 확보할 수 있음은 물론 MIM 캐패시터의 특성을 개선시킬 수 있다. As described above, according to the present invention, the MIM capacitor is formed in an inverted structure in which the upper electrode is disposed below and the lower electrode is disposed above, thereby solving the difficulties in the process due to the step at the time of formation thereof, and thus, The process margin can be secured and the characteristics of the MIM capacitor can be improved.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.

Claims

Forming a pair of first metal interconnections on the semiconductor substrate;

Forming an interlayer insulating film on the substrate to cover the first metal wires;

Forming a pair of first contact plugs and a second contact plug in the interlayer insulating layer to contact each first metal wiring;

Sequentially depositing a first metal film and a first dielectric film on the interlayer insulating film;

Patterning the first dielectric film and the first metal film to form a stacked pattern of an upper electrode contacted with one of the first contact plugs and a first dielectric film disposed thereon;

Forming a second dielectric film in a spacer form on both sidewalls of the stacked pattern of the upper electrode and the first dielectric film;

Depositing a second metal film on a substrate product on which the second dielectric film is formed; And

The second metal layer is patterned to surround the first and second dielectric layers to form a lower electrode in contact with one of the second contact plugs and to be in contact with the other one of the first and second contact plugs, respectively. Forming a second metal wiring;

MIM capacitor forming method comprising a.

The method of claim 1, wherein the first and second contact plugs are tungsten plugs.