KR20050034316A - Method of manufactoring capacitor of semiconductor device - Google Patents
Method of manufactoring capacitor of semiconductor device Download PDFInfo
- Publication number
- KR20050034316A KR20050034316A KR1020030070204A KR20030070204A KR20050034316A KR 20050034316 A KR20050034316 A KR 20050034316A KR 1020030070204 A KR1020030070204 A KR 1020030070204A KR 20030070204 A KR20030070204 A KR 20030070204A KR 20050034316 A KR20050034316 A KR 20050034316A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- opening
- forming
- conductive film
- conductive
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Abstract
MIM(Metal-Insulator-Metal)형 구조를 갖는 커패시터의 공정을 단순화시킬 수 있는 반도체 장치의 커패시터 제조방법에 관한 것이다. 반도체 기판 상에 제1 도전막을 형성하는 단계와 상기 제1 도전막을 패터닝하여 커패시터 영역을 한정하는 단계와 상기 제1 도전막 상에 층간절연막을 형성하는 단계와 상기 층간절연막을 패터닝하여 상기 층간절연막 내에 기준의 제1 개구부와 확장된 제2 개구부를 형성하는 단계와 상기 패턴화된 층간절연막 상과 상기 제1 도전막 상에 제2 도전막을 형성하여 상기 제1 개구부를 매립하면서 상기 제2 개구부를 콘포말하게 덮는 단계와 상기 제2 도전막 상에 유전막을 형성하는 단계와 상기 유전막과 상기 제2 도전막을 평탄화하여 상기 제1 개구부를 매립하는 플러그와 상기 제2 개구부의 프로파일을 따라 측면으로 고립되는 하부전극과 유전막 패턴을 형성하는 단계와 상기 결과물 상에 제3 도전막을 형성하는 단계와 상기 제3 도전막을 패터닝하여 상기 플러그 상에 제3 도전막 패턴과 상기 유전막 패턴의 프로파일을 따라 측면으로 고립되는 상부전극을 형성하는 단계를 구비하는 것이 특징이다. 제1 개구부와 제2 개구부를 동시에 형성하여 공정을 단순화하며, 양 측면의 유전막을 사용하여 커패시턴스를 향상시킨다. The present invention relates to a capacitor manufacturing method of a semiconductor device capable of simplifying a process of a capacitor having a metal-insulator-metal (MIM) type structure. Forming a first conductive film on a semiconductor substrate, defining a capacitor region by patterning the first conductive film, forming an interlayer insulating film on the first conductive film, and patterning the interlayer insulating film in the interlayer insulating film Forming a first opening of the reference and an extended second opening, and forming a second conductive film on the patterned interlayer insulating film and on the first conductive film to fill the first opening, and to form the second opening. Forming a dielectric film on the second conductive film and planarizing the dielectric film and the second conductive film to fill the first opening with the plug and the lower side that is laterally isolated along the profile of the second opening. Forming a dielectric layer pattern with an electrode, forming a third conductive layer on the resultant, and patterning the third conductive layer It is characterized by comprising the step of forming the upper electrode according to the third conductive film pattern and the profile of the dielectric pattern on the lug laterally isolated. The first opening and the second opening are formed simultaneously to simplify the process, and the dielectric films on both sides are used to improve the capacitance.
Description
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 보다 구체적으로는 MIM(Metal-Insulator-Metal)형 구조를 갖는 캐피시터의 공정을 단순화시킬 수 있는 반도체 장치의 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device capable of simplifying a process of a capacitor having a metal-insulator-metal (MIM) type structure.
최근 들어 RF 대역에서 사용되는 혼재 신호 회로(Mixed Signal Circuit)가 실리콘 베이스(Silicon Base)로 제작되는 추세이며, 이러한 회로는 기본적인 수동-레지스터(Passive-Resistor), 커패시터(Capacitor), 인덕터(Inductor)가 사용된다. 이중 커패시터의 경우 RF 대역의 아날로그(Analog)회로에 사용되기 위해선 높은 특성요소(Quality Factor)가 요구되며 이를 실현하기 위해선 전극(Electrode)으로써 감소(Depletion)가 거의 없고 저항이 낮은 메탈 플레이트(Metal Plate) 사용이 필수적이다.Recently, the mixed signal circuit used in the RF band is made of silicon base, which is a basic passive-resistor, capacitor, and inductor. Is used. In the case of the double capacitor, a high quality factor is required to be used in an analog circuit in an RF band, and in order to realize this, an electrode has almost no depletion and a low resistance metal plate as an electrode. Use is essential.
이와 같은 추세에 맞춰 커패시터의 구조를 MIS(Metal Insulator Silicon) 내지 MIM(Metal Insulator Metal)로 변경하여 진행중이며, 그 중에서 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.In line with this trend, the structure of capacitors is being changed from MIS (Metal Insulator Silicon) to MIM (Metal Insulator Metal). Among them, MIM type capacitors have high resistivity and low parasitic capacitance due to depletion. It is mainly used for.
그런데 MIM형 아날로그 커패시터는 다른 반도체 소자와 동시에 구현되어야 하므로 상호 연결배선(interconnection line)인 금속배선을 통해서 반도체소자와 전기적으로 연결되어야 한다. However, since the MIM type analog capacitor must be implemented at the same time as other semiconductor devices, the MIM type analog capacitor must be electrically connected to the semiconductor device through a metal wiring, which is an interconnection line.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 커패시터 제조방법에 대하여 설명하기로 한다.Hereinafter, a method of manufacturing a capacitor of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1f는 종래의 MIM형 구조를 갖는 커패시터 제조방법을 나타낸 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a capacitor having a conventional MIM structure.
도 1a를 참조하면, 반도체 기판(10) 상에 제1 층간절연막(20)을 형성한다. 상기 제1 층간절연막(20)은 실리콘 산화막으로 형성하는 것이 바람직하며, 그 하부에는 트랜지스터의 게이트 패턴을 포함하는 도전 패턴이 배치될 수도 있다. 상기 제1 층간절연막(20) 상에 제1 도전막을 형성한 후 이를 패터닝하여, 소정영역에 하부배선(30) 및 커패시터 하부 전극(40)을 각각 형성한다. 상기 제1 도전막은 텅스텐 또는 알루미늄을 포함하는 금속막인 것이 바람직하다. Referring to FIG. 1A, a first interlayer insulating film 20 is formed on a semiconductor substrate 10. The first interlayer dielectric layer 20 may be formed of a silicon oxide layer, and a conductive pattern including a gate pattern of a transistor may be disposed under the first interlayer dielectric layer 20. A first conductive film is formed on the first interlayer insulating film 20 and then patterned to form a lower wiring 30 and a capacitor lower electrode 40 in predetermined regions, respectively. It is preferable that the said 1st conductive film is a metal film containing tungsten or aluminum.
상기 하부배선(30) 및 상기 커패시터 하부 전극(40)을 포함하는 반도체 기판 전면에 제2 층간절연막을 형성한다. 이후, 상기 제2 층간절연막을 패터닝하여, 상기 커패시터 하부 전극(40)의 상부 면을 노출시키는 제1 개구부(50)를 갖는 제2 층간절연막 패턴(60)을 형성한다. 상기 제1 개구부(50) 형성을 위한 패터닝 공정은, 상기 커패시터 하부 전극(40)에 대해 선택비를 갖는 식각 레서피로 실시하는 이방성 식각 공정을 포함하는 것이 바람직하다. 이때, 상기 하부배선(30) 상부의 상기 제2 층간절연막 (60)은 식각되지 않는 것이 바람직하다. A second interlayer insulating film is formed on the entire surface of the semiconductor substrate including the lower wiring 30 and the capacitor lower electrode 40. Thereafter, the second interlayer insulating layer is patterned to form a second interlayer insulating layer pattern 60 having a first opening 50 exposing the upper surface of the capacitor lower electrode 40. The patterning process for forming the first opening 50 may include an anisotropic etching process performed by an etching recipe having a selectivity with respect to the capacitor lower electrode 40. In this case, it is preferable that the second interlayer insulating layer 60 on the lower wiring 30 is not etched.
다음에, 도 1b를 참조하면, 상기 제2 층간절연막 패턴(60)을 포함하는 반도체 기판 전면에, 커패시터 유전막(70)을 형성한다.Next, referring to FIG. 1B, a capacitor dielectric layer 70 is formed on the entire surface of the semiconductor substrate including the second interlayer insulating layer pattern 60.
상기 커패시터 유전막(70)은 실리콘 산화막 또는 실리콘 질화막 중 적어도 한가지를 포함하는 것이 바람직하다. The capacitor dielectric layer 70 may include at least one of a silicon oxide layer and a silicon nitride layer.
다음에, 도 1c를 참조하면, 상기 커패시터 유전막(70)을 포함하는 반도체 기판 전면에, 상기 하부배선(30) 상부의 상기 커패시터 유전막(70)을 노출시키는 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 커패시터 유전막(70) 및 상기 제2 층간절연막 패턴(60)을 차례로 패터닝함으로써, 상기 하부배선(30)의 상부 면을 노출시키는 제2 개구부(80)를 형성한다. 이후에, 상기 포토레지스트 패턴을 제거한다.Next, referring to FIG. 1C, a photoresist pattern (not shown) is formed on an entire surface of the semiconductor substrate including the capacitor dielectric layer 70 to expose the capacitor dielectric layer 70 on the lower wiring 30. do. The second opening 80 exposing the upper surface of the lower interconnection 30 by sequentially patterning the capacitor dielectric layer 70 and the second interlayer insulating layer pattern 60 using the photoresist pattern as an etching mask. To form. Thereafter, the photoresist pattern is removed.
이때, 상기 제1 개구부(50)의 측벽 및 하부면은 상기 커패시터 유전막(70)으로 덮이는 반면, 상기 제2 개구부(80)의 측벽 및 하부 면은 노출된다. 이는 상기 제1 개구부(50)는 커패시터가 형성될 영역이고, 상기 제2 개구부(80)는 상기 하부배선(40)을 전기적으로 연결하기 위해 형성하는 영역이라는 점에서 발생하는 차이이다.In this case, the sidewalls and the bottom surface of the first opening 50 are covered with the capacitor dielectric layer 70, while the sidewalls and the bottom surface of the second opening 80 are exposed. This is a difference that occurs because the first opening portion 50 is a region where a capacitor is to be formed and the second opening portion 80 is a region which is formed to electrically connect the lower wiring 40.
다음에, 도 1d를 참조하면, 상기 제2 개구부(80)를 포함하는 반도체 기판 전면에, 상기 제1 개구부(50) 및 상기 제2 개구부(80)를 채우는 장벽 금속막(90) 및 제2 도전막(100)을 형성한다. Next, referring to FIG. 1D, a barrier metal film 90 and a second filling the first opening 50 and the second opening 80 on the entire surface of the semiconductor substrate including the second opening 80. The conductive film 100 is formed.
다음에, 도 1e를 참조하면, 상기 제2 도전막(100), 장벽 금속막(90) 및 유전막(70) 순으로 평탄화하여, 상기 제1 개구부 내에 유전막 패턴(110), 장벽 금속막 패턴(120), 커패시터 상부전극(130) 및 제2 개구내에 장벽 금속막 패턴(120) 및 플러그(140)을 형성한다. 이때, 상기 플러그(140)는 상기 제2 개구부(80)를 채우고, 상기 커패시터 상부전극(130)은 상기 제1 개구부(50)를 채운다. 상기 제2 도전막은 텅스텐을 포함하는 금속막인 것이 바람직하다.Next, referring to FIG. 1E, the second conductive film 100, the barrier metal film 90, and the dielectric film 70 are planarized in order, and the dielectric film pattern 110 and the barrier metal film pattern ( 120, the barrier metal film pattern 120 and the plug 140 are formed in the capacitor upper electrode 130 and the second opening. In this case, the plug 140 fills the second opening 80, and the capacitor upper electrode 130 fills the first opening 50. It is preferable that the said 2nd conductive film is a metal film containing tungsten.
다음에, 도 1f를 참조하면, 상기 커패시터 상부전극(130) 및 상기 플러그(140)을 포함하는 반도체 기판 전면에, 제3 도전막을 형성한다. 이후, 상기 제3 도전막을 패터닝하여 상기 커패시터 상부전극(130) 및 상기 플러그(140)에 접속하는 상부 배선(150)을 형성한다. Next, referring to FIG. 1F, a third conductive layer is formed on the entire surface of the semiconductor substrate including the capacitor upper electrode 130 and the plug 140. Thereafter, the third conductive layer is patterned to form an upper interconnection 150 connecting the capacitor upper electrode 130 and the plug 140.
상기와 같은 종래의 반도체 장치의 커패시터의 제조방법에 있어서는 다음과 같은 문제점이 있었다.In the conventional method of manufacturing a capacitor of a semiconductor device as described above, there are the following problems.
첫째, 도 1b를 참조하면, 상기 제2 개구부를 형성할 때 포토레지스트와 유전막이 반응하여 파티클을 발생시킬 수 있다. 둘째, 도 1c를 참조하면, 제2 개구부를 형성하기 위한 사진 및 식각 공정을 수행해야 한다. 셋째, 도 1f를 참조하면, 상기 유전막(70)의 양 측면을 커패시터로 사용하지 못하고 있다.First, referring to FIG. 1B, when forming the second opening, the photoresist and the dielectric layer may react to generate particles. Second, referring to FIG. 1C, a photo and etching process for forming the second openings should be performed. Third, referring to FIG. 1F, both side surfaces of the dielectric layer 70 may not be used as a capacitor.
따라서 본 발명의 목적은 새로운 MIM형 구조를 갖는 커패시터 제조방법을 제공하는 것이다.It is therefore an object of the present invention to provide a method of manufacturing a capacitor having a new MIM type structure.
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 제1 도전막을 형성하는 단계와 상기 제1 도전막을 패터닝하여 커패시터 영역을 한정하는 단계와 상기 제1 도전막 상에 층간절연막을 형성하는 단계와 상기 층간절연막을 패터닝하여 상기 층간절연막 내에 기준의 제1 개구부와 확장된 제2 개구부를 형성하는 단계와 상기 패턴화된 층간절연막 상과 상기 제1 도전막 상에 제2 도전막을 형성하여 상기 제1 개구부를 매립하면서 상기 제2 개구부를 콘포말하게 덮는 단계와 상기 제2 도전막 상에 유전막을 형성하는 단계와 상기 유전막과 상기 제2 도전막을 평탄화하여 상기 제1 개구부를 매립하는 플러그와 상기 제2 개구부의 프로파일을 따라 측면으로 고립되는 하부전극과 유전막 패턴을 형성하는 단계와 상기 결과물 상에 제3 도전막을 형성하는 단계와 상기 제3 도전막을 패터닝하여 상기 플러그 상에 제3 도전막 패턴과 상기 유전막 패턴의 프로파일을 따라 측면으로 고립되는 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공하는 것이다.According to an aspect of the present invention, there is provided a method of forming a first conductive film on a semiconductor substrate, defining a capacitor region by patterning the first conductive film, and forming an interlayer insulating film on the first conductive film. Patterning the interlayer insulating film to form a reference first opening and an extended second opening in the interlayer insulating film; and forming a second conductive film on the patterned interlayer insulating film and on the first conductive film to form the first opening. Conformally covering the second openings while filling the gaps, forming a dielectric film on the second conductive film, and planarizing the dielectric film and the second conductive film to fill the first openings and the second openings. Forming a lower electrode and a dielectric layer pattern that are laterally isolated along a profile of and forming a third conductive layer on the resultant And patterning the third conductive layer to form an upper electrode on the plug, the upper electrode being laterally isolated along the profile of the third conductive layer pattern and the dielectric layer pattern. will be.
이하, 본 발명의 바람직한 실시예를 첨부하는 도면을 참조하여 상세하게 설명한다. Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.
도 2a 내지 2f는 본 발명의 실시예에 따른 MIM형 구조를 갖는 커패시터 제조방법을 나타낸 공정 단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a capacitor having a MIM structure according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(200) 상에 제1 층간절연막(210)을 형성한다. 상기 제1 층간절연막(210)은 실리콘 산화막으로 형성하는 것이 바람직하며, 그 하부에는 트랜지스터의 게이트 패턴을 포함하는 도전 패턴이 배치될 수도 있다. 상기 제1 층간절연막(210) 상에 제1 도전막을 형성한 후 이를 패터닝하여, 커패시터 영역을 한정하는 제1 도전막 패턴(220)과 하부배선용 제2 도전막 패턴(230)을 형성한다. 상기 제1 도전막은 텅스텐 또는 알루미늄을 포함하는 금속막인 것이 바람직하다. Referring to FIG. 2A, a first interlayer insulating layer 210 is formed on the semiconductor substrate 200. The first interlayer dielectric layer 210 may be formed of a silicon oxide layer, and a conductive pattern including a gate pattern of a transistor may be disposed under the first interlayer dielectric layer 210. A first conductive layer is formed on the first interlayer insulating layer 210 and then patterned to form a first conductive layer pattern 220 defining a capacitor region and a second conductive layer pattern 230 for lower wiring. It is preferable that the said 1st conductive film is a metal film containing tungsten or aluminum.
다음에, 도2b를 참조하면, 상기 제1 도전막 패턴(220)과 제2 도전막 패턴(230)을 포함하는 반도체 기판 전면에 제2 층간절연막을 형성한다. 이후, 상기 제2 층간절연막을 패터닝하여, 상기 제1 도전막 패턴(220)을 노출시키는 기준의 제1 개구부(240)와 상기 제2 도전막 패턴을 노출시키는 확장된 제2 개구부(250)를 갖는 제2 층간절연막 패턴(260)을 형성한다. Next, referring to FIG. 2B, a second interlayer insulating film is formed over the semiconductor substrate including the first conductive film pattern 220 and the second conductive film pattern 230. Subsequently, the second interlayer insulating layer is patterned so that the first opening 240 of the reference exposing the first conductive film pattern 220 and the extended second opening 250 exposing the second conductive film pattern are formed. A second interlayer insulating film pattern 260 having the same is formed.
상기 제1 개구부(240) 및 상기 제2 개구부(250)를 위한 패터닝 공정은, 상기 제1 도전막에 대해 선택비를 갖는 식각 레서피로 실시하는 이방성 식각 공정을 포함하는 것이 바람직하다. The patterning process for the first openings 240 and the second openings 250 preferably includes an anisotropic etching process performed by an etching recipe having a selectivity with respect to the first conductive layer.
다음에, 도 2c를 참조하면, 상기 제2 층간절연막 패턴(260)을 포함하는 반도체 기판 전면에, 장벽 금속막(270), 제2 도전막(280) 및 유전막(290)을 형성한다. 상기 장벽 금속막(270)은 상기 제1 개구부(240)를 매립하면서 상기 제2 개구부(250)를 콘포말하게 덮는다. 그리고 상기 장벽 금속막(270) 상부에 상기 제2 도전막(280) 및 상기 유전막(290)을 증착한다.Next, referring to FIG. 2C, a barrier metal film 270, a second conductive film 280, and a dielectric film 290 are formed over the semiconductor substrate including the second interlayer insulating film pattern 260. The barrier metal layer 270 conformally covers the second opening 250 while filling the first opening 240. The second conductive layer 280 and the dielectric layer 290 are deposited on the barrier metal layer 270.
상기 장벽 금속막(270)은 TiN을 사용하는 것이 바람직하다. 그리고 상기 제2 도전막(280)은 W(Tungsten, 텅스텐)을 사용하는 것이 바람직하다. 그리고 상기 유전막(290)은 실리콘 산화막 또는 실리콘 질화막 중 적어도 한가지를 포함하는 것이 바람직하며, 상기 유전막(290)의 두께는 500Å내지 1000Å까지 사용할 수 있으나, 바람직하게는 700Å을 사용한다. 상기 유전막(290)의 두께를 사용하는 것은 상기 500Å 미만에서는 공정 제어가 어렵고, 상기 1001Å 이상에서는 커패시턴스를 맞추지 못하기 때문이다. The barrier metal layer 270 may be formed of TiN. In addition, the second conductive layer 280 may preferably use W (Tungsten, tungsten). The dielectric film 290 may include at least one of a silicon oxide film and a silicon nitride film, and the thickness of the dielectric film 290 may be 500 kW to 1000 kW, but preferably 700 kW. The use of the thickness of the dielectric film 290 is difficult to control the process below 500 mW, and the capacitance cannot be matched to 100 mW or more.
다음에, 도 2d를 참조하면, 상기 유전막(290), 제2 도전막(280) 및 장벽 금속막(270)을 평탄화하여, 상기 제1 개구부(240) 내에 장벽 금속막 패턴(300) 및 플러그(310)를 형성하면서 상기 제2 개구부(250)의 프로파일을 따라 측면으로 고립되는 장벽 금속막 패턴(300), 하부전극(320) 및 유전막 패턴(330)을 형성한다. Next, referring to FIG. 2D, the dielectric layer 290, the second conductive layer 280, and the barrier metal layer 270 are planarized to form a barrier metal layer pattern 300 and a plug in the first opening 240. A barrier metal layer pattern 300, a lower electrode 320, and a dielectric layer pattern 330 are formed to form sidewalls 310, which are laterally isolated along the profile of the second opening 250.
다음에 도 2e를 참조하면, 상기 결과물 상에 제3 도전막(340)을 형성한다. 상기 제3 도전막(340)은 텅스텐 또는 알루미늄을 포함하는 금속막 인 것이 바람직하다.Next, referring to FIG. 2E, a third conductive film 340 is formed on the resultant product. The third conductive film 340 is preferably a metal film containing tungsten or aluminum.
다음에 도2f를 참조하면, 상기 제3 도전막(340)을 노출시키는 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 제3 도전막(340)을 식각하여, 상기 플러그(320) 상에 상부 배선용 제3 도전막 패턴(350)을 형성하면서 상기 유전막 패턴(330)의 프로파일을 따라 측면으로 고립되는 상부전극(360)를 형성한다. 이후에, 상기 포토레지스트 패턴을 제거한다.Next, referring to FIG. 2F, a photoresist pattern (not shown) exposing the third conductive layer 340 is formed. By using the photoresist pattern as an etching mask, the third conductive layer 340 is etched to form a third conductive layer pattern 350 for upper wiring on the plug 320, thereby forming the dielectric layer pattern 330. The upper electrode 360 is formed to be laterally isolated along the profile. Thereafter, the photoresist pattern is removed.
이로써, 본 발명의 실시예에 따른 반도체 장치의 커패시터 제조방법은 포토레지스트와 유전막의 반응에 의하여 발생하는 파티클을 방지할 수 있고, 제1 개구부와 제2 개구부를 동시에 형성하여 공정 단순화를 이루며, 양 측면의 유전막을 사용하여 커패시턴스를 향상시킨다.As a result, the capacitor manufacturing method of the semiconductor device according to the embodiment of the present invention can prevent particles generated by the reaction of the photoresist and the dielectric film, and simultaneously form the first opening and the second opening to simplify the process. Lateral dielectric films are used to improve capacitance.
본 발명의 실시예에 따른 반도체 장치의 커패시터 제조방법은 포토레지스트와 유전막의 반응에 의하여 발생하는 파티클을 방지할 수 있고, 제1 개구부와 제2 개구부를 동시에 형성하여 공정 단순화를 이루며, 양 측면의 유전막을 사용하여 커패시턴스를 향상시킨다. The capacitor manufacturing method of the semiconductor device according to the embodiment of the present invention can prevent particles generated by the reaction of the photoresist and the dielectric film, and simultaneously form the first opening and the second opening to simplify the process, Dielectric films are used to improve capacitance.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
도 1a 내지 도 1f는 종래의 MIM형 구조를 갖는 커패시터 제조방법을 나타낸 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a capacitor having a conventional MIM structure.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 MIM형 구조를 갖는 커패시터 제조방법을 나타낸 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a capacitor having a MIM structure according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 200 : 반도체 기판 20, 210 : 제1 층간절연막 10, 200: semiconductor substrate 20, 210: first interlayer insulating film
30 : 하부배선 40, 320 : 하부전극30: lower wiring 40, 320: lower electrode
50, 240 : 제1 개구부 60, 260 : 제2 층간절연막 패턴50, 240: first openings 60, 260: second interlayer insulating film pattern
70, 290 : 유전막 80, 250 : 제2 개구부70, 290: dielectric film 80, 250: second opening
90, 270 : 장벽 금속막 100, 280 : 제2 도전막 90, 270: barrier metal film 100, 280: second conductive film
110, 330 : 유전막 패턴 120, 300 : 장벽 금속막 패턴110, 330: dielectric film pattern 120, 300: barrier metal film pattern
130, 360 : 상부전극 140, 310 : 플러그130, 360: upper electrode 140, 310: plug
150, 350 : 상부 배선 220 : 제1 도전막 패턴150 and 350: upper wiring 220: first conductive film pattern
230 : 제2 도전막 패턴 340 : 제3 도전막 230: second conductive film pattern 340: third conductive film
350 : 제3 도전막 패턴 360 : 상부전극350: third conductive film pattern 360: upper electrode
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030070204A KR20050034316A (en) | 2003-10-09 | 2003-10-09 | Method of manufactoring capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030070204A KR20050034316A (en) | 2003-10-09 | 2003-10-09 | Method of manufactoring capacitor of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050034316A true KR20050034316A (en) | 2005-04-14 |
Family
ID=37238215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030070204A KR20050034316A (en) | 2003-10-09 | 2003-10-09 | Method of manufactoring capacitor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050034316A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685616B1 (en) * | 2004-05-20 | 2007-02-22 | 매그나칩 반도체 유한회사 | Method for manufacturing a semiconductor device |
-
2003
- 2003-10-09 KR KR1020030070204A patent/KR20050034316A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685616B1 (en) * | 2004-05-20 | 2007-02-22 | 매그나칩 반도체 유한회사 | Method for manufacturing a semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7763926B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
| KR100480641B1 (en) | Metal-Insulator-Metal capacitor having high capacitance, integrated circuit chip having the same and method for manufacturing the same | |
| KR100564626B1 (en) | Metal-insulator-metal capacitors having high capacitance and method for manufacturing the same | |
| KR100572829B1 (en) | Method of fabricating semiconductor device with MIM capacitor | |
| KR100267093B1 (en) | Thin-film capacitor and manufacturing method thereof | |
| US20070158714A1 (en) | One-mask high-k metal-insulator-metal capacitor integration in copper back-end-of-line processing | |
| KR20050071149A (en) | Method of manufacturing semiconductor device with mim capacitor | |
| US6284619B1 (en) | Integration scheme for multilevel metallization structures | |
| US6159791A (en) | Fabrication method of capacitor | |
| US7018903B2 (en) | Method of forming semiconductor device with capacitor | |
| KR20040008432A (en) | Method for forming the capacitor of Metal-Insulator-Metal structure | |
| KR20050034316A (en) | Method of manufactoring capacitor of semiconductor device | |
| KR100705257B1 (en) | Semiconductor device and manufacturing method thereof | |
| US20050266633A1 (en) | Method for fabricating capacitor | |
| US20070145599A1 (en) | Metal-insulator-metal (MIM) capacitor and methods of manufacturing the same | |
| KR100569571B1 (en) | Method for manufacturing semiconductor device | |
| US20230395649A1 (en) | Metal-insulator-metal (mim) capacitor module | |
| KR100607662B1 (en) | Method for forming metal insulator metal capacitor | |
| KR100444773B1 (en) | Method for forming of semiconductor device | |
| KR100322882B1 (en) | Method for fabricating a MML including an antifuse with three electrodes in a semiconductor device | |
| KR100967204B1 (en) | Method for manufacturing capacitor of semiconductor device | |
| KR100772074B1 (en) | Method for manufacturing of capacitor of semiconductor device | |
| KR20020085578A (en) | Method for forming a metal insulator metal type capacitor | |
| KR19990061344A (en) | Method of manufacturing metal-insulating film-metal capacitor | |
| KR100842471B1 (en) | A method for forming a mim capacitor in a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |