KR100302188B1 - Method for fabricating non-volatile semiconductor device - Google Patents
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Abstract
Description
본 발명은 비휘발성 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 플래쉬 메모리가 내장된 복합 칩 구현시, 전압이나 온도 변화에 관계없이 안정된 특성의 저항과 커패시터를 구현할 수 있도록 한 비휘발성 반도체 소자 제조방법에 관한 것이다.The present invention relates to a nonvolatile semiconductor device and a method of manufacturing the same. More particularly, in the implementation of a composite chip with a built-in flash memory, a nonvolatile semiconductor capable of realizing stable resistors and capacitors regardless of voltage or temperature changes. It relates to a device manufacturing method.
최근, 반도체 제조 기술 및 반도체를 이용한 전자제품의 응용분야가 확대됨에 따라 다양한 단일 소자를 하나의 칩 내에 구현시켜 여러 가지의 기능을 수행하도록 하는 복합 반도체 칩의 필요성이 커지고 있다.In recent years, as semiconductor application technology and application fields of electronic products using semiconductors have been expanded, the necessity of a composite semiconductor chip for implementing various functions by implementing various single devices in one chip is increasing.
이와 같이 메모리 칩의 기능과 마이크로컨트롤러(microcontrollar) 혹은 응용 목적에 따라 특정한 기능을 수행하는 컨트롤러(controllar)의 기능을 하나의 반도체 칩 내에 구현할 경우, 반도체 칩의 생산원가 절감 및 부피 축소와 함께 이를 이용한 응용제품의 제조원가 절감 및 성능 향상 등을 꾀할 수 있어, 현재는 이에 대한 연구 개발이 점차 일반화되는 추세에 놓여있다.As such, when a memory chip function and a microcontroller or a controller function that performs a specific function according to an application purpose are implemented in a single semiconductor chip, the semiconductor chip may be used together with a reduction in production cost and volume reduction. As a result, manufacturing cost reduction and performance improvement of application products can be attempted, and research and development on this is gradually becoming common.
이러한 복합적인 기능을 하나의 칩 내에 구현하기 위해서는 소자 제조시 메모리 셀, 트랜지스터, 다이오드와 같은 능동소자뿐만 아니라 저항이나 커패시터와 같은 수동소자의 제조 기술 또한 매우 중요하다.In order to implement such a complex function in a single chip, the manufacturing technology of passive devices such as resistors and capacitors, as well as active devices such as memory cells, transistors, and diodes, is very important when manufacturing devices.
이는 ADC(Analog to Digital Converter)나 비교기(comparator) 또는 연산 증폭기(operator-amplifier) 등과 같은 아날로그 회로 구현시, 매우 정밀한 전압값이나 전류값 제어가 요구되므로, 정밀한 전압값이나 전류값 공급과 직접적으로 관련되는 저항체나 커패시터가 입력 전압이나 외부 온도등에 민감한 특성을 갖는다면 정밀한 제품의 설계가 불가능해지기 때문이다.This requires precise control of voltage or current values when implementing analog circuits such as analog-to-digital converters (ADCs), comparators, or operator-amplifiers. If the relevant resistor or capacitor is sensitive to input voltage or external temperature, it is impossible to design a precise product.
따라서, 외부 온도나 입력 전압의 변화에 관계없이 안정된 특성을 갖는 저항과 커패시터를 제조하는 기술은 복합 반도체 칩 구현시 매우 필수적이고 중요한 기술로 평가되고 있다.Therefore, a technique of manufacturing a resistor and a capacitor having a stable characteristic regardless of a change in external temperature or an input voltage is evaluated as a very essential and important technique when implementing a composite semiconductor chip.
이러한 이유로 인해, 복합 칩의 비휘발성 메모리 셀 제조시에는 통상 저항이나 커패시터와 같은 단일 소자를 구현하지 않고 있다. 그러나, 저항이나 커패시터와 같은 단일 소자의 구현없이 복합 칩을 제조할 경우에는 그렇지 않은 경우보다 플래쉬 메모리 셀의 동작 특성이 떨어질 뿐 아니라 고속동작이 불가능하다는 등의 단점이 발생하게 된다.For this reason, non-volatile memory cells of a composite chip typically do not implement a single device such as a resistor or a capacitor. However, when a composite chip is manufactured without the implementation of a single device such as a resistor or a capacitor, there are disadvantages in that the flash memory cell has not only a deterioration of operation characteristics but also high speed operation is impossible.
이를 개선하기 위하여, 최근에는 반도체 직접회로에서 흔히 사용하는 고농도의 불순물 영역(예컨대, n+ 또는 p+ 활성영역)을 사용한 저항체와 모스 제조시 사용되는 MIM(metal/interlayer/metal) 구조(예컨대, 스택(stact)형이나 트랜치(trench)형, 핀(pin)형 및 원통(cylinder)형 등)의 커패시터를 그대로 플래쉬 메모리가 내장된 복합 반도체 칩 제조에 적용시킨 기술이 제안된 바 있다.In order to improve this, in recent years, resistors using a high concentration of impurity regions (eg, n + or p + active regions) commonly used in semiconductor integrated circuits, and metal / interlayer / metal (MIM) structures (eg, stacks) used in manufacturing MOS A technique in which a capacitor of stact type, trench type, pin type and cylinder type, etc., is applied to manufacturing a semiconductor chip having a built-in flash memory as it has been proposed.
그러나, 이와 같이 직접회로에서 흔히 사용되는 저항체와 커패시터를 그대로 플래쉬 메모리가 내장된 복합 칩에 적용할 경우에는 저항 형성시의 공정 변수가 큰 관계로 인해 메모리 셀의 저항값이 불균일하게 되어 저항체와 커패시터가 입력 전압이나 외부 온도 변화에 민감한 특성을 가지게 되므로, 정밀한 반도체 제품의 설계가 어려워 비휘발성 반도체 소자의 전체적인 동작 특성이 저하되는 단점이 발생하게 된다.However, when the resistors and capacitors commonly used in integrated circuits are applied to a composite chip with a built-in flash memory, the resistance values of the memory cells are uneven due to the large process variables in forming resistors. Has a characteristic that is sensitive to changes in input voltage or external temperature, it is difficult to design a precise semiconductor product has a disadvantage that the overall operating characteristics of the nonvolatile semiconductor device is degraded.
이에 본 발명의 목적은, 플래쉬 메모리가 내장된 복합 칩 구현시, 상기 플래쉬 메모리 셀 제조 공정에 수반되어 저항과 커패시터가 함께 형성되도록 공정 진행을 변경하므로써, 기존대비 안정된 저항값과 정전용량을 확보할 수 있도록 하여 반도체 소자의 전체적인 동작 특성을 향상시킬 수 있도록 한 비휘발성 반도체 소자제조방법을 제공함에 있다.Therefore, an object of the present invention, when implementing a complex chip with a built-in flash memory, by changing the process to form a resistor and a capacitor to accompany the flash memory cell manufacturing process, to ensure a stable resistance value and capacitance compared to the conventional The present invention provides a method of manufacturing a nonvolatile semiconductor device, which enables to improve overall operating characteristics of a semiconductor device.
도 1 내지 도 11는 본 발명의 제 1 실시예에 의한 비휘발성 반도체 소자 제조방법을 도시한 공정수순도,1 to 11 are process flowcharts illustrating a method of manufacturing a nonvolatile semiconductor device according to a first embodiment of the present invention;
도 12 내지 도 18은 본 발명의 제 2 실시예에 의한 비휘발성 반도체 소자 제조방법을 도시한 공정수순도이다.12 to 18 are process flowcharts illustrating a method of manufacturing a nonvolatile semiconductor device according to a second embodiment of the present invention.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시예에서는, 메모리 셀 형성부와 주변회로부가 정의된 반도체 기판 상에, 제 1 도전성막과 산화방지막을 순차적으로 형성하는 공정과, 상기 메모리 셀 형성부의 제 1 도전성막 표면이 소정 부분 노출되도록 산화방지막을 식각하는 공정과, 상기 산화방지막을 마스크로 이용한 산화 공정으로 메모리 셀 형성부에 아이솔레이션 절연막을 형성하고, 상기 산화방지막을 제거하는 공정과, 상기 아이솔레이션 절연막을 포함한 상기 제 1 도전성막상에 유전막을 형성하는 공정과, 상기 유전막 상의 주변회로부에 저항 형성부와 커패시터 형성부를 한정하는 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 이용하여 유전막을 식각하는 공정과, 상기 감광막 패턴과 상기 아이솔레이션 절연막을 마스크로 이용하여 상기 제 1 도전성막을 시각하여, 플로우팅 게이트와 상측부에 상기 유전막이 형성되어 있는 저항 라인 및 제 1 전극 단자를 동시에 형성하고, 상기 감광막 패턴을 제거하는 공정과, 상기 아이솔레이션 절연막의 양 에지부와 상기 플로우팅 게이트의 측벽을 포함한 상기 기판 상의 소정 부분과 상기 저항 라인의 측벽 및 상기 제 1 전극 단자의 측벽에 절연막을 형성하고, 상기 결과물 전면에 제 2 도전성막을 형성하는 공정과, 상기 제 2 도전성막 상의 메모리 셀 형성부와 주변회로부 소정 부분에 전극 형성부와 커패시터 형성부를 한정하는 감광막 패턴을 형성하는 공정 및, 상기 감광막 패턴을 마스크로 이용하여 상기 제 2 도 전성막을 식각하여 컨트롤 게이트와 제 2 전극 단자를 동시에 형성하고, 상기 감광막 패턴을 제거하는 공정으로 이루어진 비휘발성 반도체 소자가 제공된다.In order to achieve the above object, in the first embodiment of the present invention, a process of sequentially forming a first conductive film and an anti-oxidation film on a semiconductor substrate on which a memory cell forming portion and a peripheral circuit portion are defined, and the memory cell forming portion Etching an oxide film so as to expose a predetermined portion of the surface of the first conductive film, forming an isolation insulating film on a memory cell forming portion by an oxidation process using the antioxidant film as a mask, and removing the antioxidant film; Forming a dielectric film on the first conductive film including an insulating film, forming a photosensitive film pattern defining a resistor forming part and a capacitor forming part in a peripheral circuit portion on the dielectric film, and etching the dielectric film using the photosensitive film pattern as a mask And masking the photosensitive film pattern and the isolation insulating film. Forming a resistive line and a first electrode terminal at which the dielectric film is formed on the floating gate and the upper side by removing the photoresist pattern at the same time by visualizing the first conductive film, and the both edges of the isolation insulating film. Forming an insulating film on a predetermined portion on the substrate including a portion and a sidewall of the floating gate, a sidewall of the resistance line, and a sidewall of the first electrode terminal, and forming a second conductive film on the entire surface of the resultant; Forming a photoresist pattern defining an electrode formation portion and a capacitor formation portion in a predetermined portion of the memory cell forming portion and the peripheral circuit portion on the conductive layer; and etching the second conductive layer using the photosensitive film pattern as a mask to control the gate and the control gate; Forming a second electrode terminal at the same time and removing the photoresist pattern Gin is provided a non-volatile semiconductor device.
상기 목적을 달성하기 위하여 본 발명의 제 2 실시예에서는, 메모리 셀 형성부와 주변회로부가 정의된 반도체 기판 상에, 제 1 도전성막과 산화방지막을 순차적으로 형성하는 공정과, 상기 메모리 셀 형성부의 제 1 도전성막 표면이 소정 부분 노출되도록 산화방지막을 식각하는 공정과, 상기 산화방지막을 마스크로 이용한 산화 공정으로 메모리 셀 형성부에 아이솔레이션 절연막을 형성하고, 상기 산화방지막을 제거하는 공정과, 상기 제 1 도전성막 상의 주변회로부에 저항 형성부와 커패시터 형성부를 한정하는 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴과 상기 아이솔레이션 절연막을 마스크로 이용하여 제 1 도전성막을 식각하여, 플로우팅 게이트와 저항 라인 및 제 1 전극 단자를 동시에 형성하고, 상기 감광막 패턴을 제거하는 공정과, 상기 아이솔레이션 절연막의 양 에지부와 상기 플로우팅 게이트의 측벽을 포함한 상기 기판 상의 소정 부분과 상기 저항 라인의 전 표면 및 상기 제 1 전극 단자의 전 표면에 절연막을 형성하고, 상기 결과를 전면에 제 2 도전성막을 형성하는 공정과, 상기 제 2 도전성막 상의 메모리 셀 형성부와 주변회로부 소정 부분에 전극 형성부와 커패시터 형성부를 한정하는 감광막 패턴을 형성하는 공정 및, 상기 감광막 패턴을 마스크로 이용하여 상기 제 2 도전성막을 식각하여 컨트롤 게이트와 제 2 전극 단자를 동시에 형성하고, 상기 감광막 패턴을 제거하는 공정으로 이루어진 비휘발성 반도체 소자가 제공된다.In order to achieve the above object, in the second embodiment of the present invention, a process of sequentially forming a first conductive film and an anti-oxidation film on a semiconductor substrate on which a memory cell forming portion and a peripheral circuit portion are defined, and the memory cell forming portion Etching an oxide film so as to expose a predetermined portion of the surface of the first conductive film, forming an isolation insulating film on a memory cell forming portion by an oxidation process using the antioxidant film as a mask, and removing the antioxidant film; Forming a photosensitive film pattern defining a resistor forming portion and a capacitor forming portion in a peripheral circuit portion on the conductive film, etching the first conductive film using the photosensitive film pattern and the isolation insulating film as a mask, and forming a floating gate and a resistance line; Simultaneously forming a first electrode terminal and removing the photosensitive film pattern; An insulating film is formed on a predetermined portion of the substrate including both edge portions of the isolation insulating film and sidewalls of the floating gate, the entire surface of the resistance line, and the entire surface of the first electrode terminal, and the result is second conductive on the entire surface. Forming a film, forming a photosensitive film pattern defining an electrode forming part and a capacitor forming part in a predetermined portion of the memory cell forming part and the peripheral circuit part on the second conductive film, and using the photosensitive film pattern as a mask; There is provided a nonvolatile semiconductor device comprising a process of etching a conductive film to simultaneously form a control gate and a second electrode terminal and removing the photosensitive film pattern.
상기와 같이 반도체 소자를 제조할 경우, 비휘발성 메모리 셀 제조 공정에 수반되어 저항과 커패시터가 함께 형성되므로, 저항이나 커패시터 형성시의 공정 변수를 기존대비 줄일 수 있게 될 뿐 아니라 이로 인해 외부 온도나 입력 전압의 변화에 의해 이들 특성이 저하되는 것 또한 막을 수 있게 된다.In the case of manufacturing the semiconductor device as described above, since the resistor and the capacitor are formed together with the nonvolatile memory cell manufacturing process, not only can the process variables when forming the resistor or the capacitor be reduced, but also the external temperature or input It is also possible to prevent these characteristics from being lowered due to the change in voltage.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
본 발명은 외부 온도나 입력 전압의 변화에 상관없이 안정적인 저항값과 정전용량을 가지도록 구성된 저항과 커패시터를 복합 칩 내의 비휘발성 메모리 셀 제조시에 한꺼번에 형성해 주므로써 정밀한 제품의 설계가 가능하도록 하는데 주안점을 둔 기술이다.The present invention provides a precise product design by forming a resistor and a capacitor configured to have a stable resistance value and capacitance regardless of the change in the external temperature or input voltage at the time of manufacturing a nonvolatile memory cell in the composite chip. Technology.
이 경우, 비휘발성 메모리가 내장된 칩을 구동하는데 필요한 저항은 비휘발성 메모리 셀의 플로우팅 게이트를 이루는 폴리실리콘으로 구현하고, 커패시터는 상기 메모리 셀의 플로우팅 게이트용 폴리실리콘과 컨트롤 게이트용 폴리실리콘을 양 전극 단자로 하여 그 사이에 별도로 형성된 유전막(예컨대, ONO 구조의 절연막이나 산화막 재질의 절연막)이 놓여지는 구조를 가지도록 구현하였다.In this case, the resistor required to drive the chip containing the nonvolatile memory is implemented by polysilicon forming the floating gate of the nonvolatile memory cell, and the capacitor is a polysilicon for the floating gate of the memory cell and a polysilicon for the control gate. Is implemented to have a structure in which a dielectric film (for example, an insulating film having an ONO structure or an insulating film having an oxide material) is formed therebetween.
이를 도 1 내지 도 18에 제시된 도면을 참조하여 구체적으로 살펴보면 다음과 같다. 여기서, 도 1 내지 도 11은 본 발명의 제 1 실시예에 의한 비휘발성 반도체 소자 제조방법을 도시한 공정수순도를 나타내고, 도 12 내지 도 18은 본 발명의 제 2 실시예에 의한 비휘발성 반도체 소자 제조방법을 도시한 공정수순도를 나타낸다. 상기 도면상에서 참조부호 a로 표시된 부분은 상기 소자의 비휘발성 메모리 셀 형성부를 나타내고, 참조부호 b로 표시된 부분은 상기 소자의 저항 형성부를 나타내며, 참조부호 c로 표시된 부분은 상기 소자의 커패시터 형성부를 나타낸다.This will be described in detail with reference to the drawings shown in FIGS. 1 to 18. 1 to 11 illustrate a process flow diagram illustrating a method of manufacturing a nonvolatile semiconductor device according to a first embodiment of the present invention, and FIGS. 12 to 18 illustrate a nonvolatile semiconductor according to a second embodiment of the present invention. Process purity showing the device manufacturing method is shown. In the drawing, a portion denoted by reference numeral a denotes a nonvolatile memory cell forming portion of the device, a portion denoted by b denotes a resistance forming portion of the device, and a portion denoted by reference numeral c denotes a capacitor forming portion of the device. .
먼저, 제 1 실시예부터 살펴본다. 여기서는 편의상, 상기 공정을 크게 제 11 단계로 구분하여 설명한다.First, the first embodiment will be described. For convenience, the process is divided into eleventh steps and described.
제 1 단계로서, 도 1에 도시된 바와 같이 반도체 기판(100) 상의 소정 부분에 필드 산화막(102)을 형성하여 주변회로부(저항 형성부(b) 및 커패시터 형성부(c))와 메모리 셀 형성부(a)를 정의해 준 다음, 기판(100) 상의 메모리 셀 형성부에만 선택적으로 게이트 절연막(104)을 형성한다.As a first step, as shown in FIG. 1, a field oxide film 102 is formed on a predetermined portion of the semiconductor substrate 100 to form peripheral circuit portions (resistance forming portion b and capacitor forming portion c) and memory cells. After the portion (a) is defined, the gate insulating film 104 is selectively formed only in the memory cell forming portion on the substrate 100.
제 2 단계로서, 도 2에 도시된 바와 같이 게이트 절연막(104)과 필드 산화막(102) 상에 폴리실리콘 재질의 제 1 도전성막(106)과 질화막 재질의 산화방지막(108)을 순차적으로 형성한다. 이때, 제 1 도전성막(106)은 1000 ~ 2000 Å의 두께로 형성된다. 제 3 단계로서, 도 3에 도시된 바와 같이 산화방지막(108) 전면에 감광막을 형성하고, 메모리 셀 형성부의 산화방지막(108) 표면이 특정 부분 노출되도록 이를 선택식각하여 감과막 패턴(110)을 형성한 다음, 이를 마스크로 이용하여 산화방지막(1080을 건식식각한다. 이때, 저항 형성부(b)나 커패시터 형성부(c)의 산화방지막(108)은 감광막 패턴(110)에 의해 보호되므로 식각되지 않는다.As a second step, as shown in FIG. 2, the first conductive film 106 made of polysilicon and the antioxidant film 108 made of nitride are sequentially formed on the gate insulating film 104 and the field oxide film 102. . At this time, the first conductive film 106 is formed to a thickness of 1000 ~ 2000 kPa. As a third step, as shown in FIG. 3, a photoresist film is formed on the entire surface of the antioxidant film 108, and the photoresist pattern 110 is selectively etched to expose a specific portion of the surface of the antioxidant film 108 of the memory cell formation portion. After the formation, the anti-oxidation film 1080 is dry etched using the mask as a mask. At this time, since the anti-oxidation film 108 of the resistance forming part b or the capacitor forming part c is protected by the photoresist pattern 110, the etching is performed. It doesn't work.
제 4 단계로서, 도 4에 도시된 바와 같이 감광막 패턴(110)을 제거하고, 산화방지막(108)을 마스크로 이용하여 산화(oxidation) 공정을 실시한다. 그 결과, 산화방지막(108)에 의해 보호되지 못한 메모리 셀 형성부에만 선택적으로 아이솔레이션 절연막(112)이 형성된다.As a fourth step, as shown in FIG. 4, the photoresist pattern 110 is removed, and an oxidation process is performed using the antioxidant layer 108 as a mask. As a result, the isolation insulating film 112 is selectively formed only in the memory cell forming portion that is not protected by the antioxidant film 108.
제 5 단계로서, 도 5에 도시된 바와 같이 산화방지막(108)을 제거한다.As a fifth step, the antioxidant film 108 is removed as shown in FIG.
제 6 단계로서, 도 6에 도시된 바와 같이 아이솔레이션 절연막(112)을 포함한 제 1 도전성막(106) 전면에 ONO 구조의 유전막(114)을 형성하고, 유전막(114)상의 저항 형성부(b)와 커패시터 형성부(c)에만 선택적으로 감광막 패턴(110)을 형성한다.As a sixth step, as shown in FIG. 6, a dielectric film 114 having an ONO structure is formed on the entire surface of the first conductive film 106 including the isolation insulating film 112, and the resistance forming portion b on the dielectric film 114 is formed. And the photoresist pattern 110 may be selectively formed only on the capacitor forming part c.
제 7 단계로서, 도 7에 도시된 바와 같이 감광막 패턴(110)을 마스크로 이용하여 유전막(114)을 식각하고, 상기 아이솔레이션 절연막(112)과 감광막 패턴(110)을 마스크로 이용하여 메모리 셀 형성부와 주변회로부 전 영역에 걸쳐 제 1 도전성막(106)을 식각처리한 다음, 감광막 패턴(110)을 제거한다. 그 결과, 메모리 셀 형성부(a)에는 폴리실리콘 재질의 플로우팅 게이트(106a)와 아이솔레이션 절연막(112)이 형성되고, 저항 형성부에는 폴리실리콘 재질의 저항 라인(106b)이 형성되며, 커패시터 형성부에는 폴리실리콘 재질의 제 1 전극 단자(106c)가 형성된다.As a seventh step, as shown in FIG. 7, the dielectric layer 114 is etched using the photoresist pattern 110 as a mask, and a memory cell is formed using the isolation insulating layer 112 and the photoresist pattern 110 as a mask. The first conductive film 106 is etched over the entire portion and the entire area of the peripheral circuit portion, and then the photosensitive film pattern 110 is removed. As a result, the polysilicon floating gate 106a and the isolation insulating film 112 are formed in the memory cell forming portion a, and the polysilicon resistance line 106b is formed in the resistor forming portion, thereby forming a capacitor. The first electrode terminal 106c made of polysilicon is formed in the portion.
제 8 단계로서, 도 8에 도시된 바와 같이 플로우팅 게이트(106a)와 이후 형성될 컨트롤 게이트 사이의 절연 및 트랜지스터의 게이트 절연막으로 사용될 산화막 재질의 절연막을 형성하기 위하여 산화 공정을 실시한다. 그 결과, 메모리 셀 형성부(a)에는 아이솔레이션 절연막(112)의 양 에지부와 플로우팅 게이트(106a)의 양 측벽을 포함한 게이트 절연막(104) 상에 터널링 산화막의 역할을 하는 약 50 ~ 200 Å 두께의 절연막(116)이 형성되고, 저항 형성부(b)와 커패시터 형성부(c)에는 전극 라인(106b)의 양 측면과 제 1 전극 단자(106c)의 양 측벽에 약 50 ~ 200Å 두께의 절연막(116)이 형성된다.As an eighth step, as shown in FIG. 8, an oxidation process is performed to form an insulation film between the floating gate 106a and the control gate to be formed later and to form an insulation film of an oxide film material to be used as the gate insulation film of the transistor. As a result, in the memory cell forming portion a, about 50 to about 200 microseconds acting as a tunneling oxide film on the gate insulating film 104 including both edge portions of the isolation insulating film 112 and both sidewalls of the floating gate 106a. An insulating film 116 having a thickness is formed, and the resistance forming portion b and the capacitor forming portion c have a thickness of about 50 to 200 μs on both sides of the electrode line 106b and on both sidewalls of the first electrode terminal 106c. An insulating film 116 is formed.
제 9 단계로서, 도 9에 도시된 바와 같이 터널링 절연막(116)과 아이솔레이션 절연막(112)이 형성되어 있는 플로우팅 게이트(106a)와, 상부에 유전막(114)이 형성되어 있는 전극 라인(106b)과 제 1 전극 단자(106c)를 포함한 기판(100) 전면에 폴리실리콘 재질의 제 2 도전성막을 1000 ~ 2000 Å의 두께로 형성한다. 이와 같이 제 2 도전성막을 형성해 준 것은 메모리 셀의 컨트롤 게이트 및 커패시터를 이루는 제 1 전극 단자(106c) 이외의 또 다른 제 2 전극 단자를 형성하기 위함이다. 이어, 제 2 도전성막 상에 컨트롤 게이트가 형성될 부분과 제 2 전극 단자가 형성될 부분만을 한정하는 감광막 패터(110)을 형성하고, 이를 마스크로 이용하여 제 2 도전성막을 건식식각한다. 이 과정에서, 주변회로부의 저항 형성부(b)는 감광막 패턴에 의해 보호받지 못하므로 제 2 도전성막이 모두 제거되어져, 저항 라인(106b)상의 유전막(114) 표면이 모두 노출되는 반면, 커패시터 형성부(c)는 감광막 패턴(110)에 의해 보호받지 못한 부분의 유전막(114) 표면만이 노출되게 된다. 그 결과, 메모리 셀 형성부(a)에는 폴리실리콘 재질의 컨트롤 게이트(118a)가 형성되고, 주변회로부의 커패시터 형성부(c)에는 폴리실리콘 재질의 제 2 전극 단자(118c)가 형성된다.As a ninth step, as shown in FIG. 9, a floating gate 106a having a tunneling insulating film 116 and an isolation insulating film 112 formed therein, and an electrode line 106b having a dielectric film 114 formed thereon. And a second conductive film made of polysilicon on the entire surface of the substrate 100 including the first electrode terminal 106c to a thickness of 1000 to 2000 GPa. The second conductive film is formed in this way to form another second electrode terminal other than the first electrode terminal 106c constituting the control gate and the capacitor of the memory cell. Subsequently, a photosensitive film pattern 110 is formed on the second conductive layer to define only a portion where the control gate is to be formed and a portion where the second electrode terminal is to be formed, and the second conductive layer is dry-etched using the photoresist layer as a mask. In this process, since the resistance forming portion b of the peripheral circuit portion is not protected by the photosensitive film pattern, all of the second conductive films are removed, thereby exposing all of the surface of the dielectric film 114 on the resistance line 106b, while forming a capacitor. The portion (c) exposes only the surface of the dielectric film 114 in a portion not protected by the photoresist pattern 110. As a result, a control gate 118a made of polysilicon is formed in the memory cell forming part a, and a second electrode terminal 118c made of polysilicon is formed in the capacitor forming part c of the peripheral circuit part.
즉, 상기 도면을 참조하면 저항 라인(106b)과 커패시터의 제 1 전극 단자(106c)는 플로우팅 게이트(106a)와 동일한 재질로 형성되고, 커패시터의 제 2전극 단자(118c)는 컨트롤 게이트(118a)와 동일한 재질로 형성됨을 알 수 있다.That is, referring to the drawing, the resistance line 106b and the first electrode terminal 106c of the capacitor are formed of the same material as the floating gate 106a, and the second electrode terminal 118c of the capacitor is the control gate 118a. It can be seen that it is formed of the same material as).
제 10 단계로서, 도 10에 도시된 바와 같이 감광막 패터(110)을 제거하고, 메모리 셀 트랜지스터의 소오스와 드레인 형성부에만 선택적으로 고농도의 불순물을 이온주입하여, 메모리 셀 형성부(a)의 기판(100) 내에 소오스와 드레인 영역(120), (122)을 형성한다.As a tenth step, as shown in FIG. 10, the photoresist pattern 110 is removed, and a high concentration of impurities are selectively implanted into only the source and drain forming portions of the memory cell transistors to form a substrate of the memory cell forming portion a. Source and drain regions 120 and 122 are formed in 100.
제 11 단rP로서, 도 11에 도시된 바와 같이 상기 결과물이 형성된 기판(100) 전면에 층간 절연막(124)을 형성하고, 드레인 영역(122)의 기판(100) 표면 소정 부분과 저항 라인(106b) 및 제 1, 제 2 전극 단자(106c),(118c)의 표면 소정 부분이 노출되도록 층간 절연막(124)과 유전막(114)을 식각하여 콘택 홀을 형성한다. 이어, 콘택 홀을 포함한 층간 절연막(124) 상에 Al이나 Cu 합금 재질의 비트 라인(126)을 형성해 주므로써, 본 공정 진행을 완료한다.As the eleventh stage rP, an interlayer insulating film 124 is formed on the entire surface of the substrate 100 on which the resultant is formed, as shown in FIG. 11, and a predetermined portion of the surface of the substrate 100 and the resistance line 106b of the drain region 122 are formed. ) And the interlayer insulating layer 124 and the dielectric layer 114 are etched to expose the predetermined portions of the surfaces of the first and second electrode terminals 106c and 118c. Subsequently, the bit line 126 made of Al or Cu alloy is formed on the interlayer insulating film 124 including the contact hole, thereby completing the process.
그 결과, 도 11에서 알 수 있듯이 반도체 기판(100) 상의 메모리 셀 형성부(a)에는 전자를 저장하는 플로우팅 게이트(106a)와 이를 조절하는 컨트롤 게이트(118a)가 터널링 산화막(참조번호 116으로 표시된 부분)을 사이에 두고 적층되는 구조의 비휘발성 메모리 트랜지스터가 형성되고, 기판(100) 상의 저항 형성부(b)에는 플로우팅 게이트(106a)와 동일 재질의 저항 라인(106b)이 형성되며, 기판(100)상의 커패시터 형성부(c)에는 유전막(114) 표면이 소정 부분 노출되도록 플로우팅 게이트(106a0와 동일 재질의 제 1 전극 단자(106c)와 컨트롤 게이트(118a)와 동일 재질의 제 2 전극 단자(118c)가 유전막(114)을 사이에 두고 적층되는 구조의 커패시터가 형성되고, 비휘발성 메모리 셀과 전극 라인(106b) 및 커패시터가 형성되어 있는 기판(100) 전면에는 상기 메모리 셀의 특정 부분과 상기 저항 라인(106b)의 표면 소정 부분 그리고 상기 제 1, 제 2 전극 단자(106c),(118c)의 표면 소정 부분이 노출되도록 콘택 홀이 구비된 층간 절연막(124)이 형성되며, 콘택 홀을 포함한 층간 절연막(124) 상의 소정 부분에는 상기 컨트롤 게이트(118a)와 수직 교차되도록 비트 라인(1260이 형성되어 있는 구조의 비휘발성 반도체 소자가 완성된다.As a result, as shown in FIG. 11, the floating gate 106a for storing electrons and the control gate 118a for controlling the electrons are formed in the memory cell forming portion a of the semiconductor substrate 100 by reference numeral 116. A non-volatile memory transistor having a stacked structure) is formed, and a resistor line 106b of the same material as the floating gate 106a is formed in the resistor forming portion b on the substrate 100. The first electrode terminal 106c of the same material as the floating gate 106a0 and the second material of the same material as the control gate 118a are exposed to the capacitor forming portion c on the substrate 100 so that the surface of the dielectric film 114 is partially exposed. A capacitor having a structure in which an electrode terminal 118c is stacked with a dielectric film 114 interposed therebetween is formed, and a nonvolatile memory cell, an electrode line 106b, and a capacitor 100 are formed on a front surface of the substrate 100 on which the memory cell is specified. part An interlayer insulating layer 124 having contact holes is formed to expose a predetermined surface portion of the resistance line 106b and a predetermined surface portion of the first and second electrode terminals 106c and 118c. A nonvolatile semiconductor device having a structure in which a bit line 1260 is formed to vertically intersect the control gate 118a is formed on a predetermined portion of the interlayer insulating layer 124.
다음으로 제 2 실시예는 살펴본다. 상기 실시예는 커패시터의 제 1 전극 단자(106c)와 제 2 전극 단자(118c) 사이에 형성되는 유전막(114)을 별도의 막질(예컨대, ONO 구조의 절연막) 증착 공정을 통해 형성하지 않고, 터널링 절연막을 형성하기 위하여 실시하는 산화 공정 중에 만들어지는 산화막 재질의 절연막을 그대로 유전막으로 사용한다는 점을 제외하고는 기본적인 공정이 제 1 실시예와 동일하게 진행되므로, 제 1 실시예와 차별화되는 부분을 중심으로 그 제조방법을 살펴본다. 여기서는 편의상, 상기 공정을 크게 제 7 단계로 구분하여 설명한다.Next, a second embodiment will be described. In the above embodiment, the dielectric film 114 formed between the first electrode terminal 106c and the second electrode terminal 118c of the capacitor is not formed through a separate film quality (eg, an insulating film having an ONO structure), and tunneling is performed. Since the basic process proceeds in the same manner as in the first embodiment, except that an insulating film made of an oxide film, which is made during the oxidation process performed to form the insulating film, is used as the dielectric film, the parts that are differentiated from the first embodiment are centered. Look at the manufacturing method. For convenience, the process is divided into seventh steps and described.
제 1 단계로서, 도 12에 도시된 바와 같이 메모리 셀 형성부(a)에는 게이트 절연막(204)이 형성되고, 주변회로부(저항 형성부(b) 및 커패시터 형성부(c)에는 필드 산화막(202)이 형성되어 있는 반도체 기판(200) 전면에 폴리실리콘 재질의 제 1 도전성막(206)과 질화막 재질의 산화방지막(미 도시)을 순차적으로 형성한 다음, 그 위에 메모리 셀 형성부의 산화방지막 표면이 특정 부분 노출되도록 감광막 패턴(미 도시)을 형성한다. 이 때, 제 1 도전성막은 1000 ~ 2000Å의 두께로 형성한다. 감광막 패턴을 마스크로 이용하여 산화방지막을 건식식각하고, 감광막 패턴을 제거한 다음, 산화 공정을 실시하여 산화방지막에 의해 보호되지 못한 메모리 셀 형성부에만 선택적으로 열산화막 재질의 아이솔레이션 절연막(212)을 형성하고, 산화방지막을 제거해 준다.As a first step, as shown in FIG. 12, a gate insulating film 204 is formed in the memory cell forming portion a, and a field oxide film 202 is formed in the peripheral circuit portion (the resistor forming portion b and the capacitor forming portion c). ) Is formed on the entire surface of the semiconductor substrate 200, the polysilicon first conductive film 206 and the nitride film oxide film (not shown) in sequence, and then the surface of the antioxidant film formed on the memory cell forming portion A photoresist pattern (not shown) is formed to expose a specific portion, wherein the first conductive layer is formed to a thickness of 1000 to 2000 microns, using the photoresist pattern as a mask, dry etching the anti-oxidation film, and removing the photoresist pattern. By performing an oxidation process, an isolation insulating film 212 made of a thermal oxide film is selectively formed only on the memory cell forming portion that is not protected by the antioxidant film, and the antioxidant film is removed.
제 2 단계로서, 도 13에 도시된 바와 같이 제 1 도전성막(206) 상의 저항 형성부(b)와 커패시터 형성부(c)에만 선택적으로 감광막 패턴(210)을 형성한다.As a second step, as shown in FIG. 13, the photosensitive film pattern 210 is selectively formed only on the resistor forming part b and the capacitor forming part c on the first conductive film 206.
제 3 단계로서, 도 14에 도시된 바와 같이 아이솔레이션 절연막(212)과 감광막 패턴(210)을 마스크로 이용하여 메모리 셀 형성부와 주변회로부 전 영역에 걸쳐 제 1 도전성막(206)을 식각하고, 감광막 패턴(210)을 제거한다. 그 결과, 메모리 셀 형성부(a)에는 폴리실리콘 재질의 플로우팅 게이트(206a)와 아이솔레이션 절연막(212)이 형성되고, 저항 형성부(b)에는 폴리실리콘 재질의 저항 라인(206b)이 형성되며, 커패시터 형성부에는 폴리실리콘 재질의 제 1 전극 단자(206c)가 형성된다.As a third step, as shown in FIG. 14, the first conductive layer 206 is etched over the entire region of the memory cell forming unit and the peripheral circuit unit by using the isolation insulating layer 212 and the photoresist pattern 210 as a mask. The photoresist pattern 210 is removed. As a result, the polysilicon floating gate 206a and the isolation insulating film 212 are formed in the memory cell forming portion a, and the polysilicon resistance line 206b is formed in the resistor forming portion b. The first electrode terminal 206c made of polysilicon is formed in the capacitor forming part.
제 4 단계로서, 도 15에 도시된 바와 같이 플로우팅 게이트(206a)와 이후 형성될 컨트롤 게이트 사이의 절연 및 트랜지스터의 게이트 절연막으로 사용되어질 절연막(216)을 형성하기 위하여, 산화 공정을 실시한다. 그 결과, 메모리 셀 형성부(a)에는 아이솔레이션 절연막(212)의 양 에지부와 플로우팅 게이트(206a)의 양 측벽을 포함한 게이트 절연막(204) 상에 터널링 절연막으로 이용되는 산화막 재질의 절연막(216)이 약 50 ~ 200Å 두께로 형성되고, 저항 형성부(b)와 커패시터 형성부(c)에는 저항 라인(206b)과 제 1 전극 단자(206c)의 전 표면에 산화막 재질의 절연막(216)이 약 50 ~ 200Å 두께로 형성된다.As a fourth step, as shown in FIG. 15, an oxidation process is performed to form an insulating film 216 to be used as the insulating film between the floating gate 206a and the control gate to be formed later and the gate insulating film of the transistor. As a result, in the memory cell forming portion a, an insulating film 216 made of an oxide film used as a tunneling insulating film on the gate insulating film 204 including both edge portions of the isolation insulating film 212 and both sidewalls of the floating gate 206a. ) Is formed to a thickness of about 50 to 200 Å, and an insulating film 216 made of an oxide film is formed on all surfaces of the resistance line 206b and the first electrode terminal 206c in the resistor forming portion b and the capacitor forming portion c. It is formed to a thickness of about 50 ~ 200Å.
제 5 단계로서, 도 16에 도시된 바와 같이 상측에 절연막(216)과 아이솔레이션 절연막(212)이 형성되어 있는 플로우팅 게이트(206a) 및 전표면에 절연막(216)이 형성되어 있는 저항 라인(206b)과 제 1 전극 단자(206c)를 포함한 기판(200) 전면에 폴리실리콘 재질의 제 2 도전성막을 1000 ~ 2000Å의 두께로 형성한다. 이와 같이 제 2 도전성막을 형성해 준 것은 메모리 셀의 컨트롤 게이트와 커패시터를 이루는 제 1 전극 단자(206c) 이외의 또 다른 제 2 전극 단자를 형성하기 위함이다. 이어, 제 2 도전성막 상에 컨트롤 게이트가 형성될 부분과 제 2 전극 단자가 형성될 부분만을 한정하는 감광막 패턴(210)을 형성하고, 이를 마스크로 이용하여 제 2 도전성막을 건식식각한다. 이 과정에서, 주변회로부의 저항 형성부(b)는 감광막 패턴에 의해 보호받지 못하므로 저항 라인(206b) 상의 절연막(216) 표면이 모두 노출되는 반면, 커패시터 형성부(c)는 감광막 패턴(210)에 의해 보호받지 못한 부분의 절연막(216) 표면만이 노출되게 된다. 그 결과, 메모리 셀 형성부(a)에는 폴리실리콘 재질의 컨트롤 게이트(208a)가 형성되고, 주변회로부의 커패시터 형성부(c)에는 폴리실리콘 재질의 제 2 전극 단자(208c)가 형성된다.As a fifth step, as shown in FIG. 16, the floating gate 206a having the insulating film 216 and the isolation insulating film 212 formed thereon, and the resistance line 206b having the insulating film 216 formed on the entire surface thereof. ) And a second conductive film made of polysilicon is formed on the entire surface of the substrate 200 including the first electrode terminal 206c to a thickness of 1000 to 2000 kPa. The second conductive film is formed in this manner in order to form another second electrode terminal other than the first electrode terminal 206c that forms the control gate and the capacitor of the memory cell. Subsequently, a photosensitive film pattern 210 is formed on the second conductive film to define only a portion where the control gate is to be formed and a portion where the second electrode terminal is to be formed, and the second conductive film is dry-etched using the mask. In this process, since the resistance forming portion b of the peripheral circuit portion is not protected by the photoresist pattern, all surfaces of the insulating film 216 on the resistance line 206b are exposed, while the capacitor forming portion c has the photoresist pattern 210. Only the surface of the insulating film 216 of the portion not protected by the (). As a result, a polysilicon control gate 208a is formed in the memory cell forming portion a, and a polysilicon second electrode terminal 208c is formed in the capacitor forming portion c of the peripheral circuit portion.
즉, 상기 도면을 참조하면 저항 라인(206b)과 커패시터의 제 1 전극 단자(206c)는 플로우팅 게이트(206a)와 동일한 재질로 형성되고, 커패시터의 제 2 전극단자(208c)는 컨트롤 게이트와 동일한 재질로 형성되며, 커패시터를 이루는 유전막은 산화막 재질의 절연막(216)으로 형성됨을 알 수 있다.That is, referring to the drawing, the resistance line 206b and the first electrode terminal 206c of the capacitor are formed of the same material as the floating gate 206a, and the second electrode terminal 208c of the capacitor is the same as the control gate. It can be seen that the dielectric film formed of the material and forming the capacitor is formed of the insulating film 216 made of an oxide film.
제 6 단계로서, 도 17에 도시된 바와 같이 감광막 패턴(210)을 제거하고, 메모리 셀 트랜지스터의 소오스와 드레인 형성부에만 선택적으로 고농도의 불순물을 이온주입하여, 메모리 셀 형성부(a)의 기판(200) 내에 소오스와 드레인 영역(220), (222)을 형성한다.As a sixth step, as shown in FIG. 17, the photoresist layer pattern 210 is removed and a high concentration of impurities are selectively implanted into only the source and drain forming portions of the memory cell transistors to form a substrate of the memory cell forming portion a. Source and drain regions 220 and 222 are formed in 200.
제 7 단계로서, 도 18에 도시된 바와 같이 상기 결과물이 형성된 기판(200) 전면에 층간 절연막(224)을 형성하고, 드레인 영역(222)이 형성된 부분의 기판(200) 표면 소정 부분과 저항 라인(206b) 및 제 1, 제 2 전극 단자(206c),(218c)의 표면 소정 부분이 노출되도록 층간 절연막(224)과 절연막(216)을 건식식각하여 콘택 홀을 형성한다. 이어, 콘택 홀을 포함한 층간 절연막(224) 상에 A1이나 Cu 합금 재질의 비트 라인(226)을 형성하므로써, 본 공정 진행을 완료한다.As a seventh step, as shown in FIG. 18, an interlayer insulating film 224 is formed on the entire surface of the substrate 200 on which the resultant is formed, and a predetermined portion and a resistance line on the surface of the substrate 200 of the portion where the drain region 222 is formed. The interlayer insulating film 224 and the insulating film 216 are dry-etched to form contact holes so as to expose portions 206b and predetermined surfaces of the first and second electrode terminals 206c and 218c. Subsequently, the bit line 226 made of A1 or Cu alloy is formed on the interlayer insulating film 224 including the contact hole, thereby completing the process.
이러한 공정 수순에 의거하여 비휘발성 반도체 소자를 제조할 경우, 커패시터 제조시에 별도의 유전막을 형성해줄 필요가 없게 되므로, 제 1 실시예의 경우보다 공정 단순화와 비용절감 효과를 얻을 수 있게 된다.When manufacturing a nonvolatile semiconductor device based on such a process procedure, it is not necessary to form a separate dielectric film at the time of capacitor manufacturing, so that the process simplification and cost reduction effect can be obtained than in the case of the first embodiment.
또한, 이 경우에는 커패시터를 이루는 유전막이 산화막으로 이루어졌다는 것을 빼고는 제 1 실시예에서 제시된 소자와 기본 구조가 동일하므로 여기서는 구조 설명을 피한다.In this case, except that the dielectric film constituting the capacitor is made of an oxide film, the basic structure is the same as that of the device shown in the first embodiment, and thus the structure description is omitted here.
이와 같이, 비휘발성 메모리 셀을 동작시키기 위한 주변회로용 저항과 커패시터를 제조할 경우, 플래쉬 메모리가 내장된 복합 칩 구현시 저항체를 고농도의 불순물 영역(예컨대, n+ 또는 p+ 활성영역)으로 형성하고, 커패시터를 모스에서 일반적으로 사용되어 오던 MIM(metal/interlayer/metal) 구조(예컨대, 스택형이나 트랜치형, 핀형 및 원통형 등)로 형성해 주던 종래의 경우에 비해, 이들 제조시의 공정 변수를 줄일 수 있게 되므로 외부 온도나 입력 전압의 변화에 의해 저항이나 커패시터의 특성이 저하되는 것을 막을 수 있게 된다. 그 결과, 저항과 커패시터의 정밀한 전압값과 전류값의 제어가 가능하게 되어 정밀한 제품의 설계가 가능하게 되고, 이로 인해 소자의 동작 특성 또한 향상시킬 수 있게 된다.As described above, when fabricating a resistor and a capacitor for a peripheral circuit for operating a nonvolatile memory cell, the resistor is formed of a high concentration of impurity regions (for example, n + or p + active regions) when a complex chip including a flash memory is implemented. Compared to the conventional case in which capacitors are formed in a metal / interlayer / metal (MIM) structure (for example, stacked, trenched, fin and cylindrical, etc.) that are commonly used in Morse, process variables in manufacturing are reduced. Therefore, it is possible to prevent the characteristics of resistors and capacitors from deteriorating due to changes in external temperature or input voltage. As a result, precise voltage and current values of resistors and capacitors can be controlled, enabling accurate product design, thereby improving the operating characteristics of the device.
이상에서 살펴본 바와 같이 본 발명에 의하면, 비휘발성 메모리 셀 형성시, 이를 구동하는데 필요로되는 저항 역할의 "전극 라인"과 커패시터 역할의 "제 1 전극 단자와 유전막 및 제 2 전극 단자"를 한꺼번에 형성해 주므로써, 1) 이들을 형성하기 위한 공정 진행시의 공정 변수를 줄일 수 있게 되므로 외부 온도나 입력 전압의 변화에 의해 저항체나 커패시터의 특성(예컨대, 저항값이나 정전용량)이 저하되는 것을 막을 수 있게 되고, 2) 이로 인해 저항과 커패시터의 정밀한 전압값과 전류값의 제어가 가능하게 되므로 고속 동작이 가능한 고신뢰성의 반도체 소자를 구현할 수 있게 된다.As described above, according to the present invention, when forming a nonvolatile memory cell, “electrode lines” serving as resistors and “first electrode terminals, dielectric layers, and second electrode terminals” serving as capacitors are formed at the same time. 1) It is possible to reduce the process variables during the process of forming them, so that the characteristics of the resistors or capacitors (for example, resistance values or capacitances) can be prevented from being deteriorated by changes in external temperature or input voltage. 2) This enables precise control of voltage and current values of resistors and capacitors, thereby enabling the implementation of highly reliable semiconductor devices capable of high speed operation.
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Patent Citations (2)
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