KR19980028715A - 3차원 반도체 패키지 - Google Patents

3차원 반도체 패키지 Download PDF

Info

Publication number
KR19980028715A
KR19980028715A KR1019960047883A KR19960047883A KR19980028715A KR 19980028715 A KR19980028715 A KR 19980028715A KR 1019960047883 A KR1019960047883 A KR 1019960047883A KR 19960047883 A KR19960047883 A KR 19960047883A KR 19980028715 A KR19980028715 A KR 19980028715A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
heat generated
semiconductor
heat
semiconductor package
Prior art date
Application number
KR1019960047883A
Other languages
English (en)
Other versions
KR100218322B1 (ko
Inventor
강택규
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960047883A priority Critical patent/KR100218322B1/ko
Publication of KR19980028715A publication Critical patent/KR19980028715A/ko
Application granted granted Critical
Publication of KR100218322B1 publication Critical patent/KR100218322B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 3차원 반도체 패키지에 관한 것으로, 종래 기술에 의한 3차원 반도체 패키지는 적층된 반도체 칩에서 발생하는 열을 방열하기가 곤란한 구조로 형성되어 있어 그 반도체 칩의 전기적인 성능이 저하되고, 또 상기 반도체 칩에서 발생하는 열로 인하여 그 반도체 칩의 상호 연결부위 또는 상기 기판과의 접속부위에 열응력이 집중되게 되어 단락이 발생하게 되므로써, 신뢰성이 저하되는 문제점이 있었다.

Description

3차원 반도체 패키지
본 발명은 3차원 반도체 패키지에 관한 것으로, 특히 테이프가 부착된 금속박판과 반도체 칩을 교호로 적층하여 적층를 형성하고 그 적층체의 일측에 방열판을 설치하여 방열효과를 증대함과 아울러 전기적인 특성을 향상하고, 또 상기 반도체 칩의 신뢰성을 향상할 수 있도록 한 3차원 반도체 패키지에 관한 것이다.
종래 기술에 의한 3차원 반도체 패키지(1)는 상기 도 1에 도시된 바와 같이, 다수개의 패드(2)가 형성된 반도체 칩(3)의 일면에 전기적인 경로로 사용할 수 있는 금속(4)을 코팅하여 상기 반도체 칩(3)의 일측까지 연결하고, 그 반도체 칩(3)의 측면에 연결된 전기적인 경로인 금속(4)을 상호 연결하여 상기 반도체 칩(3)의 일면에 고분자 재료의 접착제(5)를 도포하여 적층한다.
그러나, 상기와 같이 형성된 3차원 반도체 패키지는 상기 적층된 반도체 칩에서 발생하는 열을 방열하기가 곤란한 구조로 형성되어 있어 그 반도체 칩의 전기적인 성능이 저하되고, 또 상기 반도체 칩에서 발생하는 열로 인하여 그 반도체 칩의 상호연결부위 또는 상기 기판과의 접속부위에 열응력이 집중되게 되어 단락이 발생하게 되므로써, 신뢰성이 저하되는 문제점이 있었다.
도 1은 종래 기술에 의한 3차원 반도체 패키지의 적층된 반도체 칩의 구조를 보인 사시도.
11: 반도체 패키지 12 : 반도체 칩
본 발명의 목적은 수개의 패드가 형성된 반도체 칩과, 그 반도체 칩의 패드와 패드를 전기적으로 통할수 있도록 연결하고 상기 반도체 칩에서 발생하는 열을 방열할수 있도록 형성한 금속박판과, 상기 반도체 칩과 금속박판을 교호로 적층하여 접착 고정하고 그 반도체 칩에서 발생하는 열을 상기 금속박판과 함께 방열할 수 있는 테이프를 구비하여 적층된 적층체와; 상기 적층체의 일측에 접착고정되어 상기 반도체 칩에서 발생하는 열을 방열할 수 있도록 형성한 방열판과; 그 방열판이 접착고정된 상기 반도체 칩이 부착설치되는 기판을 구비하여 구성된 것을 특징으로 하는 3차원 반도체 패키지에 의하여 달성된다.일면에는 상기 도 5에 도시된 바와 같이 상기 패드가 형성된 반도체 칩(12)의 다른 일측면에 접착고정되어 그 반도체 칩(12)에서 발생하는 열을 방열할 수 있도록 열전도성이 좋은 구리와 같은 금속박판(13)으로 된 방열부(13b)가 부착고정되어 있다.
상기와 같이, 열과 전기 전도성이 좋은 금속박판과 테이프 그리고 실버필드패이스트로 부착고정한 방열판에 의하여 상기 반도체 칩에서 발생하는 열이 용이하게 방열되게 되어 그 반도체 칩의 전기적인 성능이 향상되게 되고, 또 상기 반도체 칩과 전기적으로 통할 수 있도록 접속된 기판등에 열응력이 작용하는 것을 방지하게 됨과 아울러 단락을 방지하게 되어 상기 반도체 패키지의 신뢰성을 향상할 수 있게되는 효과가 있다.

Claims (4)

  1. 수개의 패드가 형성된 반도체 칩과, 그 반도체 칩의 패드와 패드를 전기적으로 통할수 있도록 연결하고 상기 반도체 칩에서 발생하는 열을 방열할 수 있도록 형성한 금속박판과, 상기 반도체 칩과 금속박판을 교호로 적층하여 접착고정하고 그 반도체 칩에서 발생하는 열을 상기 금속박판과 함께 방열할 수 있는 테이프를 구비하여 적층된 적층체와; 상기 적층체의 일측에 접착고정되어 상기 반도체 칩에서 발생하는 열을 방열할 수 있도록 형성한 방열판과; 그 방열판이 접착고정된 상기 반도체칩이 부착설치되는 기판을 구비하여 구성된 것을 특징으로 하는 3차원 반도체 패키지.
  2. 제1항에 있어서, 상기 금속박판은 테이프의 일면에 부착고정되고 상기 반도체 칩의 패드를 전기적으로 연결함과 아울러 그 반도체 칩에서 발생하는 열을 방열할 수 있는 리드부와, 상기 테이프의 타일면에 부착고정되고 상기 반도체 칩에서 발생하는 열을 방열할 수 있는 방열부로 구성된 것을 특징으로 하는 3차원 반도체 패키지.
  3. 1항에 있어서, 상기 방열판은 상기 적층된 반도체 칩과 실버필드패이스트(Agfilled paste)에 의하여 접착고정된 것을 특징으로 하는 3차원 반도체 패키지.
  4. 1항 또는 제 3항에 있어서, 상기 방열판은 상기 적층된 반도체 칩에 부착고정되는 몸체와, 그 몸체에 형성된 다수개의 냉각핀으로 구성된 것을 특징으로 하는 3차원 반도체 패키지.
KR1019960047883A 1996-10-24 1996-10-24 3차원 반도체 패키지 KR100218322B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960047883A KR100218322B1 (ko) 1996-10-24 1996-10-24 3차원 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960047883A KR100218322B1 (ko) 1996-10-24 1996-10-24 3차원 반도체 패키지

Publications (2)

Publication Number Publication Date
KR19980028715A true KR19980028715A (ko) 1998-07-15
KR100218322B1 KR100218322B1 (ko) 1999-09-01

Family

ID=19478660

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960047883A KR100218322B1 (ko) 1996-10-24 1996-10-24 3차원 반도체 패키지

Country Status (1)

Country Link
KR (1) KR100218322B1 (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109952A (ja) * 1991-10-15 1993-04-30 Fujitsu Ltd 半導体モジユール
JPH0729940A (ja) * 1993-07-12 1995-01-31 Sumitomo Electric Ind Ltd 半導体装置

Also Published As

Publication number Publication date
KR100218322B1 (ko) 1999-09-01

Similar Documents

Publication Publication Date Title
US20200185349A1 (en) Ultra-thin embedded semiconductor device package and method of manufacturing thereof
US5856913A (en) Multilayer semiconductor device having high packing density
TW502406B (en) Ultra-thin package having stacked die
US6559525B2 (en) Semiconductor package having heat sink at the outer surface
JP4493121B2 (ja) 半導体素子および半導体チップのパッケージ方法
US6265771B1 (en) Dual chip with heat sink
US5576934A (en) Mounting unit for a multilayer hybrid circuit having power components including a copper coated ceramic center board
US5869889A (en) Thin power tape ball grid array package
JPH09199629A (ja) 半導体装置
KR102041635B1 (ko) 반도체 패키지
JP3253154B2 (ja) 半導体装置用パッケージ及び半導体装置
JPH10173095A (ja) プラスチックピングリッドアレイパッケージ
CN111354691B (zh) 封装基板结构
KR19980028715A (ko) 3차원 반도체 패키지
KR19980058412A (ko) 적층형 멀티 칩 모듈 반도체 장치 및 그 제조방법
KR101046378B1 (ko) 반도체 패키지
JP2000200977A (ja) ハイブリッドモジュ―ル
US11476225B2 (en) Recess portion in the surface of an interconnection layer mounted to a semiconductor device
JP3206545B2 (ja) 積層可能な半導体装置およびモジュール
KR20010009153A (ko) 박형 시스템 대응 고방열 히트스프레다 부착 패키지구조 및 그의 제조 방법
JPS6379365A (ja) 半導体装置
JPH0878616A (ja) マルチチップ・モジュール
KR100747996B1 (ko) 반도체 패키지
JP3285763B2 (ja) 半導体装置
KR200225040Y1 (ko) 적층형 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee