KR19980026876A - 반도체 장치의 커패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 커패시터 제조방법에 관해 개시한다. 한정된 영역의 기판의 계면에 실리콘 단결정을 소정의 높이로 성장시킨뒤, 실리콘상에서만 선택적으로 성장되는 텅스텐을 그 전면에 성장시켜 커패시터의 스토리지 노드를 형성한다. 또한, 상기 스토리지 노드는 상기 실리콘 단결정의 성장높이를 조절함으로써 그 높이를 조절할 수 있다.

따라서 본 발명에 의하면, 커패시터의 스토리지 노드를 형성하는데, 종래의 방법과 같이 커패시터의 스토리지 노드의 형성을 위한 별도의 사진공정이나 식각공정이 불필요하므로 공정이 간단해진다. 또한, 스토리지 노드의 형성을 위해 두꺼운 전극물질의 형성이 불필요하므로 증착설비의 유지보수주기를 길게하여 생산성을 증대시킬 수 있다.

Description

반도체장치의 커패시터 제조방법

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서 특히, 단순한 공정으로 하부전극의 표면적을 증가시키는 방법에 관한 것이다.

반도체기술의 발전과 함께 이 기술을 이용한 반도체장치의 집적화는 급속히 고도화되고 있다. 따라서 반도체기판상에 형성되는 반도체소자들의 밀도도 기존에 비해 기하급수적으로 높아지고 있다. 이에 따라 기판상에서 반도체소자들간의 간격이 좁아짐은 물론 단위소자들을 형성할 수 있는 영역도 점점 작아지고 있는 상황이다. 예컨대, 커패시터의 경우 메모리 장치에 있어서는 필수적인 반도체소자인데, 고 집적화를 달성하기 위해서는 체적을 줄여야하는 것은 불가피한 것인데, 커패시터의 체적을 줄일 경우 아래의 [수학식 1]에서 의미하는 바대로 커패시터의 커패시턴스는 급속히 작아진다.

수학식 1에서 ε는 커패시터의 전극사이에 채워지는 유전물질의 유전율을 나타내고, A는 전극의 면적이며, d는 전극사이의 간격이다.

따라서 체적의 감소에도 불구하고 커패시턴스의 감소를 방지하기 위해서는 다른 방법을 모색하여야한다. 그 대책의 하나로 전극의 형태를 변형하여 제한된 영역내에서 보다 넓은 표면적을 가질수 있게 하는 것이다. 구체적으로 기존에는 고 집적화는 큰 문제가 되지 않았기 때문에, 전극의 형태를 평면형태로 하였지만, 이제는 전극의 형태를 3차원적으로 변형하여 사용하고 있다. 예를 들면, 실린더형이나 스텍형, 핀형, 반구형 그레인(HSG)을 채용한 형태의 전극들이 속속 등장하여 커패시터의 제조에 널리 적용되고 있다.

일예로 종래 기술에 의한 반도체장치의 커패시터 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 1 내지 도 4는 종래 기술에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.

도 1를 참조하면, 반도체기판(1) 상에 층간절연막(3)을 형성한다. 여기서 도시하지는 않았지만, 통상 층간절연막(3)을 형성하기전에 기판(1) 상에는 반도체 소자들 예컨대, 트랜지스터가 형성된다.

이어서, 도 2에 도시한 바와 같이, 층간절연막(도 1의 3)상에 층간절연막(3)의 일부영역을 노출시키는 마스크(도시하지 않음)를 형성하고 이를 사용하여 층간절연막(도 1의 3)의 전면을 이방성식각하면, 반도체기판(1)의 일부를 노출시키는 콘택홀(5)을 갖는 층간절연막 패턴(3a)이 형성된다. 콘택홀(5)을 통해서 이후 형성되는 커패시터와 기판(1)이 연결된다.

계속해서 도 3에 도시한 바와 같이, 콘택홀(5)을 채우는 도전층(7)을 층간절연막 패턴(3a)의 전면에 형성한다. 도전층(7)의 일부 영역을 한정하는 마스크(도시하지 않음)를 사용하여 도전층(7)을 층간절연막 패턴(3a)의 계면이 노출될 때 까지 이방성식각한다. 이방성식각 결과 도 4에 도시한 바와 같은 도전층 패턴(7a)이 형성된다.

이후, 도전층 패턴(7a)의 전면에 유전마과 상부전극을 형성하는등 통상적인 공정이 진행되어 커패시터가 제조된다.

상술한 바와 같은 종래 기술에 의한 반도체장치의 커패시터 제조방법에서는 도 3 및 도 4에 도시한 바와 같이 커패시터의 스토리지 노드가 되는 도전층 패턴(도 4의 7a)을 형성하여 스토리지 노드의 표면적을 증가시켜 커패시턴스를 증가시킬 수 있다. 하지만, 종래 기술의 경우 스토리지 노드의 표면적은 도전층의 두께에 의해 결정되므로 표면적을 더욱 증가시키기 위해서는 도전층(도 3의 7)의 두께를 더욱 두껍게 형성해야하며, 이에 따라 도전층 패턴(도 4의 7a)을 형성하기 위해 도전층(7)을 식각하는 공정도 어려움이 따른다. 또한, 도전층을 두껍게 형성할 경우 증착설비의 유지보수 주기가 빨라져서 장비의 수명도 단축될 수 밖에 없다.

따라서 본 발명의 목적은 이와 같은 문제점을 해결하기 위한 것으로, 단순한 공정으로 스토리지 노드의 표면적을 증가시킬 수 있는 반도체장치의 커패시터 제조방법을 제공함에 있다.

도 1 내지 도 4는 종래 기술에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.

도 5 내지 도 8은 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.

도면의 주요부분에 대한 부호설명

10:기판.

30:층간절연막.

50:콘택홀.

70:실리콘 단결정.

90:하부전극.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법은 (a) 반도체기판에 층간절연막을 형성하는 단계, (b) 상기 층간절연막에 상기 반도체기판의 일부를 노출시키는 콘택홀을 형성하는 단계, (c) 상기 노출된 기판상에 상기 콘택홀을 완전히 채울정도로 실리콘 단결정을 성장시킨뒤 계속해서 소정의 두께만큼 더 성장시키는 단계 및 (d) 상기 실리콘 단결정의 상기 층간절연막 밖으로 노출된 전면에 금속층을 형성하는 단계를 포함한다.

상기 층간절연막은 100Å∼30,000Å정도의 두께로 형성하는 것을 특징으로한다.

상기 콘택홀은 0.1㎛∼1.0㎛의 크기로 형성한다. 그리고 상기 단결정은 층간절연막의 계면으로부터 100Å∼10,000Å정도의 두께가 될 때 까지 성장시킨다.

상기 금속층은 10Å∼5,000Å정도의 두께로 형성한다.

본 발명은 커패시터의 스토리지 노드를 실리콘 단결정을 성장시켜 형성하므로 공정이 간단해지고 생산성을 높일 수 있다.

이하, 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 5 내지 도 8은 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.

도 5를 참조하면, 반도체기판(10) 상에 층간절연막(30)을 형성한다. 상기 층간절연막(30)은 100Å∼30,000Å정도의 두께로 형성한다. 도시하지는 않았지만, 상기 층간절연막(30)을 형성하기 전에 상기 반도체기판(10)의 활성영역상에는 기본적으로 트랜지스터와 같은 반도체소자가 형성된다.

상기 층간절연막(30)을 형성한 후에는 상기 층간절연막(30)의 일부를 제거하여 상기 반도체기판(10)의 일부를 노출시키는데, 이 과정은 도시하지 않은 상기 층간절연막(30)의 계면 일부를 노출시키는 마스크를 사용하여 상기 층간절연막(30)의 전면을 이방성식각하여 수행한다. 이 결과 상기 반도체기판(10)의 계면을 노출시키는 콘택홀(50)을 갖는 층간절연막 패턴(30a)이 형성된다(도 6). 상기 콘택홀(50)은 0.1㎛∼1.0㎛정도의 사이즈가 되도록 형성한다.

계속해서 도 7에 도시한 바와 같이, 선택적 에피텍셜 성장(Selective Epitaxial Growth)법을 이용하여 상기 콘택홀(50)의 노출된 반도체 기판(10)의 계면에 실리콘 단결정(70)을 성장시킨다. 상기 단결정(70)의 성장높이에 의해 커패시터의 스토리지 노드의 높이가 결정되며 아울러 표면적이 결정된다. 이와 같은 본 발명의 실시예에 의하면, 스토리지 노드의 면적을 쉽게 조절하는 것이 가능하다.

상기 실리콘 단결정(70)을 성장시켜서 상기 콘택홀(50)을 채운뒤 계속적으로 상기 층간절연막(30) 위로 소정의 높이까지 성장시킨다. 예를 들면, 상기 실리콘 단결정(70)을 상기 층간절연막(30) 위로 100Å∼10,000Å정도 더 성장시킨다.

다음에는 도 8에 도시한 바와 같이, 상기 실리콘 단결정(70)의 전면에 실질적으로 커패시터의 하부전극이 되는 금속층(90)을 형성한다. 상기 금속층(90)은 텅스텐층으로서 실리콘층위에서만 선택적으로 성장하는 텅스텐을 사용하여 상기 실리콘 단결정(70)의 상기 층간절연막 패턴(30a) 위로 노출된 전면에 텅스텐층을 성장시킨다. 상기 금속층(90)은 10Å∼5,000Å정도의 두께로 형성한다.

이어서, 도면에는 도시하지 않았지만, 상기 금속층(90)의 전면에 유전막을 형성하고 다시 그 전면에는 상부전극이 되는 다른 금속층을 형성하여 커패시터를 완성한다.

이상, 본 발명의 실시에에 의한 반도체장치의 커패시터 제조방법은 한정된 영역의 기판의 계면에 실리콘 단결정을 소정의 높이로 성장시킨뒤, 실리콘상에서만 선택적으로 성장되는 텅스텐을 그 전면에 성장시켜 커패시터의 스토리지 노드를 형성한다. 또한, 상기 스토리지 노드는 상기 실리콘 단결정의 성장높이를 조절함으로써 그 높이를 조절할 수 있다. 따라서 본 발명에 의하면, 커패시터의 스토리지 노드를 형성하는데, 종래의 방법과 같이 커패시터의 스토리지 노드의 형성을 위한 별도의 사진공정이나 식각공정이 불필요하므로 공정이 간단해진다. 또한, 스토리지 노드의 형성을 위해 두꺼운 전극물질의 형성이 불필요하므로 증착설비의 유지보수주기를 길게하여 생산성을 증대시킬 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함이 명백하다.

Claims (6)

1. (a) 반도체기판에 층간절연막을 형성하는 단계;

   (b) 상기 층간절연막에 상기 반도체기판의 일부를 노출시키는 콘택홀을 형성하는 단계;

   (c) 상기 노출된 기판상에 상기 콘택홀을 완전히 채울정도로 실리콘 단결정을 성장시킨뒤 계속해서 소정의 두께만큼 더 성장시키는 단계 및

   (d) 상기 실리콘 단결정의 상기 층간절연막 위로 노출된 전면에 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
2. 제1항에 있어서, 상기 층간절연막은 100Å∼30,000Å정도의 두께로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
3. 제1항에 있어서, 상기 콘택홀은 0.1㎛∼1.0㎛의 크기로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
4. 제1항에 있어서, 상기 단결정은 층간절연막의 계면으로부터 100Å∼10,000Å정도의 두께가 될 때 까지 성장시키는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
5. 제1항에 있어서, 상기 금속층은 텅스텐층으로서 상기 텅스텐 실리콘상에서 텅스텐을 선택적으로 성장시켜서 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
6. 제5항에 있어서, 상기 텅스텐층은 10Å∼5,000Å정도의 두께로 성장시키는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.