KR19980026076A - 반도체 소자의 분리막 형성방법 - Google Patents

Abstract

반도체 소자의 분리막 형성방법에 대해 기재되어 있다. 이는, 반도체 기판의 좁은 폭의 절연영역과 넓은 폭의 절연영역에 각각 좁은 폭의 절연홈과 넓은 폭의 절연홈을 형성하는 공정, 좁은 폭의 절연홈과 넓은 폭의 절연홈의 표면에 산화막을 형성하는 공정, 산화막이 형성되어 있는 기판 전면에 다결정실리콘막을 형성하는 공정, 다결정실리콘막이 형성되어 있는 기판 전면에 산화물을 도포한 후, 이를 에치백함으로써 좁은 폭의 절연홈에는 제1 매립 산화막을 형성하고 넓은 폭의 절연홈의 측벽에는 산화막 스페이서를 형성하는 공정, 노출되어 있는 다결정실리콘막을 산화시킴으로써 좁은 폭의 절연홈에는 제2 매립 산화막을, 넓은 폭의 절연홈에는 넓은 폭의 산화막을 그리고 이들 사이의 영역에는 산화층을 형성하는 공정 및 산화층을 습식식각으로 제거하는 공정을 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 추가적인 사진공정을 행하지 않고도 넓은 폭의 절연영역에 분리막을 형성할 수 있으므로 전체적인 공정을 단순화할 수 있을 뿐만아니라 디슁현상 등의 문제가 발생하지 않는다.

Description

반도체 소자의 분리막 형성방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 좁은 폭의 분리막과 넓은 폭의 분리막을 동시에 형성하는 반도체 소자의 분리막 형성방법에 관한 것이다.

반도체 제조 선폭(line/ space)이 점점 미세화됨에 따라, 산화에 근간을 둔 소자분리 방법 (예컨대, LOCOS, SEPOX..등)은 산화 시의 버즈비크(Birs's beak) 발생에 따라 그 미세화에 한계가 있게 되었다. 이를 해결하기 위해서 연구된 것이 트렌치 절연 (trench isolation) 방법이다.

도 1 및 도 2는 종래 제1 방법에 의한 반도체 소자의 아이솔레이션 방법을 설명하기 위해 도시한 단면도이다.

반도체 기판(10)에 좁은 폭의 절연홈(13a)과 넓은 폭의 절연홈(13b)을 형성한 후, 이들 홈을 완전히 매몰하도록 산화막(16)을 결과물 기판 전면에 형성하고, 이 산화막을 에치백함으로써 상기 좁은 폭의 절연홈에는 매립 산화막(16a)를 그리고 상기 넓은 폭의 절연홈에는 넓은 폭의 산화막(16b)를 형성한다.

상술한 종래 제1 방법에 의하면, 단순한 방법으로 분리막을 형성할 수는 있으나, 넓은 폭의 절연영역과 좁은 폭의 절연영역이 동시에 존재할 경우, 좁은 폭의 절연영역은 상기 매립 산화막에 의해 완전히 커버(cover)될 수 있으나 넓은 폭의 절연영역은 반도체 기판(10)이 드러나게 되는 문제점이 발생한다.

따라서, 에치백공정 대신 화학 - 물리적 폴리슁 (CMP) 공정을 사용한 종래의 제2 방법 (도 3 참조)을 도입하였으나, 이 역시, 특정 폭 이하 크기의 좁은 폭의 절연영역에서는 반도체 기판이 드러나는 것을 막을 수 있지만 (도시되지 않음), 넓은 폭의 절연영역은 그 중간부분의 산화막이 가장자리 부분의 산화막보다 얇게 되는 디슁 (dishing) 현상이 발생해 반도체 기판이 드러나는 것을 방지할 수 없다.

상기한 CMP 공정 시 디슁 현상에 의해 반도체 기판이 드러나는 문제를 해결하기 위한 방법으로, 추가적인 포토 공정을 진행하는 방법이 있다.

도 4 및 도 5는 종래 제3 방법에 의한 반도체 소자의 아이솔레이션 방법을 설명하기 위해 도시한 단면도들이다.

도 1에서 설명한 바와 같은 공정에 의해 좁은 폭의 절연홈(13a)과 넓은 폭의 절연홈(13b)을 형성하고, 결과물 기판 전면에 산화막(20)을 형성한 후, 상기 넓은 폭의 절연영역을 덮는 포토레지스트 패턴(22)을 추가적인 포토 공정으로 형성한다 (도 4). 이어서, 상기 포토레지스터 패턴을 마스크로하여 상기 산화막을 CMP함으로써 상기 좁은 폭의 절연홈(13a)에는 좁은 폭의 분리막(20a)을 형성하고 상기 넓은 폭의 절연홈(13b)에는 넓은 폭의 분리막(20b)를 형성한다 (도 5).

상술한 종래 제3 방법에 의하면, 추가적인 포토 공정을 추가하는 등 공정이 복잡해질 뿐만아니라 고가(高價) 공정인 CMP 공정을 행해야한다는 단점이 있다.

도 6 내지 도 9는 종래 제4 방법에 의한 반도체 소자의 아이솔레이션 방법을 설명하기 위해 도시한 단면도들로서, 좁은 폭의 절연영역에는 트렌치 분리막을 형성하고, 넓은 폭의 절연영역에는, 예컨대 LOCOS 등의 산화 공정을 행하여 필드산화막을 형성한 경우이다.

반도체 기판(10) 상에 패드 산화막(23)과 제1 실리콘 질화막(26)을 차례대로 적층하고, 넓은 폭의 절연영역에 있는 상기 제1 실리콘 질화막을 식각해낸 후, 통상의 LOCOS 방식으로 넓은 폭의 절연영역의 반도체 기판(10)을 산화함으로써 필드 산화막(24)을 형성한다 (도 6).

이어서, 상기 제1 실리콘 질화막(도 6의 도면부호 26)을 제거한 후, 제2 실리콘 질화막(28)을 결과물 기판 전면에 형성하고, 좁은 폭의 절연영역에 있는 상기 제2 실리콘 질화막을 식각하여 상기 좁은 폭의 절연영역에 있는 패드 산화막(23)을 노출시키는 개구부(30)를 형성한다 (도 7).

계속해서, 상기 개구부가 형성되어 잇는 제2 실리콘 질화막(28)을 마스크로하여 반도체 기판을 식각함으로써 좁은 폭의 절연홈(31)을 형성하고, 이 좁은 폭의 절연홈(31)을 완전히 매몰하도록 결과물 기판 전면에 산화막(32)를 형성한다 (도 8).

마지막으로, 상기 산화막(도 8의 도면부호 32)을 에치백(etch back)하여 상기 좁은 폭의 절연홈에만 산화막이 매립되도록 함으로써 좁은 폭의 분리막(32a)를 형성한다.

상술한 종래의 제4 방법에 의하면, 좁은 폭의 절연영역에는 좁은 폭의 분리막을 형성하고, 넓은 폭의 절연영역에는, 예컨대 LOCOS 등의 방식으로 필드산화막을 형성함으로써 추가적인 포토 공정 및 고가의 CMP 공정을 생략할 수 있으나, 트렌치 공정과 산화 공정을 별도로 행해야하므로 전체적인 공정이 복잡해진다.

본 발명의 목적은 전체적인 공정인 단순하면서도 디슁현상 등의 문제가 발생하지 않는 반도체 소자의 분리막 형성방법을 제공하는데 있다.

도 1 및 도 2는 종래 제1 방법에 의한 반도체 소자의 아이솔레이션 방법을 설명하기 위해 도시한 단면도이다.

도 3은 종래 제2 방법에 의한 반도체 소자의 아이솔레이션 방법을 설명하기 위해 도시한 단면도들이다.

도 4 및 도 5는 종래 제3 방법에 의한 반도체 소자의 아이솔레이션 방법을 설명하기 위해 도시한 단면도들이다.

도 6 내지 도 9는 종래 제4 방법에 의한 반도체 소자의 아이솔레이션 방법을 설명하기 위해 도시한 단면도들이다.

도 10 내지 도 15는 본 발명에 의한 반도체 소자의 아이솔레이션 방법을 설명하기 위해 도시한 단면도들이다.

상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 분리막 형성방법은, 반도체 기판의 좁은 폭의 절연영역과 넓은 폭의 절연영역에 각각 좁은 폭의 절연홈과 넓은 폭의 절연홈을 형성하는 공정; 상기 좁은 폭의 절연홈과 넓은 폭의 절연홈의 표면에 산화막을 형성하는 공정; 상기 산화막이 형성되어 있는 기판 전면에 다결정실리콘막을 형성하는 공정; 상기 다결정실리콘막이 형성되어 있는 기판 전면에 산화물을 도포한 후, 이를 에치백함으로써 상기 좁은 폭의 절연홈에는 제1 매립 산화막을 형성하고 상기 넓은 폭의 절연홈의 측벽에는 산화막 스페이서를 형성하는 공정; 노출되어 있는 다결정실리콘막을 산화시킴으로써 상기 좁은 폭의 절연홈에는 제2 매립 산화막을, 상기 넓은 폭의 절연홈에는 넓은 폭의 산화막을 그리고 이들 사이의 영역에는 산화층을 형성하는 공정; 및 상기 산화층을 습식식각으로 제거하는 공정을 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.

도 10 내지 도 15는 본 발명에 의한 반도체 소자의 아이솔레이션 방법을 설명하기 위해 도시한 단면도들이다.

먼저, 도 10은 좁은 폭의 절연홈(1)과 넓은 폭의 절연홈(3)을 형성하는 공정을 설명하기 위해 도시한 것으로서, 이들은, 반도체 기판(40) 상에 패드 산화막(42)과 실리콘 나이트라이드막(44)을 차례대로 적층하는 공정, 좁은 폭의 절연영역과 넓은 폭의 절연영역의 반도체 기판이 노출되도록 상기 실리콘 나이트라이드막과 패드 산화막을 식각하는 공정 및 식각된 상기 실리콘 나이트라이드막을 마스크로하여 상기 반도체 기판을 식각함으로써 상기 좁은 폭의 절연홈(1)과 넓은 폭의 절연홈(3)을 형성하는 공정으로 진행된다.

도 11은 상기 좁은 폭의 절연홈(1)과 넓은 폭의 절연홈(3)의 측벽에 산화막(46)을 형성하고, 이후, 결과물 기판 전면에 다결정실리콘막(48)을 형성하는 공정을 진행한 후의 단면도이다.

도 12는 상기 다결정실리콘막(48)이 형성되어 있는 결과물 기판 전면에 산화물을 도포하고, 이후, 이를 에치백(etch-back)하여 상기 좁은 폭의 절연홈(도 10의도면부호 1)을 완전히 매립하는 제1 매립 산화막(50)과 상기 넓은 폭의 절연홈(도 10의 도면부호 3)의 측벽을 덮는 산화막 스페이서(52)를 형성한 후의 단면도이다.

도 13은 상기 매립산화막(50)과 산화막 스페이서(52) 사이로 노출된 상기 다결정실리콘막(도 12의 도면부호 48)을 산화시킴으로써 좁은 폭의 절연홈에는 제2 매립 산화막(50a)을 형성하고, 넓은 폭의 절연홈에는 넓은 폭의 산화막(52a)를 형성한 후의 단면도이다. 이때, 상기 제2 매립 산화막(50a)와 넓은 폭의 산화막(52a)를 제외한 영역에도 산화막이 형성되는데, 이는 다결정실리콘막이 반도체 기판 전영역에 형성되어 있기 때문이다.

도 14는 상기 좁은 폭의 절연홈과 넓은 폭의 절연홈을 제외한 영역에 있는 산화막을 습식식각으로 제거한 후의 단면도이다.

도 15는 상기 실리콘 나이트라이드(도 14의 도면부호 44)를 제거한 후의 최종적인 단면도로서, 소자간 절연을 위해, 좁은 폭의 절연영역에는 제2 매립 산화막(50a)이 형성되어 있고, 넓은 폭의 절연영역에는 넓은 폭의 산화막(52a)이 형성되어 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

본 발명에 의한 반도체 소자의 분리막 형성방법에 의하면, 추가적인 사진공정을 행하지 않고도 넓은 폭의 절연영역에 분리막을 형성할 수 있으므로 전체적인 공정을 단순화할 수 있을 뿐만아니라 디슁현상 등의 문제가 발생하지 않는다.

Claims (1)

1. 반도체 기판의 좁은 폭의 절연영역과 넓은 폭의 절연영역에 각각 좁은 폭의 절연홈과 넓은 폭의 절연홈을 형성하는 공정;

   상기 좁은 폭의 절연홈과 넓은 폭의 절연홈의 표면에 산화막을 형성하는 공정;

   상기 산화막이 형성되어 있는 기판 전면에 다결정실리콘막을 형성하는 공정;

   상기 다결정실리콘막이 형성되어 있는 기판 전면에 산화물을 도포한 후, 이를 에치백함으로써 상기 좁은 폭의 절연홈에는 제1 매립 산화막을 형성하고 상기 넓은 폭의 절연홈의 측벽에는 산화막 스페이서를 형성하는 공정;

   노출되어 있는 다결정실리콘막을 산화시킴으로써 상기 좁은 폭의 절연홈에는 제2 매립 산화막을, 상기 넓은 폭의 절연홈에는 넓은 폭의 산화막을 그리고 이들 사이의 영역에는 산화층을 형성하는 공정; 및

   상기 산화층을 습식식각으로 제거하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 분리막 형성방법.