KR19980024898A - 로우 바이어스 전압 기입 드라이버 - Google Patents

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KR19980024898A
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KR1019970048413A
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알버트 엠. 헌팅톤
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윌리엄 비. 켐플러
실리콘 시스템즈, 인크.
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Abstract

로우 헤드 바이어스 전압 기입 드라이버가 기술되었다. 본 발명은 제1 전류원의 제1 단자에 결합된 양극 전원 단자를 포함한다. 제1 기입 드라이버 헤드 단자는 제1 전류원의 제2 단자에 결합된다. 제1 스위치의 제1 단자는 제1 기입 드라이버 헤드 단자에 결합된다. 제1 스위치의 제2 단자는 음극 전원 단자에 결합된다. 제2 전류원은 양극 전원 단자에 결합된다. 제2 기입 드라이버 헤드 단자는 제2 전류원의 제2 단자에 결합된다. 제2 스위치의 제1 단자는 제2 기입 드라이버 헤드 단자에 결합된다. 제2 스위치의 제2 단자는 음극 전원 단자에 결합된다.

Description

로우 바이어스 전압 기입 드라이버
본 발명은 자기 기록용 유도형 기록 헤드를 동작하는데 사용되는 기입 드라이버(write driver) 분야에 관한 것이다.
디스크 구동시, 기입 드라이버 헤드는 자기 기록 디스크에 매우 까까이 배치되어 있다. 고용량성 자기 기록 시스템에서의 기입 드라이버 헤드와 자기 기록 매체 사이의 분리 감소로 인해 기입 헤드로부터 매체로 아크가 발생되어 기입 헤드의 고장까지의 평균 시간에 대해 상당한 제한을 가한다. 성능 및 기입 헤드 신뢰도를 최대화하기 위해서는, 기입 헤드는 아크를 방지하면서 디스크 가까이에 배치되어야 한다. 이러한 문제점을 보다 잘 이해하기 위해, 다음의 배경을 이해하는 것이 중요하다.
디스크 드라이브 및 테이프 드라이브와 같은 자기 기록 메모리 시스템은 여러해에 걸쳐 발생된 정보를 컴퓨터에 저장하는 공공 수단이었다. 자기 디스크 드라이브에서, 디지탈 정보는 통상적으로 자계를 보유할 수 있는 물질로 구성된 디스크 상의 동심 트랙 상에 비트로 기록된다. 저장된 각각의 디지탈 비트는 디스크 상의 자기 입자 영역으로 표시된다. 디스크 상의 자계의 배향으로 비트가 1 또는 0인지의 여부가 표시된다.
자기 디스크 드라이브에서, 자계는 통상적으로 디스크면 상부의 암(arm)으로부터 연장된 기입 헤드에 의해 발생된다. 기입 헤드는 유도형 코일을 통해 흐르는 전류에 따른 방향 및 크기를 갖는 집중화된 전자계를 생성할 수 있는 유도형 코일을 포함한다. 기입 헤드를 통해 전류가 흐르는 방향을 변화시킴으로써 디스크면 상에 데이타가 기록된다. 기입 헤드의 유도형 코일을 통해 전류를 흐르게 하는데 사용되는 장치는 일반적으로 기입 드라이버라 알려져 있다. 기입 드라이버는 디지탈 입력 신호를 수용하고 설정된 전류를 디지탈 신호의 극성에 의해 결정된 방향으로 기입 헤드를 통하도록 한다.
도 1은 통상의 기입 드라이버의 한 형태의 개념적 블럭도를 도시한다. 스위치(110)의 한 단자는 양극 전원에 결합된다. 스위치(110)의 제2 단자는 기입 헤드 단자 HWX및 전류원(116)의 제1 단자에 결합된다. 전류원(116)의 제2 단자는 음극 전원에 결합된다. 유사하게, 스위치(112)의 제1 단자는 양극 전원에 결합된다. 스위치(112)의 제2 단자는 기입 헤드 단자 HWY및 전류원(114)의 제1 단자에 결합된다. 전류원(114)의 제2 단자는 음극 전원에 결합된다.
도시되지 않았지만, 제어 신호 동작시, 회로 내의 전류 경로를 제어하는 2가지의 가능한 상태를 갖는다. 제1 상태에서는, 제어 신호가 스위치(110) 및 전류원(114)를 온시키며 스위치(112) 및 전류원(116)을 오프시킨다. 제2 상태에서는, 제어 신호가 스위치(112) 및 전류원(116)을 온시키고 스위치(110) 및 전류원(114)를 오프시킨다. 그러므로, 제1 동작 상태에서, 전류는 HWX와 HWY를 접속하는 기입 헤드를 통하여 스위치(110)를 통해 전류원(114) 및 음극 전원으로 흐른다. 제2 동작 상태에서, 전류는 HWX와 HWY를 접속하는 기입 헤드를 통하여 스위치(112)를 통해 전류원(116) 및 음극 전원으로 흐른다. 이들 2가지 동작 상태는 자기 기록 매체 상의 단일 비트에 대응하는 자계의 배향을 규정한다.
도 2는 또 다른 통상적인 기입 드라이버 구성의 개념적 블럭도를 도시한다. 도 2는 전류원(114 및 116)을 대체하는 스위치(214 및 216)을 구비하며 음극 전원과 직렬로 전류원(218)을 추가하여 도 1과 유사하다.
도 3은 예를 들어 도 1 및 도 2에 도시된 기입 드라이버를 포함하는 통상의 종래 기술의 기입 헤드의 수개의 스위칭 주기에 걸친 기입 헤드 바이어스 전압을 도시한다. 도 3의 실선은 기입 헤드의 HWX측의 전압을 나타낸다. 점선은 기입 헤드의 HWY측의 전압을 나타낸다. 기입 헤드를 통해 흐르는 전류의 방향이 전환될 때 큰 과도 전압이 발생된다. 기입 헤드의 양측에 대한 정상 상태 바이어스 전압은 9V 이상이다. 이러한 하이 바이어스 전압은 기입 헤드에 대해 신뢰도 문제를 발생한다. 예를 들어, 하이 바이어스 전압은 기입 헤드와 매체 사이의 전기적 방전의 가능성을 증가시킨다. 이러한 형태의 전기적 방전은 특히 방전이 빈번히 발생되는 기입 헤드를 손상시킬 수 있다.
1995년 1월 31일 Chiou 등에 허여되고 본 발명의 양수인에게 양도된 미국 특허 제5,386,328호에는 상부 전압 궤도와 하부 전압 궤도 사이에서 진동되는 헤드 전압을 갖는 2 단자 유도형 헤드 기입 드라이버가 개시되어 있다. 진동하는 궤도 전압에 대한 궤도를 갖는 기입 드라이버는 기입 헤드가 음극 전원 궤도 근처에 있을 경우 아크의 가능성이 증가하며 기입 헤드로부터 기록 매체로 아크되기 쉽다.
따라서, 기입 헤드로부터 기록 매체로의 아크를 감소시킴으로써 자기 기록 시스템의 신뢰도를 향상시키기 위한 개선된 기입 드라이버가 필요하다.
본 발명은 예를 들어 디스크 드라이브에서 사용되는 유도형 기록 헤드용의 개선된 기입 드라이버 시스템을 제공한다. 본 발명은 제1 전류원의 제1 단자에 결합된 양극 전원 단자를 포함한다. 제1 기입 드라이버 헤드 단자는 제1 전류원의 제2 단자에 결합된다. 제1 스위치의 제1 단자는 제1 기입 드라이버 헤드 단자에 결합된다. 제1 스위치의 제2 단자는 음극 전원 단자에 결합된다.
제2 전류원은 양극 전원 단자에 결합된다. 제2 기입 드라이버 헤드 단자는 제2 전류원의 제2 단자에 결합된다. 제2 스위치의 제1 단자는 제2 기입 드라이버 헤드 단자에 결합된다. 제2 스위치의 제2 단자는 음극 전원 단자에 결합된다.
이러한 기입 드라이버 구성은 예를 들어 12V 양극 전원을 사용하여 2V 미만의 음극 전원에 가까운 기입 드라이버 헤드 바이어스 전압을 제공할 수 있다. 로우 헤드 바이어스 전압은 헤드로부터 기록 매체로의 전기적 방전의 위험을 감소시킨다.
도 1은 통상적 기입 드라이버의 한 형태의 개념적 블럭도.
도 2는 또 다른 통상적 기입 드라이버 구성의 개념적 블럭도.
도 3은 통상적 종래 기술의 기입 드라이버의 수개의 스위칭 주기에 걸친 기입 헤드 바이어스 전압.
도 4는 본 발명의 한 실시예의 개념적 블럭도.
도 5는 본 발명의 로우 바이어스 전압 기입 드라이버의 한 실시예의 블럭도.
도 6은 본 발명의 한 실시예의 수개의 스위칭 주기 동안의 헤드 바이어스 전압을 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
410, 412 : 전류원
414, 416 : 스위치
본 발명은 로우 헤드 바이어스 전압 기입 드라이버에 관한 것이다. 다음의 설명에서는, 본 발명을 보다 완전히 이해할 수 있도록 다양한 특정한 상세 설명이 주어진다. 그러나, 본 기술 분야의 숙련자라면 본 발명이 특정한 상세 설명없이도 실행될 수 있다는 것을 알 수 있을 것이다. 다른 경우에, 공지된 특징들은 본 발명을 불필요하게 모호하게 하지 않도록 상세히 기술되지는 않았다.
본 발명은 예를 들어 12V 양극 전원을 사용하여 2V 미만의 음극 전원이 구비된 개선된 기입 드라이버 회로 구성을 제공한다. 로우 헤드 바이어스 전압은 헤드로부터 기록 매체로의 전기적 방전의 위험을 감소시킨다. 본 발명은 일반적으로 자기 기록 분야에 응용된다. 본 발명의 특정 응용에는 예를 들어 컴퓨터 디스크 드라이브, 디지탈 오디오 테이프 기록 시스템 및 컴퓨터 테이프 카트리지 시스템이 포함된다.
도 4는 본 발명의 한 실시예의 개념적 블럭도를 도시한다. 전류원(410)의 제1 단자는 양극 전원 PS에 결합된다. 전류원(410)의 제2 단자는 기입 헤드 단자 HWX및 스위치(414)의 제1 단자에 결합된다. 스위치(414)의 제2 단자는 음극 전원 NS에 결합된다. 전류원(412)의 제1 단자는 양극 전원에 결합된다. 스위치(412)의 제2 단자는 기입 헤드 단자 HWY및 스위치(416)의 제1 단자에 결합된다. 스위치(416)의 제2 단자는 음극 전원에 결합된다. 기입 드라이버 제어 신호 WDX는 전류원(410) 및 스위치(416)에 결합된다. 기입 드라이버 제어 신호 WDY는 전류원(412) 및 스위치(414)에 결합된다.
동작시, WDX가 하이(high)이고 WDY가 로우(low)이면, 전류원(410)이 온되고 스위치(416)은 폐쇄되고, 전류원(412)는 오프되고 스위치(414)는 개방된다. 따라서, 전류는 양극 전원으로부터 전류원(410)을 통해 유도형 헤드 양단의 HWX에서 HWY로, 스위치(416)을 통해 음극 전원으로 흐른다. WDX가 로우이고 WDY가 하이이면, 전류원(412)가 온되고 스위치(414)가 폐쇄되고, 전류원(410)은 오프되고 스위치(416)은 개방된다. 그러므로, 전류는 양극 전원으로부터 전류원(412)를 통해 유도형 헤드 양단의 HWY에서 HWX로, 스위치(414)를 통해 음극 전원으로 흐른다. 이들 두가지 동작 상태는 자기 기록 매체 상의 영역들의 자계 배향을 규정하여 디지탈 데이타를 저장하는데 사용된다.
기입 헤드 단자 HWX및 HWY가 전류원을 통하는 대신에 스위치를 통해 음극 전원에 결합되면 기입 헤드의 바이어스 전압이 감소될 수 있다. 헤드 바이어스 전압을 감소시키면 기록 매체로의 전류의 헤드 방전의 위험성을 감소시키므로, 헤드의 손상 위험성을 감소시킨다.
도 5는 본 발명의 로우 바이어스 전압 기입 드라이버의 한 실시예를 도시한다. 기입 드라이버 입력 WDY은 인버터 I2의 입력에 결합된다. 인버터 I2의 출력은 NPN 트랜지스터 Q4의 베이스에 결합된다. 트랜지스터 Q4의 콜렉터는 PMOS FET M23의 게이트 및 저항기 R2의 제1 단자에 결합된다. 트랜지스터 Q4의 에미터는 저항기 R4를 통해 음극 전원에 결합된다. 저항기 R2의 제2 단자는 양극 전원 PS1에 결합된다. FET M23 및 M1의 소스는 양극 전원 PS1에 결합된다. FET M23의 드레인은 PMOS FET M1의 드레인, PNP 트랜지스터 Q6의 베이스 및 쇼트키 다이오드 D2의 입력에 결합된다.
PMOS FET M1 및 M3, 및 NPN 트랜지스터 Q10, Q11 및 Q13은 유도형 헤드 양단의 단자들 HWX및 HWY를 통해 흐르는 전류를 정의하는 전류 미러 부분이다. PMOS FET M23은 M1-M3 전류원을 제어하는 스위치이다. PNP 트랜지스터 Q6은 M1-M3 전류원의 턴온 시간을 감소시킨다. 전류 미러 입력 IW은 트랜지스터 Q13의 베이스 및 트랜지스터 Q10의 콜렉터에 결합된다. 트랜지스터 Q13의 에미터는 트랜지스터 Q10 및 Q11의 베이스에 결합된다. 트랜지스터 Q10의 에미터는 저항기 R29를 통해 음극 전원에 결합된다. 트랜지스터 Q11의 에미터는 저항기 R21을 통해 음극 전원에 결합된다. 트랜지스터 Q11의 콜렉터는 FET M1의 드레인에 결합된다. 쇼트키 다이오드 D2의 출력은 저항기 R6의 제1 단자 이외에 PMOS FET M1 및 M3의 게이트에 결합된다. 저항기 R6의 제2 단자는 PS1에 결합된다.
PMOS FET M11 및 NMOS FET M13은 인버터 형태를 형성한다. FET M11의 소스는 트랜지스터 Q6의 에미터에 결합된다. FET M11 및 M13의 게이트는 입력 WDY에 결합된다. FET M11의 드레인은 저항기 R11의 제1 단자에 결합된다. 저항기 R11의 제2 단자는 FET M13의 소스에 결합된다.
쇼트키 NPN 트랜지스터 Q2는 유도형 헤드 양단의 단자 HWX및 HWY를 통해 전류를 흐르게 하는 하부 스위치를 형성한다. 트랜지스터 Q2의 베이스는 FET M13의 소스에 결합된다. 트랜지스터 Q2의 에미터는 음극 전원에 결합된다. 트랜지스터 Q2의 콜렉터는 PMOS FET M5의 드레인 및 유도형 헤드 양단의 단자 HWX및 HWY에 결합된다. FET M5의 소스는 FET M3의 드레인에 결합된다. FET M5의 게이트는 양극 전원 PS 및 트랜지스터 Q13의 콜렉터에 결합된다. FET M5의 바디 단자(body terminal)는 M5의 소스에 결합된다.
도 5의 회로의 좌측 절반은 본질적으로 상기의 우축 절반의 미러 형상이다. 기입 드라이버 입력 WDX은 입력 인버터 I1에 결합된다. 인버터 I1의 출력은 NPN 트랜지스터 Q3의 베이스에 결합된다. 트랜지스터 Q3의 콜렉터는 PMOS FET M22의 에미터 및 저항기 R1을 통해 양극 전원 PS1에 결합된다. Q3의 에미터는 저항기 R3를 통해 음극 전원에 결합된다. FET M22 및 M0의 소스는 PS1에 결합된다. FET M22의 드레인은 PMOS FET M0의 드레인, PNP 트랜지스터 Q5의 베이스 및 쇼트키 다이오드 D1의 입력에 결합된다.
PMOS FET M0 및 M2 및 NPN 트랜지스터 Q10-Q13은 유도형 헤드 양단의 단자들 HWX및 HWY을 통해 흐르는 전류를 규정하는 전류 미러 부분을 형성한다. PMOS FET M22는 M0-M2 전류원을 제어하는 스위치이다. PNP 트랜지스터 Q5는 M0-M2 전류원의 턴온 시간을 감소시킨다. 트랜지스터 Q12의 베이스는 트랜지스터 Q10 및 Q11의 베이스에 결합된다. Q12의 에미터는 저항기 R22를 통해 음극 전원에 결합된다. Q12의 콜렉터는 FET M0의 드레인에 결합된다. 쇼트키 다이오드 D1의 출력은 저항기 R5를 통해 PS1 이외에 PMOS FET M0 및 M2의 게이트에 결합된다.
PMOS FET M10 및 NMOS FET M12는 인버터 형태를 형성한다. FET M10의 소스는 트랜지스터 Q5의 에미터에 결합된다. FET M10의 게이트는 입력 WDX에 결합된다. FET M10의 드레인은 저항기 R19를 통해 FET M12의 소스에 결합된다. FET M12의 드레인은 음극 전원에 결합된다. 이 실시예에서, WDX및 WDY는 CMOS 제어 신호이다. 본 발명의 다른 실시예는 논-CMOS 제어 신호, 예를 들어 에미터 결합형 로직(ECL) 레벨 제어 신호를 사용하여 이루어질 수 있다.
쇼트키 NPN 트랜지스터 Q1은 유도형 헤드 양단의 단자 HWX및 HWY를 통해 전류를 흐르게 하는 스위치를 형성한다. 트랜지스터 Q1의 베이스는 FET M12의 소스에 결합된다. 트랜지스터 Q1의 에미터는 음극 전원에 결합된다. 트랜지스터 Q1의 콜렉터는 유도형 헤드 양단의 단자 HWX및 HWY및 PMOS FET M4의 드레인에 결합된다. FET M4의 소스는 FET M2의 드레인에 결합된다. FET M4의 게이트는 양극 전원 PS 및 FET M10의 소스에 결합된다. FET M4의 바디 단자는 M4의 소스에 결합된다.
회로에 대한 2가지 주요한 기입 동작이 존재하는데, 그 중 하나는 M2로부터 M4를 통해 기입 헤드 양단의 단자 HWX및 HWY로, Q2를 통해 음극 전원으로 전류를 구동한다. 또 다른 기입 동작은 M3로부터 M5를 통해 기입 헤드 양단의 단자 HWX및 HWY를 통해, Q1을 통해 음극 전원으로 전류를 구동하는 것이다. 동작시, 기입 드라이버 입력 WDX이 하이이고 WDY는 로우이면, 인버터 I1은 하이 WDX신호를 반전시켜 트랜지스터 Q3을 오프시킨다. 오프된 Q3은 PMOS FET M22의 게이트가 고전압이 되도록 하여 M22를 오프시킨다. Q12를 포함하는 전류 미러를 통해 도출된 M22 오프 전류로 인해 PNP 트랜지스터 Q5의 베이스의 전압을 보다 저하시켜 Q5를 온시키며 M0 및 M2의 게이트의 전압을 보다 저하시켜 M0 및 M2를 온시킨다.
회로 인버터 I2의 다른측에서는 WDY를 로우 신호로 반전시켜 트랜지스터 Q4를 온시킨다. 온된 Q4는 PMOS FET M23의 게이트의 전압을 보다 저하시켜 M23을 온시킨다. 이것은 Q6의 게이트의 전압을 상승시켜 Q6을 오프시키며 전류가 다이오드 D2를 통과하도록 하여 PMOS FET M1 및 M3의 게이트의 전압을 상승시켜 M1 및 M3을 오프시킨다.
회로의 스위치부의 경우, M10 및 M12에 의해 형성된 인버터는 WDX를 하이 신호로 반전시킨다. 이 동작은 쇼트키 NPN 트랜지스터 Q1을 오프시킨다. M11 및 M13에 의해 형성된 인버터는 WDY를 로우 신호로 반전시켜 쇼트키 NPN 트랜지스터 Q2를 온시킨다. 그러므로, WDX를 하이로 WDY를 로우로 반전시키면, M2를 통해 M4를 통하여 기입 헤드, Q2, 및 음극 전원으로 저 전류가 흐른다.
유사하게, WDX가 로우이고 WDY가 하이인 경우, M3로부터 M5를 통해 기입 헤드를 통하여 Q1 및 음극 전원으로 고 전류가 흐른다. 이들 두 경로들간의 전류를 스위칭하면, 기입 헤드가 자기 기록 매체, 예를 들어 컴퓨터 하드 디스크 플래터 상의 비트의 자계 배향을 변화된다.
본 발명의 한 실시예의 수개의 스위칭 주기 동안의 헤드 바이어스 전압이 도 6에 도시되어 있다. 도 6의 실선은 기입 헤드의 HWX측의 전압을 나타낸다. 점선은 기입 헤드의 HWY측의 전압을 나타낸다. 정상 상태 동작 동안 도 6에 도시된 바와 같이, 기입 헤드의 양측의 바이어스 전압은 1.5 V 미만이다. 본 발명의 로우 정상 상태 헤드 바이어스 전압은 헤드와 기록 매체간의 아크를 감소시킴으로써 기입 헤드의 신뢰도 및 내구성을 향상시킨다.
통상적으로 기입 드라이버 회로는 NPN 트랜지스터가 보다 강한 구동력을 가지므로 기입 헤드를 통해 전류를 구동하는데 NPN 트랜지스터 전류원을 사용한다. 도 5에 도시된 본 발명의 한 실시예에서, M2-M5를 포함하여 PMOS FET 전류원은 기입 헤드를 통해 전류를 구동한다. 이들 PMOS FET는 헤드를 통해 전류의 방향을 신속히 전환하는데 필요한 고전류를 제공하고 자기 기록 매체 내의 비트를 규정하기에 충분한 자계를 유도하도록 비교적 커진다. PMOS FET의 크기가 증가되면 FET의 게이트 용량 및 소정의 제어 전류에 대한 턴온 시간이 증가된다.
PNP 헬퍼(helper) 트랜지스터 Q5 및 Q6 및 다이오드 D1 및 D2는 FET의 스위칭 속도를 증가시킨다. 기입 드라이버 제어 신호 WDY가 하이가 되면, 인버터 I2는 Q4에 로우 신호를 제공하여 Q4를 오프시킨다. 오프된 Q4는 PMOS FET M23의 게이트의 전압을 증가시켜 M23을 오프시킨다. Q11은 PNP 트랜지스터 Q6로부터 전류를 도출하여 Q6을 온시키는 전류 미러 부분이다. 다이오드 D2는 그것이 Q6의 베이스의 전압이 M1 및 M3의 게이트의 전압보다 낮으면 역바이어스되기 때문에 M1 및 M3의 비교적 큰 게이트 캐패시턴스를 분리한다. M1 및 M3을 분리하면 게이트 캐패시턴스는 Q6의 스위칭 속도를 증가시킨다. 온된 Q6은 M1 및 M3의 게이트로부터 전류를 도출하여 M1 및 M3을 온시킨다. 따라서, PNP 트랜지스터 Q5 및 Q6 및 다이오드 D1 및 D2는 PMOS FET 드라이버 M2 및 M3의 스위칭 속도를 증가시키며 이들 보다 큰 사이즈의 PMOS FET를 보상한다.
본 발명은 다양한 회로 구성으로 실현될 수도 있다. 예를 들어, M2, M3, M4 및 M5로 구성된 기입 드라이버 전류원의 한 실시예는 PNP 트랜지스터 전류원으로 대체된다. 다른 실시예에서는, Q1 및 Q2에 의해 형성된 스위치가 NMOS FET 스위치로 대체된다.
따라서, 저 헤드 바이어스 기입 드라이버가 기술되었다. 본 발명이 이므이의 특정 실시예에 대해 기술되었지만, 본 기술 분야의 숙련자는 본 발명의 특징들이 다른 실시예에도 응용될 수 있으며 그들 모두가 본 발명의 범위 내에 포함되리라는 것을 잘 알 수 있을 것이다.

Claims (14)

  1. 기입 드라이버 회로에 있어서,
    음극 전원 단자, 양극 전원 단자;
    상기 양극 전원 단자에 결합된 제1 전류원;
    상기 제1 전류원에 결합된 제1 기입 드라이버 헤드 단자;
    상기 양극 전원 단자에 결합된 제2 전류원;
    상기 제2 전류원에 결합된 제2 기입 드라이버 헤드 단자;
    제1 단자가 상기 제1 기입 드라이버 헤드 단자에 결합되어 있는 제1 스위치; 및
    제1 단자가 상기 제2 기입 드라이버 헤드 단자에 결합되어 있는 제2 스위치
    를 포함하고,
    상기 제1 및 제2 스위치의 제2 단자는 상기 음극 전원 단자에 결합되어 있어 상기 제1 및 제2 기입 헤드 단자의 바이어스 전압을 상기 양극 전원 단자 전압보다 상기 음극 전원 단자 전압에 가깝게 하는 것을 특징으로 하는 기입 드라이버 회로.
  2. 제1항에 있어서,
    상기 제1 전류원은 스위치된 전류원이며,
    상기 제2 전류원은 스위치된 전류원인 것을 특징으로 하는 기입 드라이버 회로.
  3. 제2항에 있어서,
    상기 제1 전류원의 스위칭 타임을 감소시키기 위해 상기 제1 전류원에 결합된 제1 전류원 스위치 드라이버 트랜지스터; 및
    상기 제2 전류원의 스위칭 타임을 감소시키기 위해 상기 제2 전류원에 결합된 제2 전류원 스위치 드라이버 트랜지스터
    를 더 포함하는 것을 특징으로 하는 기입 드라이버 회로.
  4. 제3항에 있어서, 상기 제1 및 제2 전류원은 PMOS FET로 구성되는 것을 특징으로 하는 기입 드라이버 회로.
  5. 제4항에 있어서,
    상기 제1 전류원 스위치 드라이버 트랜지스터는 PNP 트랜지스터를 포함하며,
    상기 제2 전류원 스위치 드라이버 트랜지스터는 PNP 트랜지스터를 포함하는
    것을 특징으로 하는 기입 드라이버 회로.
  6. 제3항에 있어서,
    각각이 제1 및 제2 단자를 갖고 있는 제1 및 제2 분리 다이오드(isolation diode)를 더 포함하되,
    상기 제1 분리 다이오드의 제1 단자는 상기 제1 전류원에 결합되며, 상기 제1 분리 다이오드의 제2 단자는 상기 제1 전류원 스위치 드라이버 트랜지스터에 결합되며,
    상기 제2 분리 다이오드의 제1 단자는 상기 제2 전류원에 결합되며, 상기 제2 분리 다이오드의 제2 단자는 상기 제2 전류원 스위치 드라이버 트랜지스터에 결합되는 것을 특징으로 하는 기입 드라이버 회로.
  7. 제6항에 있어서, 상기 제1 및 제2 기입 헤드 단자의 상기 바이어스 전압은 2 V 미만인 것을 특징으로 하는 기입 드라이버 회로.
  8. 제7항에 있어서, 상기 제1 및 제2 스위치는 상기 음극 전원 단자에 직접 결합되는 것을 특징으로 하는 기입 드라이버 회로.
  9. 제8항에 있어서, 상기 기입 드라이버 회로는 디스크 드라이브 유도형 기입 헤드를 구동하는 것을 특징으로 하는 기입 드라이버 회로.
  10. 제9항에 있어서, 상기 제1 및 제2 스위치는 CMOS 레벨 입력 신호에 의해 제어되는 것을 특징으로 하는 기입 드라이버 회로.
  11. 제9항에 있어서, 상기 제1 및 제2 스위치는 ECL 레벨 입력 신호에 의해 제어되는 것을 특징으로 하는 기입 드라이버 회로.
  12. 제3항에 있어서, 상기 제1 및 제2 전류원은 PNP 트랜지스터로 구성되는 것을 특징으로 하는 기입 드라이버 회로.
  13. 제3항에 있어서, 상기 제1 및 제2 스위치는 쇼트키 NPN 트랜지스터로 구성되는 것을 특징으로 하는 기입 드라이버 회로.
  14. 제3항에 있어서, 상기 제1 및 제2 스위치는 NMOS FET로 구성되는 것을 특징으로 하는 기입 드라이버 회로.
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