KR20000028667A - 교차결합형 에이치-구동 장치 및 에이치-구동 회로와 저항 용량 시상수의 선택적 감소 방법 - Google Patents

교차결합형 에이치-구동 장치 및 에이치-구동 회로와 저항 용량 시상수의 선택적 감소 방법 Download PDF

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마세나스찰스제이
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포만 제프리 엘
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Abstract

H-구동 회로내 하나 이상의 RC 시상수를 선택적으로 감소시키기 위한 메카니즘을 가지는 H-구동 회로를 제공한다. H-구동 회로내 하나 이상의 RC 시상수를 선택적으로 감소시키면, H-구동 회로의 하나 이상의 풀업 트랜지스터의 턴온 시간이 감소되고, 전력 소비의 증가가 거의 없이도 H-구동 회로의 속도가 증가된다. 각 RC 시상수는 바람직하게, 감소시킬 턴온 시간을 가지는 풀업 트랜지스터에 동작결합된 저항 감소기와 H-구동 회로의 출력 단자 사이의 피드백 경로를 통하여 선택적으로 감소된다. 바람직하게, 저항 감소기는 트랜지스터, 보다 바람직하게는 MOSFET, 가장 바람직하게는 p채널 MOSFET를 포함한다.

Description

에이치-구동 장치 및 에이치-구동 회로와 저항 용량 시상수의 선택적 감소 방법{METHOD AND APPARATUS FOR INCREASING THE SPEED OF WRITE DRIVER CIRCUITRY}
본 발명은 자기 저장 매체에 관한 것으로서, 보다 구체적으로는 자기 저장 매체에 정보를 기록하기 위한 개선된 기록 구동 회로(write driver circuit)에 관한 것이다.
컴퓨터 하드 드라이브와 같은 자기 저장 장치는 자기 저장 매체(예를 들면, Fe2O3, NiCo 등을 포함한 자기 디스크)에 이진 정보(binary information)를 기록하고 이 매체로부터 이진 정보를 판독한다. 자기 저장 매체내의 영역(domains)의 자화를 (예를 들어, 바이너리 "1"을 나타내는) 제 1 자화 또는 (예를 들어, 바이너리 "0"을 나타내는) 제 2 자화로 변경시킴으로써 이진 정보를 자기 저장 매체에 기록한다. 일정한 속도로 자화된 매체를 회전시킴으로써, 그리고, 각 자화된 영역에 의해 발생되는 시간에 따른 자속의 변경을 감지함으로써 자기 저장 매체로부터 기록된 이진 정보를 판독한다.
각 자기 저장 장치내에서, 자기 저장 매체에 부가적으로 기록 헤드가 제공되는데, 이 기록 헤드는 자기 저장 매체내 영역의 자화를 제 1 자화와 제 2 자화 사이에서 변경시키는 2 방향 자속 또는 "바이폴라(bipolar)" 자속을 발생시키기 위한 유도 코일(inductive coil)을 포함한다. 기록 구동 회로는 이 유도 코일을 통해 바이폴라 전류를 구동함으로써 바이폴라 자속를 발생시킨다.
도 1a 및 도 1b을 참조하여 후술되는 바와 같이, 전형적으로, 유도성 기록 헤드를 구동시키는 기록 구동 회로의 속도는 자기 저장 장치의 최대 동작 속도(예를 들면, 최대 판독/기록 시간)를 좌우하며, 이 기록 구동 회로의 속도는 기록 헤드의 유도 코일을 통하여 흐르는 전류의 방향을 스위칭(switching)하는데 필요한 시간이다.
자기 저장 장치는 전형적으로 도 1a의 H-구동 회로(100)(이후로부터 "종래의 H-구동기(100)"로 참조)처럼 H-구동 회로로서 알려진 기록 구동 회로를 사용한다. 종래의 H-구동기(100)는 H-구동기(100)의 제 1 차동 출력 단자 OUTT(예를 들면, "출력 트루(Output True)")와 제 2 차동 출력 단자 OUTC(예를 들면, "출력 보수(Output Complement)") 사이에 연결된 기록 코일(예를 들면, 기록 코일(102))을 통하여 차동 전류를 구동시킴으로써, 기록 코일(102)에 인접한 (도시되지 않은) 자기 저장 매체의 자화에 영향을 준다. 특히, H-구동기(100)의 제 1 차동 입력 단자 INT(예를 들면, "입력 트루")와 제 2 차동 입력 단자 INC(예를 들면, "입력 보수") 사이에 인가되는 차동 입력 전압은 기록 코일(102)을 통하여 흐르는 차동 전류의 방향을 제어함으로써, (도시되지 않은) 자기 저장 매체에 기록되는 자화를 제어한다.
전형적인 차동 입력 전압이 -2 볼트에 중심을 둔 500 밀리볼트(milivolts)일 수 있으므로, 입력 단자 INT또는 INC상의 "하이(high)" 입력 전압 레벨은 -1.75 볼트이고, 입력 단자 INT또는 INC상의 "로우(low)" 입력 전압 레벨은 -2.25 볼트이다. 또한, 다른 차동 입력 전압 및 중심 전압이 사용될 수 있다.
H-구동기(100)는 (예를 들어, 후술되는 바와 같이 전류가 기록 코일(102)을 통해 제 1 방향으로 흘러가도록 함으로써) 출력 단자 OUTC를 출력 단자 OUTT에 비해 낮은 전압 레벨로 낮추기 위한 제 1 풀다운 트랜지스터(pull-down transistor)(Q1)와, (예를 들어, 후술되는 바와 같이 전류가 기록 코일(102)을 통해 제 2 방향으로 흘러가도록 함으로써) 출력단자 OUTT를 출력 단자 OUTC에 비해 낮은 전압 레벨로 낮추기 위한 제 2 풀다운 트랜지스터(Q2)를 더 포함한다.
제 1 풀다운 트랜지스터(104)는 입력 단자 INT에 연결된 베이스 리드(base lead), 출력 단자 OUTC에 연결된 컬렉터 리드 및 제 1 전류원(J1)(110)을 통하여 음전압 레일(Vee)(108)에 연결된 에미터 리드를 가진다. 제 2 풀다운 트랜지스터(106)는 입력 단자 INC에 연결된 베이스 리드, 출력 단자 OUTT에 연결된 컬렉터 리드, 그리고, 제 1 풀다운 트랜지스터(104)의 에미터 리드 및 제 1 전류원(110)에 연결된 에미터 리드를 가진다.
또한, 출력 단자 OUTC를 출력 단자 OUTT에 비해 높은 전압 레벨로 승압시키기 위한 제 1 풀업 트랜지스터(pull-up transistor)(Q5)와, 출력 단자 OUTT를 출력 단자 OUTC에 비해 높은 전압 레벨로 승압시키기 위한 제 2 풀업 트랜지스터(Q6)가 H-구동기(100)내에 제공된다. 제 1 풀업 트랜지스터(112)는 제 1 풀업 저항기(R1)(118)를 통해 양전압 레일(VCC)(116)에 연결된 베이스 리드, 양전압 레일(116)에 연결된 컬렉터 리드 및 제 1 쇼트키 다이오드(Schottky diode, D1)(120)를 통해 출력 단자 OUTC에 연결된 에미터 리드를 가진다. 따라서, 출력 단자 OUTC의 하이 DC 전압 레벨은 대략적으로 (제 1 풀업 저항기(118)와 관련된 IR 강하(IR drop)를 무시하면) VCC로부터 제 1 풀업 트랜지스터(112)의 베이스-에미터 접합의 순전압 및 제 1 쇼트키 다이오드(120)의 순전압을 뺀 것이다. 제 2 풀업 트랜지스터(114)는 제 2 풀업 저항기(R2)(122)를 통해 양전압 레일(116)에 연결된 베이스 리드, 양전압 레일(116)에 연결된 컬렉터 리드 및 제 2 쇼트키 다이오드(D2)를 통해 출력 단자 OUTT에 연결된 에미터 리드를 가진다. 따라서, 출력 단자 OUTT의 하이 DC 전압 레벨은 대략적으로 (제 2 풀업 저항기(122)와 관련된 IR 강하를 무시하면) VCC로부터 제 2 풀업 트랜지스터(114)의 베이스-에미터 접합의 순전압 및 제 2 쇼트키 다이오드(124)의 순전압을 뺀 것이다. (후술되는 바와 같이) 기록 코일(102)을 통하여 흐르는 전류 방향의 스위칭동안에, 제 1 쇼트키 다이오드(120) 및 제 2 쇼트키 다이오드(124)는 제 1 풀업 트랜지스터(112) 및 제 2 풀업 트랜지스터(114)의 베이스-에미터 접합이 역바이어스되어 손상되는 것을 막는다.
H-구동기(100)는 제 1 풀업 트랜지스터(112)의 베이스 리드 및 제 2 풀업 트랜지스터(114)의 베이스 리드를 각각 로우 전압 레벨로 이끌기 위한 제 3 풀다운 트랜지스터(Q3)(126) 및 제 4 풀다운 트랜지스터(Q4)(128)를 더 포함한다. 제 3 풀다운 트랜지스터(126)는 입력 단자 INT에 연결된 베이스 리드, 제 1 풀업 트랜지스터(112)의 베이스 리드에 연결된 컬렉터 리드 및 제 2 전류원(J2)(130)을 통하여 음전압 레일(108)에 연결된 에미터를 가진다. 제 3 쇼트키 다이오드(D3)(132)는 (제 1 노드(134)를 형성하는) 제 3 풀다운 트랜지스터(126)의 컬렉터와 접지(ground) 사이에 연결되어, 제 1 노드(134)가 제 3 쇼트키 다이오드(132)의 순전압(예를 들면, 약 0.4 - 0.5 볼트)보다 많이 접지 아래로 강하되지 못하게 한다.
제 4 풀다운 트랜지스터(128)는 입력 단자 INC에 연결된 베이스 리드, 제 2 풀업 트랜지스터(114)의 베이스 리드에 연결된 컬렉터 리드, 그리고, 제 3 풀다운 트랜지스터(126)의 에미터 리드 및 제 2 전류원(130)에 연결된 에미터 리드를 가진다. 제 4 쇼트키 다이오드(D4)(136)는 (제 2 노드(138)를 형성하는) 제 4 풀다운 트랜지스터(128)의 컬렉터와 접지 사이에 연결되어, 제 2 노드(138)가 제 4 쇼트키 다이오드(136)의 순전압(예를 들면, 약 0.4 - 0.5 볼트)보다 많이 접지 아래로 강하되지 못하게 한다.
동작시에, 입력 단자 INT에는 하이 전압 레벨이 인가되고 입력 단자 INC에는 로우 전압 레벨이 인가되는 경우, 입력 단자(INT)에 인가된 하이 전압 레벨은 각 트랜지스터의 베이스-에미터 접합을 순방향 바이어스시킴으로써 제 1 풀다운 트랜지스터(104) 및 제 3 풀다운 트랜지스터(126)를 턴온시킨다(turn ON). 이로써, (제 1 전류원(110) 및 제 2 전류원(130)으로부터의 각) 전류 J1및 J2는 각각 제 1 풀다운 트랜지스터(104) 및 제 3 풀다운 트랜지스터(126)를 통하여 흘러가게 된다.
정상 상태에서, 제 3 풀다운 트랜지스터(126)가 온되면, 제 1 노드(134)는 로우 전압 레벨로 되고(즉, 로우가 되며), 쇼트키 다이오드(132)는 순방향 바이어스되어 전도되고, 제 3 풀다운 트랜지스터(126)를 통해 흐르는 전류 J2는 제 1 풀업 저항기(118)와 제 3 쇼트키 다이오드(132)사이로 나뉘어진다. 제 3 쇼트키 다이오드(132)가 전도되므로, 제 1 노드(134)에서의 전압은 (예를 들면, 대략 접지 아래인 제 3 쇼트키 다이오드(132)의 순방향 전압에서) 다소의 음전압(negative)으로 유지된다. 제 1 노드(134)가 제 3 풀다운 트랜지스터(126)를 통하여 로우 전압이 되면, 제 1 풀업 트랜지스터(112)의 베이스가 또한 로우 전압이 되고, 제 1 풀업 트랜지스터(112)는 "오프(OFF)" 된다.
입력 단자 INC에 인가되는 로우 전압 레벨은 제 2 풀다운 트랜지스터(106) 및 제 4 풀다운 트랜지스터(128)를 오프시킨다. 제 4 풀다운 트랜지스터(128)가 오프되면, 제 2 풀업 저항기(122)에 걸쳐 (예를 들면, 제 2 풀업 트랜지스터(114)로부터의 베이스 전류로 인한) 단지 작은 전압 강하만이 있을 수 있다. 따라서, 제 2 노드(138)는 하이 전압 레벨로 승압되고(즉, 하이로 승압), 제 2 풀업 트랜지스터(114)의 베이스-에미터 접합은 (제 2 풀업 트랜지스터(114)를 턴온하여) 순방향 바이어스되고, 제 2 쇼트키 다이오드(124)가 순방향 바이어스된다. 따라서, 제 1 전류원(110)으로부터의 전류 J1는 양전압 레일(116)로부터 제 2 풀업 트랜지스터(114)를 통과하고, 제 2 쇼트키 다이오드(124)를 통과하고, (도 1a에서 -Y 방향으로 지명된 제 1 방향으로) 기록 코일(102)을 통과하고, 제 1 풀다운 트랜지스터(104)를 통과하여 제 1 전류원(110)을 통해 음전압 레일(108)로 흐른다. 저장 매체가 회전함에 따라 전류 J1이 기록 코일(102)를 통해 제 1 방향으로 흘러감으로써, 기록 코일(102)에 인접한 (도시되지 않은) 자기 저장 매체내 영역의 자화를 제 1 자화(예를 들면, 바이너리 "1"을 나타내는 제 1 자화)로 변경시키는 자속을 발생시킨다.
그후에, (도시되지 않은) 자기 저장 매체에 제 2 자화를 기록하는 일은, 입력 단자 INT에는 로우 전압 레벨을 인가하고 입력 단자 INC에는 하이 전압 레벨을 인가하여, 기록 코일(102)을 통한 전류 흐름의 방향을 반전시킴으로써 가능해진다(예를 들어, 전류 J1은 기록 코일(102)을 통해 반대방향 또는 +Y 방향으로 흐름). 도 1b은 입력 단자 INT에는 로우 전압 레벨을 인가하고 입력 단자 INC에는 하이 전압 레벨을 인가할 때 H-구동기(100)내의 전류 흐름을 도시하는, 도 1a의 H-구동기(100)의 개략적인 도면이다.
도 1b을 참조하면, 정상 상태에서, 입력 단자 INC가 하이 전압 레벨이고 입력 단자 INT가 로우 전압 레벨인 경우, H-구동기(100)는 반대로 바이어스되어 도 1a의 H-구동기의 동작과 역으로 동작한다. 특히, 제 2 풀다운 트랜지스터(106) 및 제 4 풀다운 트랜지스터(128)는 온되어 출력 단자 OUTT및 제 2 풀업 트랜지스터(114)의 베이스를 로우 전압으로 이끌고(제 2 풀업 트랜지스터(114)를 턴오프(turn OFF)), 제 1 풀다운 트랜지스터(104) 및 제 3 풀다운 트랜지스터(104, 126)는 오프됨으로써, 전류 J1및 J2는 제각기 제 2 풀다운 트랜지스터(106) 및 제 4 풀다운 트랜지스터(128)를 통하여 흐른다.
제 4 풀다운 트랜지스터(128)가 온이면, 제 2 노드(138)는 로우 전압이 되며, 쇼트키 다이오드(136)는 순방향 바이어스되어 전도되고, 제 4 풀업 트랜지스터(128)를 통해 흐르는 전류 J2는 제 2 풀업 저항기(122)와 제 4 쇼트키 다이오드(136) 사이로 나뉘어진다. 제 4 쇼트키 다이오드(136)가 전도되므로, 제 2 노드(138)의 전압은 (예를 들면, 대략적으로 접지 아래인 제 4 쇼트키 다이오드(136)의 순전압에서) 다소의 음전압으로 유지된다.
정상 상태에서, 제 1 풀다운 트랜지스터(104) 및 제 3 풀다운 트랜지스터(126)가 오프되면, 제 1 풀업 저항기(118)를 통해 흐르는 전류가 거의 없으므로, 제 1 노드(134)는 하이로 승압되며, 제 1 풀업 트랜지스터(112)의 베이스-에미터 접합은 순방향 바이어스되고(제 1 풀업 트랜지스터(112)를 턴온), 제 1 쇼트키 다이오드(120)는 순방향 바이어스된다. 따라서, 전류 J1은 양전압 레일(116)로부터 제 1 풀업 트랜지스터(112)를 통과하여, 제 1 쇼트키 다이오드(120)를 통과하여, 제 1 방향과 반대되는 제 2 방향(+Y 방향)으로 기록 코일(102)을 통과하여, 제 2 풀다운 트랜지스터(106)를 통과하여, 그리고, 제 1 전류원(110)을 통과하여 음전압 레일(108)로 흐른다. 자기 저장 매체가 회전함에 따라, 전류 J1이 기록 코일(102)을 통해 제 2 방향으로 흘러감으로써, 기록 코일(102)에 인접한 (도시되지 않은) 자기 저장 매체내 영역의 자화를 제 2 자화(예를 들면, 바이너리 "0"을 나타내는 제 2 자화)로 변경시키는 자속을 발생시킨다.
전술한 바와 같이, H-구동기(100)와 같은 기록 구동 회로의 속도는 전형적으로 기록 구동 회로를 사용하는 자기 저장 장치의 최대 속도를 좌우한다. H-구동기(100)의 속도는 기록 코일(102)을 통해 흐르는 전류의 방향을 제 1 방향(도 1a)과 제 2 방향(도 1b)사이에서 스위칭하는데 필요한 시간이고, 전류의 방향을 쉽게 변경시킬 수 있는 방법은 주로 전류 방향의 스위칭동안 기록 코일(102)을 가로질러 인가되는 전압에 의존한다. 특히, 기록 코일(102)을 통하여 흐르는 전류 변동의 시간율은 다음의 수학식 1에 의해 좌우된다.
여기서, 전류 J는 기록 코일(102)를 통해 흐르는 전류이고, L은 기록 코일(102)의 인덕턴스이고, VWC는 전류 방향의 스위칭동안 H-구동기(100)가 기록 코일(102)을 가로질러 인가하는 전압(즉, 코일 전압 VWC)이다. 도시된 수학식 1에서와 같이, 코일 전압 VWC를 최대화하면 전류 방향의 스위칭 속도도 최대화된다.
제 1 풀업 저항기(118) 및 제 2 풀업 저항기(122)의 저항값을 감소시키고, 그리고, 제 2 전류원(130)이 공급하는 전류 J2를 증가시키면, 코일 전압 VWC(및 따라서 H-구동기(100)의 전류 방향의 스위칭 속도)는 제한 범위까지 증가될 수 있다. 제 1 풀업 저항기(118) 및 제 2 풀업 저항기(122)의 저항값이 감소되면, 제 1 노드(134) 및 제 2 노드(138)를 하이로 승압시킬 수 있는 전류 경로(도 1a 및 도 1b의 각 전류 경로 A 및 전류 경로 B)의 RC 시상수가 감소되고, 따라서, 각 노드는 보다 신속하게 하이로 승압될 수 있다. 제 1 풀업 저항기(118) 및 제 2 풀업 저항기(122)의 저항값을 감소시키기 전의 제 1 노드(134) 및 제 2 노드(138)의 최소 노드 전압 레벨(즉, H-구동기(100)의 최소 노드 전압)을 유지하는 경우, 제 1 노드(134) 및 제 2 노드(138)가 신속하게 하이로 승압되면 전류 방향의 스위칭동안 코일 전압 VWC(및 따라서 H-구동기(100)의 전류 방향의 스위칭 속도)이 증가될 수 있는데, 이는 후술되는 바람직한 실시예의 상세한 설명을 참조하여 보다 잘 이해할 수 있을 것이다. (예를 들어, 풀업 저항기의 저항값의 감소에도 불구하고 각 풀업 저항기를 가로지르는 IR 강하를 일정하게 유지시킴으로써) 증가된 J2는 제 1 풀업 저항기(118) 및 제 2 풀업 저항기(122)의 감소된 저항값을 보상하고 H-구동기(100)의 최소 노드 전압을 일정하게 유지시킨다. H-구동기(100)의 전류 방향의 스위칭 속도에서와 같이, 제 1 노드(134) 및 제 2 노드(138)가 신속하게 하이로 승압되고 H-구동기(100)의 최소 노드 전압이 유지되어, 코일 전압 VWC는 증가된다.
전류 J2의 증가는 H-구동기(100)의 전력 소비를 증가시키고, 특히 저전력 응용시에(예를 들면, 휴대용 컴퓨팅) 문제가 된다. 또한, H-구동기(100)내의 보다 높은 전류를 위해서는 보다 큰 전류 스위치(예를 들면, 보다 큰 제 3 풀다운 트랜지스터(126) 및 제 4 풀다운 트랜지스터(128))가 사용되어야 한다. 보다 큰 전류 스위치는 보다 느린 스위칭 속도를 가지므로, H-구동기(100)의 전류 방향의 스위칭 속도를 감소시킨다.
따라서, 자기 저장 장치의 기록 구동 회로의 속도를 증가시키는 방법 및 장치가 필요하다. 또한, 이러한 방법 및 장치는 자기 저장 장치의 전반적인 동작 속도를 증가시킬 것이다.
종래의 기록 구동 회로가 필요로 하는 요구사항을 다루기 위하여, 본 발명은 소정 H-구동 회로의 소정 동작 단계 동안에만 H-구동 회로내 하나 이상의 RC 시상수를 감소시키는 (즉, 하나 이상의 RC 시상수를 선택적으로 감소시키는) 메카니즘을 가지는 본 발명의 H-구동 회로를 제공한다. H-구동 회로내의 하나 이상의 RC 시상수를 선택적으로 감소시키면, H-구동 회로의 전력 소비의 증가가 거의 없이 H-구동 회로의 최소 노드 전압을 유지하면서 H-구동 회로내 하나 이상의 풀업 트랜지스터의 턴온 시간을 감소시킨다. 특히, 풀업 트랜지스터의 베이스 리드를 하이 전압 레벨로 승압시킬 수 있는 전류 경로의 RC 시상수를 선택적으로 감소시키면, 이 베이스 리드는 트랜지스터를 턴온하기에 충분한 하이 전압 레벨로 신속하게 승압될 수 있다. 이로써, 풀업 트랜지스터는 신속하게 턴온되고, 기록 코일에 인가된 전압은 증가하고, 기록 코일내의 전류 방향은 신속하게 스위칭된다.
RC 시상수를 선택적으로 감소시키기 위하여, 바람직하게, H-구동 회로의 차동 출력 단자와, 풀업 트랜지스터에 동작결합된(operatively coupled) 저항을 감소시키기 위한 메카니즘(즉, 저항 감소기) 사이에 포지티브 피드백(positive feedback) 경로를 제공한다. 본 명세서에 사용된 바와 같이, "동작결합된"이란 말은 동작하도록 결합되었음을 의미하고, 직접 또는 간접 결합을 포함할 수 있다.
저항 감소기에 연결된 차동 출력 단자가 H-구동 회로 동작의 스위칭 단계동안 전압의 변동을 겪을 때, 저항 감소기는 이 저항 감소기에 동작결합된 양전압 레일 또는 VCC와 같은 하이 전압 레일과 풀업 트랜지스터의 베이스 리드 사이의 저항을 감소시킨다(즉, 풀업 트랜지스터와 관련된 풀업 저항 또는 풀업 트랜지스터의 "풀업 저항"을 감소시킨다). 이로 인하여, 풀업 트랜지스터의 베이스 리드를 하이 전압 레벨로 승압시킬 수 있는 전류 경로의 RC 시상수가 감소되고, 풀업 트랜지스터는 신속하게 턴온될 수 있다. 바람직하게, 저항 감소기는 풀업 트랜지스터가 온 또는 턴온될 때에만 풀업 트랜지스터의 풀업 저항을 감소시킨다. 따라서, 감소된 풀업 저항은 H-구동 회로의 최소 노드 전압에 영향을 주지 못한다. 저항 감소기는 바람직하게 트랜지스터, 보다 바람직하게는 금속 산화물 반도체 전계효과 트랜지스터(MOSFET) 및 가장 바람직하게는 p채널 MOSFET를 포함한다.
H-구동 회로내의 하나 이상의 RC 시상수를 선택적으로 감소시킴으로써, H-구동 회로의 풀업 트랜지스터를 턴온하는데 필요한 시간이 감소되고, 전류 방향의 스위칭이 일어나는 동안에 기록 코일에 인가되는 전압은 증가되고, 그리고, 기록 코일을 통해 흐르는 전류의 방향을 스위칭하는데 필요한 시간은 감소된다. 따라서, 본 발명은 전력 소비의 증가가 거의 없이 자기 저장 장치의 기록 시간을 감소시킬 수 있는 H-구동 회로를 제공한다.
본 발명의 다른 목적, 특징 및 장점들은 후속되는 바람직한 실시예의 상세한 설명, 첨부된 특허 청구의 범위 및 첨부 도면으로부터 보다 명백해질 것이다.
도 1a 및 도 1b은 각 제 1 자화 및 제 2 자화를 통해 자기 저장 매체에 이진 정보를 기록하기 위한 종래의 H-구동 회로를 개략적으로 도시한 도면,
도 2a 및 도 2b은 각 제 1 자화 및 제 2 자화를 통해 자기 저장 매체에 이진 정보를 기록하기 위한 본 발명의 H-구동 회로를 개략적으로 도시한 도면,
도 3은 도 1a 및 도 1b의 종래의 H-구동 회로 및 도 2a 및 도 2b의 본 발명의 H-구동 회로에 대한, 상승/하강 시간 대 전력의 그래프를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
102 : 기록 코일 118 : 제 1 풀업 저항기
122 : 제 2 풀업 저항기 200 : H-구동기
202 : 제 1 저항 감소기 204 : 제 2 저항 감소기
본 발명은 첨부 도면을 참조하여 기술된다. 이 첨부 도면에서, 동일한 참조번호는 동일한 또는 기능적으로 유사한 요소를 나타낸다. 또한, 참조번호의 최좌측 디지트는 이 참조번호가 제일 먼저 나타나는 도면을 식별하기 위한 것이다.
도 2a는 (도시되지 않은) 자기 저장 매체에 이진 정보를 기록하기 위한 본발명의 H-구동 회로(200)(이후로부터, "H-구동기(200)"로 참조)를 개략적으로 도시한다. 도 1a 및 도 1b에서 참조번호(104-138)로 지명되어 전술된 전기적 구성요소, 전기 접속부 및 전압 레일에 부가적으로, H-구동기(200)는 제 1 저항 감소기(제 1 p채널 MOSFET(Q7)(202), 이후로부터 "제 1 P-FET(202)"로 참조) 및 제 2 저항 감소기(제 2 p채널 MOSFET(Q8)(204), 이후로부터 "제 2 P-FET(204)"로 참조)를 더 포함한다.
제 1 P-FET(202)는 제 1 풀업 저항기(118)와 병렬상태로 동작결합되고, 양전압 레일(116)에 동작결합된 소스 리드 및 바디 리드, 제 1 풀업 트랜지스터(112)의 베이스 리드에 동작결합된 드레인 리드, 그리고, 제 2 쇼트키 다이오드(124)를 통하여 출력 단자 OUTT에 동작결합된 게이트 리드를 가진다. 유사하게, 제 2 P-FET(204)는 제 2 풀업 저항기(122)와 병렬상태로 동작결합되고, 양전압 레일(116)에 동작결합된 소스 리드 및 바디 리드, 제 2 풀업 트랜지스터(114)의 베이스 리드에 동작결합된 드레인 리드, 그리고, 제 1 쇼트키 다이오드(120)를 통하여 출력 단자 OUTC에 동작결합된 게이트 리드를 가진다.
본 발명의 H-구동기의 정상 상태 동작은 도 1a 및 도 1b에 도시된 종래의 H-구동기(100)의 정상 상태 동작과 사실상 동일하므로, 본 명세서에서 상세히 기술하지는 않을 것이다. 보다 중요한 것은, 입력 단자 INT에 하이 전압 레벨을 인가하고, 입력 단자 INC에 로우 전압 레벨을 인가하면, 전류 J1은 기록 코일(102)을 통해 제 1 방향으로 흘러감으로써(도 2a) 기록 코일(102)에 인접한 (도시되지 않은) 자기 저장 매체내의 영역의 자화를 (예를 들어, 바이너리 "1"을 나타내는) 제 1 자화로 변경시키는 자속을 발생시킨다. 입력 단자 INT에 로우 전압 레벨을 인가하고 입력 단자 INC에 하이 전압 레벨을 인가하면, 전류 J1은 기록 코일(102)을 통해 제 2 방향으로 흘러감으로써, 기록 코일(102)에 인접한 (도시되지 않은) 자기 저장 매체내의 영역의 자화를 (예를 들어, 바이너리 "0"을 나타내는) 제 2 자화로 변경시키는 자속을 발생시킨다.
본 발명의 H-구동기(200)의 주된 이점은 이 H-구동기(200) 동작의 스위칭 단계 동안 (예를 들면, 기록 코일(102)을 통과하는 전류의 방향이 제 1 방향과 제 2 방향 사이에서 스위칭되는 동안의 시간) 얻을 수 있다. (보다 상세히 후술되어지는) 스위칭동안, H-구동기(200)내의 하나 이상의 RC 시상수가 감소되어 전류의 방향이 제 1 방향(도 2a)과 제 2 방향(도 2b) 사이에서 신속히 스위칭될 수 있으며, 이때, H-구동기(200)의 전력 소비는 거의 증가하지 않는다. 특히, 제 1 풀업 트랜지스터(112)를 턴온시키기에 충분한 전압 레벨(즉, 제 1 풀업 트랜지스터(112)의 턴온 전압)로 제 1 노드(134)를 승압시킬 수 있는 전류 경로의 RC 시상수 및 제 2 풀업 트랜지스터(114)를 턴온시키기에 충분한 전압 레벨(즉, 제 2 풀업 트랜지스터(114)의 턴온 전압)로 제 2 노드(138)를 승압시킬 수 있는 전류 경로의 RC 시상수를 선택적으로 감소시키는 일은 각 제 1 풀업 트랜지스터(112) 및 제 2 풀업 트랜지스터(114)와 관련된 풀업 저항을 선택적으로 감소시킴으로써 가능하다.
제 1 P-FET(202)가 없는 경우, 제 1 노드(134)를 제 1 풀업 트랜지스터(112)의 턴온 전압으로 승압시킬 수 있는 전류 경로는 도 1a 및 도 1b의 전류 경로 A와 같고, 이 전류 경로의 RC 시상수는 제 1 풀업 저항기(118)의 저항과, 제 1 풀업 저항기(118), 제 3 쇼트키 다이오드(132), 제 3 풀다운 트랜지스터(126)의 베이스-컬렉터 접합 및 제 1 풀업 트랜지스터(112)의 베이스-컬렉터 접합의 각 기생 정전용량(parasitic capacitances)을 포함한다. 그러나, (후술되는 바와 같이) 제 1 P-FET(202)가 제공되어 온되는 경우, 제 1 노드(134)를 제 1 풀업 트랜지스터(112)의 턴온 전압으로 승압시킬 수 있는 전류 경로는 도 2a 및 도 2b에 도시된 전류 경로 A'이며, 이 전류 경로의 RC 시상수는 (RC 시상수의 저항 성분, 특히 제 1 풀업 트랜지스터(112)와 관련된 풀업 저항을 감소시킴으로써) 감소되고, 제 1 P-FET(202)의 전도 채널의 저항과, 제 1 P-FET(202), 제 3 쇼트키 다이오드(132) 및 제 3 풀다운 트랜지스터(126)의 베이스-컬렉터 접합 및 제 1 풀업 트랜지스터(112)의 베이스-컬렉터 접합의 각 기생 정전용량을 포함한다.
유사하게, 제 2 P-FET(204)가 없는 경우, 제 2 노드(138)을 제 2 풀업 트랜지스터(114)의 턴온 전압으로 승압시킬 수 있는 전류 경로는 도 1a 및 도 1b의 전류 경로 B와 같으며, 이 전류 경로의 RC 시상수는 제 2 풀업 저항기(122)의 저항과, 제 2 풀업 저항기(122), 제 4 쇼트키 다이오드(136), 제 4 풀다운 트랜지스터(128)의 베이스-컬렉터 접합 및 제 2 풀업 트랜지스터(114)의 베이스-컬렉터 접합의 각 기생 정전용량을 포함한다. 그러나, (후술되는 바와 같이) 제 2 P-FET(204)가 제공되어 온되는 경우, 제 2 노드(138)를 제 2 풀업 트랜지스터(114)의 턴온 전압으로 승압시킬 수 있는 전류 경로는 도 2a 및 도 2b에 도시된 전류 경로 B' 이며, 이 전류 경로의 RC 시상수는 (RC 시상수의 저항 성분, 특히 제 2 풀업 트랜지스터(114)와 관련된 풀업 저항을 감소시킴으로써) 감소되고, 제 2 P-FET(204)의 전도 채널의 저항과, 제 2 P-FET(204), 제 4 쇼트키 다이오드(136), 제 4 풀다운 트랜지스터(128)의 베이스-컬렉터 접합 및 제 2 풀업 트랜지스터(114)의 베이스-컬렉터 접합의 각 기생 정전용량을 포함한다.
제 1 노드(134) 및 제 2 노드(138)를 하이로 승압시킬 수 있는 전류 경로의 RC 시상수가 감소되면, 각 트랜지스터의 베이스를 이 트랜지스터의 베이스-에미터 접합을 순방향 바이어스하는데 필요한 전압 레벨로 신속하게 승압시킬 수 있게 되어, 제 1 풀업 트랜지스터(112) 및 제 2 풀업 트랜지스터(114)의 턴온 시간은 사실상 감소된다. 그러나, 전술한 바와 같이, 단순히 제 1 풀업 저항기(118) 및 제 2 풀업 저항기(122)의 각 저항값을 감소시킴으로써 제 1 풀업 트랜지스터(112) 및 제 2 풀업 트랜지스터(114)와 관련된 풀업 저항을 감소시키게 되면 (기록 코일(102)을 통해 흐르는 전류의 방향을 신속히 변경시키기 위해 기록 코일(102)을 가로질러 인가되는 전압을 증가시키려면) H-구동 회로의 최소 노드 전압이 유지되도록 제 2 전류원(130)으로부터의 전류 J2를 증가시켜야 하므로 H-구동 회로의 전력 소비는 사실상 증가된다.
(전류 J2가 증가함에 따른) 전력 소비를 증가하지 않고서는 최소 노드 전압이 증가되어 버리는 문제를 해결하기 위하여, 제 1 풀업 트랜지스터(112)와 관련된 풀업 저항은 이 제 1 풀업 트랜지스터(112)가 온 또는 턴온되는 동안에만 감소된다. 유사하게, 제 2 풀업 트랜지스터(114)와 관련된 풀업 저항은 제 2 풀업 트랜지스터(114)가 온 또는 턴온되는 동안에만 감소된다. 특히, 후술되는 바와 같이, 제 1 P-FET(202)는 제 1 풀업 트랜지스터(112)가 온 또는 턴온되는 동안에만 턴온된다. 그외 다른 모든 경우에, 제 1 P-FET(202)는 오프되고 제 1 풀업 저항기(118)는 H-구동기(200)의 동작을 좌우한다. 따라서, 제 1 노드(134)는 기록 코일(102)을 가로질러 가장 큰 출력 전압을 인가할 수 있는 충분한 로우 전압으로 될 수 있으므로, 전류 J2의 증가없이도 전류의 방향은 신속하게 스위칭될 수 있다. 유사하게, 제 2 P-FET(204)는 제 2 풀업 트랜지스터(114)가 온 또는 턴온되는 경우에만 온됨으로써, 제 2 노드(138)는 기록 코일(102)을 가로질러 가장 큰 출력 전압 VWC을 인가할 수 있는 충분한 로우 전압으로 될 수 있어, 전류 J2의 증가없이 전류의 방향은 신속하게 스위칭될 수 있다.
동작시에, 기록 코일(102)내의 전류 방향이 제 1 방향(도 2a)으로부터 제 2 방향(도 2b)으로 스위칭된다고 가정하면, 초기에 입력 단자 INT에 하이 전압 레벨이 인가되고 입력 단자 INC에는 저전압 레벨이 인가되고, 제 1 노드(134)는 저전압 레벨에 있으며, 제 1 풀업 트랜지스터(112)의 베이스는 로우 전압으로 되고, 제 1 풀업 트랜지스터(112)는 오프되고, 기록 코일(102)을 가로질러 도 2a에 도시된 극성을 가지는 전압 VWC가 존재하고(예를 들면, OUTT〉 OUTC), 그리고, 전류 J1은 기록 코일(102)을 통하여 제 1 방향으로 흐른다. 그후에, 전류 방향을 제 2 방향(도 2b)으로 변경시키기 위하여, 입력 단자 INT에는 로우 전압 레벨을 인가하고 입력 단자 INC에는 하이 전압 레벨을 인가한다.
입력 단자 INT상의 로우 전압 레벨 및 입력 단자 INC상의 하이 전압 레벨에 응답하여, 제 1 풀다운 트랜지스터(104) 및 제 3 풀다운 트랜지스터(126)는 턴오프되고, 제 2 풀다운 트랜지스터(106) 및 제 4 풀다운 트랜지스터(128)는 턴온된다. 제 1 풀다운 트랜지스터(104)가 턴오프 됨에 따라, 큰 반대 극성(예를 들면, OUTC〉OUTT)의 역기전력(back EMF)이 기록 코일(102)을 가로질러 발생됨으로써 기록 코일(102)을 통한 어떠한 전류 흐름의 변동도 저지한다. 제 4 풀다운 트랜지스터(128)이 온되므로, 제 2 풀업 트랜지스터(114)는 온으로 계속 유지되고, 제 2 풀업 트랜지스터(114)의 에미터 리드는 제 1 P-FET(202)를 턴온시키기에 충분한 로우 전압으로 된다. 이로써, 전류 경로 A'가 생성된다. 전류 경로 A'는 제 1 노드(134)가 제 1 풀업 트랜지스터(112)의 턴온 전압까지 신속하게 상승할 수 있게 하고 제 1 풀업 트랜지스터(112)가 신속하게 턴온될 수 있게 하는 감소된 RC 시상수를 가진다. 제 1 P-FET(202)의 게이트상의 로우 전압 레벨은 제 2 노드(138)의 로우 전압 레벨에 의해 유지되므로, 제 1 P-FET(202)는 여전히 온 상태이다. 도 1a 및 도 1b에 도시된 종래의 H-구동기(100)와 달리, 전류 경로 A'의 RC 시상수가 감소됨에 따라 제 1 풀업 트랜지스터(112)는 신속하게 턴온되고, 역기전력이 출력 단자 OUTC의 최대 DC 전압 레벨 아래로 감소하기 전에, 출력 단자 OUTC는 그의 최대 DC 전압 레벨(예를 들면, 양전압 레일(116) 아래인 제 1 쇼트키 다이오드(120)의 순전압과 제 1 풀업 트랜지스터(112)의 베이스-에미터 접합의 순전압)에서 유지될 수 있다.
기록 코일을 가로지르는 역기전력에 응답하여, 제 2 P-FET(204)의 게이트는 하이로 승압되어 이 제 2 P-FET(204)는 턴오프된다. 따라서, 제 2 풀업 저항기(122)는 양전압 레일(116)과 제 4 풀다운 트랜지스터 사이의 전류 경로를 제어하고, 제 2 노드(138)가 그의 최소 노드 전압이 될 수 있게 한다. 따라서, 역기전력이 출력 단자 OUTC의 최대 DC 전압 레벨 아래로 감소한 후에 즉시 가능한 최대 전압이 기록 코일(102)을 가로질러 인가됨으로써, 전류가 제 1 방향(도 2a)로부터 제 2 방향(도 2b)으로 신속히 스위칭될 수 있게 한다. 또한, 제 2 노드(138)의 최소 노드 전압에 도달할 수 있도록 J2를 증가시킬 필요가 없으므로, H-구동기(200)의 전력 소비는 있다해도 거의 증가하지 않는다.
도 1a 및 도 1b에 도시된 종래의 H-구동기(100)에서, 전류 경로 A의 큰 RC 시상수로 인해 제 1 풀업 트랜지스터(112)의 턴온 시간이 감소하기 때문에, 제 1 풀업 트랜지스터(112)가 턴온되기 전에 역기전력은 출력 단자 OUTC에 대한 최대 DC 전압 레벨 아래로 감소된다. 따라서, 전류 방향의 스위칭동안 기록 코일(102)을 가로질러 보다 작은 전압이 인가됨으로써, 전류 방향의 스위칭 속도는 감소된다.
기록 코일(102)을 통과하는 전류 방향이 제 2 방향(도 2b)으로부터 제 1 방향(도 2a)으로 스위칭될 때도, 본 발명의 H-구동기(200)는 전술한 반대방향의 경우에서와 유사하게 동작한다. 즉, 입력 단자 INT에는 하이 전압 레벨을 인가하고 입력 단자 INC에는 로우 전압 레벨을 인가할 때, 제 1 풀다운 트랜지스터(104) 및 제 3 풀다운 트랜지스터(126)는 턴온되고, 제 2 풀다운 트랜지스터(106) 및 제 4 풀다운 트랜지스터(128)는 턴오프된다. 이로 인하여, 역기전력이 기록 코일(102)을 가로질러 발생됨으로써 제 1 P-FET(202)를 턴오프시키고, 제 1 노드(134)는 제 3 풀다운 트랜지스터에 의해 로우 전압으로 되며, 제 1 풀업 트랜지스터(112)는 온으로 유지되고, 제 2 P-FET(204)는 턴온된다. 따라서, 전류 경로 B'가 생성되고, 이 전류 경로 B'는 제 2 노드(138)를 제 2 풀업 트랜지스터(114)의 턴온 전압까지 신속히 상승시킬 수 있고 제 2 풀업 트랜지스터(114)를 신속히 턴온시킬 수 있는 감소된 RC 시상수를 가진다. 역기전력이 출력 단자 OUTT에 대한 최대 DC 전압 레벨 아래로 감소되기 전에 제 2 풀업 트랜지스터(114)는 턴온되고, (제 1 P-FET(202)가 오프됨에 따라) 제 1 노드(134)는 그의 최소 노드 전압으로 되고, 그리고, 역기전력이 출력 단자 OUTT의 최대 DC 전압 레벨 아래로 감소된 후에, 즉시 기록 코일(102)를 가로질러 가능한 최대의 전압이 인가됨으로써, 전류는 제 2 방향(도 2b)으로부터 제 1 방향(도 2a)으로 신속히 스위칭될 수 있다. 제 1 풀업 저항기(118)가 양전압 레일(116)과 제 3 풀다운 트랜지스터(126) 사이의 전류 경로를 제어하므로, 제 1 노드(134)는 전류 J2의 증가없이도 그의 최소 노드 전압으로 된다.
따라서, 제 1 노드(134) 및 제 2 노드(138)를 제 1 풀업 트랜지스터(112) 및 제 2 풀업 트랜지스터(114)를 턴온시키는 데 충분한 전압 레벨로 각각 승압시키는 것과 관련된 RC 시상수를 선택적으로 감소시킴으로써, 전력 소비를 거의 증가시키기 않고서도 본 발명의 H-구동기(200)의 속도는 충분히 증가될 수 있다.
도 3은 도 1a 및 도 1b의 종래의 H-구동기(100)에 대한 상승/하강 시간 대 전력(곡선 302)과, 도 2a 및 도 2b의 본 발명의 H-구동기(200)에 대한 상승/하강 시간 대 전력(곡선 304)의 그래프(300)를 도시한다. 특히, 그래프(300)의 Y축(306)은 나노초(nanoseconds)당 상승/하강 시간을 포함하고, X축(308)은 각 H-구동기가 소비하는 전력을 포함한다. 도 3에 도시된 바와 같이, 제 1 P-FET(202)를 선택적으로 턴온시키고 제 1 노드(134)와 관련된 RC 시상수를 선택적으로 감소시킬 수 있는 출력 단자 OUTT로부터 제 1 P-FET(202)로의 피드백 경로 및 제 2 P-FET(204)를 선택적으로 턴온시키고 제 2 노드(138)와 관련된 RC 시상수를 선택적으로 감소시킬 수 있는 출력 단자 OUTC로부터 제 2 P-FET(204)로의 피드백 경로로 인하여, 본 발명의 H-구동기(200)의 상승/하강 시간(곡선 304)은 이 H-구동기(200)의 전력 소비를 증가시키지 않아도 종래의 H-구동기(100)의 상승/하강 시간(곡선 302)보다 사실상 감소된다. 종래의 H-구동기(100)의 성능은 (예를 들면, 344 밀리와트보다 큰) 고전력 레벨에서만 본 발명의 H-구동기(200)의 성능과 가까워진다.
전술한 설명은 단지 본 발명의 바람직한 실시예를 개시한 것이며, 당업자라면 본 발명의 범주를 벗어나지 않고서도 앞서 개시된 장치 및 방법의 변형이 행해질 수 있음을 명백히 알 수 있을 것이다. 예를 들면, 다른 기록 구동 회로 구성과 함께 RC 시상수의 선택적인 감소가 사용될 수 있고, 원하는 경우에 다른 저항 감소기가 사용될 수도 있다.
따라서, 본 발명은 바람직한 실시예와 관련하여 개시되었지만, 후속되는 특허청구의 범위에 의해 정의되는 바와 같이 본 발명의 사상 및 범주내에서 다른 실시예가 사용될 수 있음을 이해해야 할 것이다.
본 발명의 H- 구동 회로는 전력 소비를 거의 증가시키지 않으면서 자기 저장 장치의 기록 시간을 감소시킬 수 있다.

Claims (23)

  1. 상보 입력 신호(complementary input signals)를 동시에 수신하기 위한 상보 입력에 각각 연결된 H-구동기 쌍
    을 포함하고,
    상기 H-구동기의 각각은 전압 단자에 직접 연결된 피드백 장치를 포함하고, 상기 H-구동기쌍의 다른 측에 포지티브 피드백을 제공하기 위해 교차결합되는
    교차결합된 H-구동 장치(cross-coupled H-driver apparatus).
  2. 제 1 리드 및 제 2 리드를 가진 제 1 풀업 트랜지스터(pull-up transistor)와,
    상기 제 1 풀업 트랜지스터의 제 1 리드에 동작결합되며(operatively coupled), 관련된 제 1 RC 시상수를 가지는 제 1 전류 경로와,
    상기 제 1 전류 경로의 제 1 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 1 풀업 트랜지스터의 제 1 리드에 동작결합된 제 1 메카니즘
    을 포함하는 H-구동 회로.
  3. 제 2 항에 있어서.
    제 1 리드 및 제 2 리드를 가진 제 2 풀업 트랜지스터와,
    상기 제 2 풀업 트랜지스터의 제 2 리드에 동작결합된 출력 단자
    를 더 포함하고,
    상기 제 1 메카니즘은 상기 제 1 전류 경로의 제 1 RC 시상수를 선택적으로 감소시키기기 위하여 상기 제 1 풀업 트랜지스터의 제 1 리드와 상기 출력 단자 사이에 동작결합된 제 1 피드백 메카니즘을 포함하는
    H-구동 회로.
  4. 제 3 항에 있어서,
    제 1 전압 레일과,
    상기 제 1 풀업 트랜지스터의 제 1 리드와 상기 제 1 전압 레일 사이에 동작결합되며, 상기 제 1 풀업 트랜지스터를 특징짓는 제 1 풀업 저항을 가지는 제 1 풀업 저항기
    를 더 포함하고,
    상기 제 1 피드백 메카니즘은 상기 제 1 전류 경로의 제 1 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 1 풀업 트랜지스터의 제 1 풀업 저항을 선택적으로 감소시키는 저항 감소기를 포함하는
    H-구동 회로.
  5. 제 4 항에 있어서,
    상기 저항 감소기는 트랜지스터를 포함하는 H-구동 회로.
  6. 제 5 항에 있어서,
    상기 트랜지스터는 MOSFET를 포함하는 H-구동 회로.
  7. 제 6 항에 있어서,
    상기 MOSFET는 p채널 MOSFET를 포함하는 H-구동 회로.
  8. 제 2 항에 있어서,
    제 1 리드 및 제 2 리드를 가진 제 2 풀업 트랜지스터와,
    상기 제 2 풀업 트랜지스터의 제 1 리드에 동작결합되며, 관련된 제 2 RC 시상수를 가지는 제 2 전류 경로와,
    상기 제 2 전류 경로의 제 2 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 2 풀업 트랜지스터의 제 1 리드에 동작결합되는 제 2 메카니즘
    을 더 구비한 H-구동 회로.
  9. 제 8 항에 있어서,
    상기 제 1 풀업 트랜지스터의 제 2 리드에 동작결합된 제 1 출력 단자와,
    상기 제 2 풀업 트랜지스터의 제 2 리드에 동작결합된 제 2 출력 단자
    를 더 포함하고,
    상기 제 1 메카니즘은 상기 제 1 전류 경로의 제 1 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 1 풀업 트랜지스터의 제 1 리드와 상기 제 2 출력 단자 사이에 동작결합된 제 1 피드백 메카니즘을 포함하고, 상기 제 2 메카니즘은 상기 제 2 전류 경로의 제 2 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 2 풀업 트랜지스터의 제 1 리드와 상기 제 1 출력 단자 사이에 동작결합된 제 2 피드백 메카니즘을 포함하는
    H-구동 회로.
  10. 제 9 항에 있어서,
    제 1 전압 레일과,
    상기 제 1 풀업 트랜지스터의 제 1 리드와 상기 제 1 전압 레일 사이에 동작결합되며, 상기 제 1 풀업 트랜지스터를 특징짓는 제 1 풀업 저항을 가지는 제 1 풀업 저항기와,
    상기 제 2 풀업 트랜지스터의 제 1 리드와 상기 제 1 전압 레일 사이에 동작결합되며, 상기 제 2 풀업 트랜지스터를 특징짓는 제 2 풀업 저항을 가지는 제 2 풀업 저항기
    를 더 포함하고,
    상기 제 1 피드백 메카니즘은 상기 제 1 전류 경로의 제 1 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 1 풀업 트랜지스터의 제 1 풀업 저항을 선택적으로 감소시키는 제 1 저항 감소기를 포함하고,
    상기 제 2 피드백 메카니즘은 상기 제 2 전류 경로의 제 2 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 2 풀업 트랜지스터의 제 2 풀업 저항을 선택적으로 감소시키는 제 2 저항 감소기를 포함하는
    H-구동 회로.
  11. 제 10 항에 있어서,
    상기 제 1 저항 감소기는 제 1 트랜지스터를 포함하고, 상기 제 2 저항 감소기는 제 2 트랜지스터를 포함하는 H-구동 회로.
  12. 자기 저장 시스템의 기록 헤드를 구동시키기 위한 H-구동 회로에 있어서,
    제 1 전압원 레일 및 제 2 전압원 레일과,
    상기 제 1 전압원 레일에 동작결합된 제 1 풀업 수단 및 제 2 풀업 수단과,
    상기 제 1 풀업 수단과 상기 제 1 전압원 레일 사이에 동작결합되며, 상기 제 1 풀업 수단을 특징짓는 제 1 풀업 저항을 가지는 제 1 풀업 저항기와,
    상기 제 2 풀업 수단과 상기 제 1 전원 레일 사이에 동작결합되며, 상기 제 2 풀업 수단을 특징짓는 제 2 풀업 저항을 가지는 제 2 풀업 저항기와,
    상기 제 1 풀업 수단 및 상기 제 2 전압원 레일에 동작결합된 제 1 풀다운 수단(pull-down means)과,
    상기 제 2 풀업 수단 및 상기 제 2 전압원 레일에 동작결합된 제 2 풀다운 수단과,
    상기 제 1 풀업 수단 및 상기 제 1 풀다운 수단에 동작결합된 제 1 출력 단자와,
    상기 제 2 풀업 수단 및 상기 제 2 풀다운 수단에 동작결합된 제 2 출력 단자와,
    상기 제 1 풀업 수단의 제 1 풀업 저항을 선택적으로 감소시키기 위하여, 상기 제 2 출력 단자 및 상기 제 1 풀업 수단 사이에 동작결합된 제 1 피드백 수단과,
    상기 제 2 풀업 수단의 제 2 풀업 저항을 선택적으로 감소시키기 위하여, 상기 제 1 출력 단자 및 상기 제 2 풀업 수단 사이에 동작결합된 제 2 피드백 수단
    을 포함하는 H-구동 회로.
  13. 제 12 항에 있어서,
    상기 제 1 피드백 수단 및 상기 제 2 피드백 수단은 트랜지스터를 포함하는 H-구동 회로.
  14. 제 13 항에 있어서,
    상기 제 1 피드백 수단 및 상기 제 2 피드백 수단은 MOSFET를 포함하는 H-구동 회로.
  15. 제 14 항에 있어서,
    상기 제 1 피드백 수단 및 상기 제 2 피드백 수단은 p채널 MOSFET를 포함하는 H-구동 회로.
  16. 제 1 풀업 저항에 의해 특징지워지는 제 1 풀업 트랜지스터, 상기 제 1 풀업 트랜지스터에 동작결합된 제 1 출력, 제 2 풀업 저항에 의해 특징지워지는 제 2 풀업 트랜지스터 및 상기 제 2 풀업 트랜지스터에 동작결합된 제 2 출력 단자를 가진 H-구동 회로의 하나 이상의 RC 시상수를 선택적으로 감소시키기 위한 방법에 있어서,
    상기 H-구동 회로의 제 1 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 1 풀업 트랜지스터에 동작결합된 제 1 메카니즘을 제공하는 단계와,
    상기 제 1 메카니즘을 통하여 상기 H-구동 회로의 제 1 RC 시상수를 선택적으로 감소시키는 단계
    를 포함하는 RC(저항 용량) 시상수를 선택적으로 감소시키는 방법.
  17. 제 16 항에 있어서,
    상기 제 1 메카니즘을 제공하는 단계는,
    상기 H-구동 회로의 제 1 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 1 풀업 트랜지스터와 상기 제 2 출력 단자 사이에 동작결합된 제 1 피드백 메카니즘을 제공하는 단계
    를 포함하는 RC 시상수를 선택적으로 감소시키는 방법.
  18. 제 17 항에 있어서,
    상기 제 1 피드백 메카니즘을 제공하는 단계는,
    상기 H-구동 회로의 제 1 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 1 풀업 트랜지스터의 제 1 풀업 저항을 선택적으로 감소시키는 제 1 저항 감소기를 제공하는 단계
    를 포함하는 RC 시상수를 선택적으로 감소시키는 방법.
  19. 제 18 항에 있어서,
    상기 제 1 저항 감소기를 제공하는 단계는 트랜지스터를 제공하는 단계를 포함하는 RC 시상수를 선택적으로 감소시키는 방법.
  20. 제 16 항에 있어서,
    상기 H-구동 회로의 제 2 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 2 풀업 트랜지스터에 동작결합된 제 2 메카니즘을 제공하는 단계와,
    상기 제 2 메카니즘을 통하여 상기 H-구동 회로의 제 2 RC 시상수를 선택적으로 감소시키는 단계
    를 더 포함하는 RC 시상수를 선택적으로 감소시키는 방법.
  21. 제 20 항에 있어서,
    상기 제 1 메카니즘을 제공하는 단계는, 상기 H-구동 회로의 제 1 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 2 출력 단자와 상기 제 1 풀업 트랜지스터 사이에 동작결합된 제 1 피드백 메카니즘을 제공하는 단계를 포함하고,
    상기 제 2 메카니즘을 제공하는 단계는, 상기 H-구동 회로의 제 2 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 1 출력 단자와 상기 제 2 풀업 트랜지스터 사이에 동작결합된 제 2 피드백 메카니즘을 제공하는 단계를 포함하는
    RC 시상수를 선택적으로 감소시키는 방법.
  22. 제 21 항에 있어서,
    상기 제 1 피드백 메카니즘을 제공하는 단계는, 상기 H-구동 회로의 제 1 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 1 풀업 트랜지스터의 제 1 풀업 저항을 선택적으로 감소시키는 제 1 저항 감소기를 제공하는 단계를 포함하고,
    상기 제 2 메카니즘을 제공하는 단계는, 상기 H-구동 회로의 제 2 RC 시상수를 선택적으로 감소시키기 위하여 상기 제 2 풀업 트랜지스터의 제 2 풀업 저항을 선택적으로 감소시키는 제 2 저항 감소기를 제공하는 단계를 포함하는
    RC 시상수를 선택적으로 감소시키는 방법.
  23. 제 22 항에 있어서,
    상기 제 1 저항 감소기를 제공하는 단계는 제 1 트랜지스터를 제공하는 단계를 포함하고, 상기 제 2 저항 감소기를 제공하는 단계는 제 2 트랜지스터를 제공하는 단계를 포함하는
    RC 시상수를 선택적으로 감소시키는 방법.
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