KR19980024346A

KR19980024346A - 전하빔 묘화장치용 애퍼추어 및 그 제조방법

Info

Publication number: KR19980024346A
Application number: KR1019970045810A
Authority: KR
Inventors: 가쓰유끼 이또오
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1996-09-04
Filing date: 1997-09-04
Publication date: 1998-07-06
Also published as: KR100282541B1; TW336334B; JPH1078650A; US6296925B1; JP2904145B2

Abstract

작성중의 원호형태의 변형을 줄이고, 작성생산율을 향상시킨 전하빔 묘화장치용 애퍼추어 및 그 제조방법에 관한 것이다.

애퍼추어 본체의 기재 (1,2,3,4,5) 는 그 두께방향의 중심면 (10C) 에 대하여 양측이 동일한 구성으로 되어 있다.

Description

전하빔 묘화장치용 애퍼추어 및 그 제조방법

본 발명은 반도체 기판상에 복수의 패턴을 일괄하여 묘화하는 전자빔이나 이온빔 등의 전하빔 묘화방법에 있어서 전하빔 묘화장치용 애퍼추어 및 그 제조방법에 관한 것이다.

최근에는 반도체 장치의 미세화에 따라 리소그래피 기술도 광노광에서 전하빔 묘화 (노광), 특히 전자빔 묘화로 변화하고 있다.

그러나, 전하빔 묘화에서는 고해상도는 얻을 수 있지만, 생산성이 낮다는 문제가 있다. 이러한 문제를 해결하기 위해, 일괄도형 조사법, 블록노광법이라 불려지는 방법이 개발되고 있다.

이 방법의 일례로서는, 원하는 패턴이 형성된 전사 애퍼추어 (전사 마스크) 를 전하빔이 통과하도록 하여, 원하는 패턴형상의 빔으로 성형하여 반도체 웨이퍼상에 전사하는 방법이 있다.

이 기술은 예컨대, Y. Nakayama et al. 에 의해 전자빔 셀 투사 리소그래피의 고정밀 측정 방법”라는 제목으로 Proc. SPIE Vol. 1924 (1993), pp. 183-192 에 개시되어 있다.

이 방법에서 사용되는 전사 애퍼추어의 기판재료로는 전자를 차단하는 효과가 있고, 나아가 가공하기 쉬운 재료를 사용한다. 이 때 사용되는 기판재료는 Si 기판 또는 실리콘 온 일슐레이터 (SOI) 기판이다.

이하, 도 4a 내지 4e 를 참조하여 종래 기술의 전사 애퍼추어에 대하여 설명한다.

먼저 도 4a 에 있어서, 두께가 500 ~ 650 ㎛ 인 실리콘 기판 (31) 의 일주면 (상면) 위에 막두께가 1 ㎛ 인 실리콘 산화막 (32) 을 통하여 막두께가 20 ㎛ 인 실리콘 (33) 이 형성되어 전체적으로 전사 마스크 기판재료 (30) 로서 SOI 를 구성한다. 이 때 실리콘 산화막 (32) 은 실리콘 기판 (31) 위에 실리콘 (33) 을 고착시키는 접착막으로 작용 한다.

그리고 실리콘 (33) 표면에 실리콘 산화막 (6) 을 형성하고, 레지스트를 도포한 후에 리소그래피 수법으로 레지스트 패턴 (7) 을 형성한다.

다음으로 도 4b 에 있어서, 레지스트 패턴 (7) 을 마스크로 하여 실리콘 산화막 (32) 을 드라이 에칭하고, 이어서 이 실리콘 산화막 (6)을 마스크로 하여 실리콘 (33) 을 패터닝한다. 이렇게 하여 획득된 실리콘 (33) 의 패턴 (33P) 이 전사 애퍼추어의 전사 패턴이 된다.

도 4a 내지 4e 에서는 이 공정 후에, 얇아진 실리콘 산화막 (6) 을 제거하였으나, 이 실리콘 산화막 (6) 은 그대로 존속시킬 수도 있다.

다음으로 도 4c 에서, 표면, 이면 및 측면을 포함하는 전면상에 실리콘 질화막 (8) 을 형성한다. 그 후에 이면의 실리콘 질화막 (8) 위에 실리콘 산화막 (9) 을 막두께가 약 0.1 ㎛ 이 되도록 막을 형성하고, 그 위에 레지스트 패턴 (11) 을 형성한다.

다음으로, 도 4d 에 있어서, 레지스트 패턴 (11) 을 마스크로 하여 실리콘 산화막 (9) 을 패터닝하고, 이어서 실리콘 산화막 (9) 을 마스크로하여 실리콘 질화막 (8) 을 패터닝 함으로서 실리콘 질화막 (8) 의 패턴 (8P) 을 남게한다.

그리고 실리콘 질화막 패턴 (8P) 을 마스크로 하여 실리콘 기판 (31) 을 KOH 액으로 이면에서부터 에칭하고, 노출된 중간층의 실리콘 산화막 (32) 부분을 에칭하여 제거한다.

다음으로 도 4e 에 있어서, 실리콘 질화막 (8P) 을 열 인산으로 박리시킴으로써, 전사 패턴 (33P) 을 갖는 실리콘 (33) 의 외주 부분이 실리콘 기판 (31) 과 실리콘 산화막 (32) 에 의한 지지체 (35) 로 지지된 전사 애퍼추어를 얻을 수 있다.

이 때 실리콘 질화막 (8P) 을 사용하는 이유는, KOH 액에 대해 높은 내성을 갖고, 막형성이나 박리가 간단한 막이라는 것을 고려하면 실리콘 질화막 (8P) 은 상당히 우수한 막이기 때문이다. 또한, 이 애퍼추어는 반도체 장치 제조용이므로, 반도체 장치의 제조라인에서 제작하는 것이 TAT 나 비용면에서 유리하다. 따라서, 반도체 장치의 제조공정에서 자주 사용되는 실리콘 질화막을 사용하는 것은 이런 점에서도 유리하다.

그러나 여기서 문제가 되는 것은, 실리콘 질화막 (8) 의 형성이다. 통상의 반도체 공정을 이용하여 실리콘 질화막 (8P) 을 형성하는 방법에는, LPCVD 법을 사용하나, 그 조건은 온도가 700 ℃ ~ 800 ℃ 의 고온 상태이고, SiH₂C1₂/NH₃가스의 유량비는 약 1/10 이다.

막형성 속도는 0.7 ∼ 3 nm/min 이므로, 100 nm ∼ 200 nm 정도의 막두께로 하는 데에는 35 ∼ 140 분간 고열로 할 필요가 있고, 그 온도상태에서 실리콘 질화막 (8) 의 형성이 행해진다. 또한, 고온으로 하기 까지의 승온시간이나 실온으로 복귀될 때의 하강시간도 포함하면, 90 ∼ 180 분간은 고온상태에 있다.

도 4a 내지 4e 에서 설명한 바와 같이, 이러한 종류의 전하빔 묘화장치용 애퍼추어는 실리콘 (33) 에 의한 박막 영역 부분을 갖고 있으며, 이 박막 영역 부분에 원하는 전사용 패턴 (33P) 을 형성한다. 이 전하빔 묘화장치용 애퍼추어 작성공정에서, 실리콘 질화막 (8) 을 기판상 전체 (재료로 사용되는 웨이퍼 전체) 에 형성할 때에, 고온상태에서 막을 형성하기 위하여 중간층의 실리콘 산화막 (32) 의 영향으로 이 전사 애퍼추어에 원호형태의 변형을 발생시킨다.

즉, 가장 표면과 증간층의 실리콘 산화막 (32) 사이에는 막두께가 약 20 ㎛ 인 실리콘 (33) 이 존재하지만, 이면측의 실리콘 기판 (31) 은 그것과 비교하면 500 ∼ 650 ㎛ 로 매우 두껍기 때문에, 전체 (단면구조에서) 적으로 보면 중간층의 실리콘 산화막 (32) 은 표면측에 존재함으로써, 응력이 생겨 애퍼추어 (웨이퍼) 가 원호형태로 변형된다. 그리고, 원호형태의 변형이 생겨 애퍼추어 (웨이퍼) 에 실리콘 질화막 (8) 이 균일하게 형성된 후, 다시 실온으로 복귀된다. 그러면, 각 막이 원래 상태로 복귀하려고, 다시말하면, 원호형태의 변형이 복귀하고자 할 때에, 각 막 사이의 열팽창에 차이가 생겨 이면측의 실리콘 산화막 (8) 에 크랙이 발생한다.

이와 같이 실리콘 질화막에 크랙이 발생하면, 실리콘 질화막을 성분으로 하는 잔여물이 발생한다. 또한, 도 4d 의 실리콘 질화막 패턴 (8P) 에 크랙이 발생하면, KOH 액에 의한 에칭의 진행과 함께 지지체로서의 실리콘 기판 (31) 의 이면이 너덜너덜해지고, 이와 같은 경우에는 실리콘을 성분으로 하는 잔여물이 발생한다. 0.20 ㎛ 이하인 패턴닝 장치, 막형성 장치 영역의 잔여물 발생은 엄격히 제어되어야 한다. 더구나 지지체로서의 실리콘 기판 (31) 의 이면이 너덜너덜해지면, 홀더와의 밀착성이 저하되어 위치가 빗나가는 원인이 된다.

그래서, 실리콘 질화막의 막두께에 의해서는 실리콘 질화막에 크랙이 발생하지 않은 경우도 존재하지만, 최종적으로 완성된 전하빔 묘화장치용 애퍼추어에는 원호형태의 변형이 생겨 패턴 변동의 요인이 된다.

따라서 본 발명의 목적은, 전하빔 묘화장치용 애퍼추어에서 재료 (웨이퍼) 의 구조를 바꿈으로써, 전하빔 묘화장치용 애퍼추어 작성공정중의 원호형태의 변형을 저감시키고, 작성생산율을 향상시키는 데 있다.

또한, 완성된 전하빔 묘화장치용 애퍼추어의 원호형태의 변형을 저감시키고, 패턴 전사성을 향상시킴으로써, 반도체 제품의 생산율, 신뢰성을 향상시키고, 또한 생산성을 향상시키는 데 있다.

도 1a 내지 1c 본 발명의 실시형태의 전하빔 묘화장치용 애퍼추어를 제조공정순으로 나타낸 단면도.

도 2a 내지 2c 는 도 1a 내지 1c 에 계속되는 공정을 순서대로 나타낸 단면도.

도 3 은 본 발명이 대상으로 하는 전하빔 묘화장치용 애퍼추어를 사용하는 전자빔 묘화장치의 개요를 예시하는 도면.

도 4a 내지 4e 는 종래기술의 전하빔 묘화장치용 애퍼추어를 제조공정순으로 나타낸 단면도.

*도면의 주요부분에 대한 부호의 설명*

1 : 실리콘 기판

1C : 실리콘 기판 (1) 두께 방향의 중심면

2 , 4 : 중간층 실리콘 산화막 3 , 5 : 실리콘

3P : 실리콘 (3) 의 패턴 6 , 9 : 실리콘 산화막

7 , 11 : 레지스트 패턴 8 : 실리콘 질화막

8P : 실리콘 질화막 (8) 의 에칭 마스크 패턴

10 : 애퍼추어 본체의 기재

10C : 애퍼추어 본체 기재 (10) 의 두께방향의 중심면

12 : 도전층 20 , 35 : 지지체

30 : 전사 마스크의 기판 재료

31 : 실리콘 기판 32 : 중간층으로서의 실리콘 산화막

33 : 실리콘 33P : 실리콘 (33) 의 패턴

41 : 전자총부 42 : 전자빔

43 : 제 1 성형 애퍼추어부

44 : 실렉션 디플렉터부 45 : 제 2 성형 애퍼추어부

46A, 46B, 46C : 애퍼추어 패턴 47 : 대물렌즈부

48 : 디플렉터부 49 : 잠상패턴

50 : 반도체 웨이퍼

본 발명의 특징은, 전하빔을 통과시키고 여기에 형성되어 있는 패턴을 반도체 기판상에 전사하는 전하빔 묘화장치용 애퍼추어에 있어서, 애퍼추어 본체의 기재는, 그 두께방향의 중심면에 대해 양측이 동일한 구성으로 되어 있는 전하빔 묘화장치용 애퍼추어에 있다. 또한 본 발명의 특징은, 전하빔을 통과시키고 여기에 형성되어 있는 패턴을 반도체 기판상에 전사하는 전하빔 묘화장치용 애퍼추어에 있어서, 애퍼추어 본체의 기재의 구성은 그 두께방향의 중심면 양측의 고온 열처리에 있어서의 영향이 상호 상쇄되도록 되어 있으며, 그럼으로써 고온 열처리에 있어서 원호형태의 변형 발생을 억제시키는 전하빔 묘화장치용 애퍼추어에 있다.

본 발명의 다른 특징은, 전하빔을 통과시키고 여기에 형성되어 있는 패턴을 반도체 기판상에 전사하는 전하빔 묘화장치용 애퍼추어의 제조방법에 있어서, 두께방향의 중심면에 대해 약측이 동일한 구성으로 되어 있는 본체의 기재를 준비하는 공정과, 본체 기재의 한쪽에 반도체 기판상에 전사하기 위한 패턴을 형성하는 공정과, 전체를 실리콘 질화막으로 피복하는 공정과, 실리콘 질화막을 패터닝함으로써 본체의 기재의 다른 쪽의 선택적인 부분에 그 실리콘 질화막에 의한 마스크를 형성하는 공정과, 실리콘 질화막의 마스크를 마스크로 하여 본체의 기재를 다른 쪽으로부터 에칭 제거함으로써 패턴을 지지하는 지지체를 형성하는 공정을 갖는 전하빔 묘화장치용 애퍼추어의 제조방법에 있다.

전하빔 묘화장치용 애퍼추어 또는 그 제조방법에 있어서, 본체의 기재는 실리콘 기판, 바람직하게는 실리콘 웨이퍼 상태의 실리콘 기판과, 실리콘 기판의 양면상에 각각 형성한 중간층과, 중간층상에 각각 형성한 실리콘으로 구성할 수 있다. 이 경우, 양 실리콘은 서로 동일한 굵기를 가지며, 양 중간층은 서로 동일한 굵기를 갖고 있는 것이 바람직하다. 또 일반적으로는 중간층은 실리콘 산화막이다. 그러나, 지지체 형성의 마스크로 이루어지는 실리콘 질화막보다 얇은 실리콘 질화막을 사용할 수도 있다.

이러한 본 발명의 전하빔 묘화장치용 애퍼추어에서는, 표면측과 이면측이 동일 구조로 되어 있으므로, 실리콘 질화막을 고온상태에서 전체에 형성할 때에, 애퍼추어에 원호형태의 변형이 발생하지 않고, 애퍼추어에 실리콘 질화막이 균일하게 형성된 후에 다시 실온으로 했을 때도 당연히 원호형태의 변형이 발생하지 않는다.

이하, 도면을 참조하여 본 발명을 설명한다.

먼저, 도 3 은 본 발명의 전하빔 묘화장치용 애퍼추어를 사용하는 전자빔 묘화장치를 예시하는 개략도이다. 전자총부 (41) 로부터 나온 전자빔 (42) 은 제 1 성형 애퍼추어부 (43), 실렉션 디플렉터부 (44), 제 2 성형 애퍼추어부 (45), 대물렌즈부 (47), 디플렉터부 (48) 를 통하여 반도체 웨이퍼 (50) 상의 레지스트 막을 조사 묘화하고, 그곳에 소정의 잠상패턴을 형성한다.

제 2 성형 애퍼추어부 (45) 에는 각각 다른 복수의 애퍼추어 패턴 (46A, 46B, 46C……) 이 형성되어 있다. 예를 들면 애퍼추어 패턴 (46A) 은 직선 형상의 복수 개구 패턴에 의해 구성되고, 애퍼추어 패턴 (46B) 은 사각 형상의 복수 개구 패턴에 의해 구성되며, 애퍼추어 패턴 (46C) 은 환형상의 복수의 개구 패턴에 의해 구성되어 있다. 실렉션 디플렉터부 (44) 로부터 선택된 애퍼추어 패턴 (도면에는 애퍼추어 패턴 46A) 을 전자빔 (42) 이 통과하고, 대물렌즈부 (47) 에 의해 애퍼추어 패턴을 축소하여 반도체 웨이퍼 (50) 상의 레지스트막에 잠상패턴 (49) 을 형성한다. 축소비는 예를 들면 1 : 25 이지만, 1 : 80, 1 : 100 의 장치도 개발되어 있고, 축소비가 1 : 25 인 장치에서도 잠상패턴 (49) 을 현상하여 수득하는 레지스트 패턴은 0.16 ㎛ 이하의 해상도를 가질 수 있다. 본 발명의 전하빔 묘화용 애퍼추어는 도 3 의 개개의 애퍼추어 패턴에 적용할 수 있고, 혹은 복수의 애퍼추어 패턴을 함유한 애퍼추어로 적용할 수 있다.

다음에 도 1a 내지 1c 및 도 2a 내지 2c 를 참조하여 본 발명의 실시 형태의 전하빔 묘화장치용 애퍼추어 및 제조방법을 설명한다.

먼저, 도 1a 에서, 굵기가 500 ∼ 650 ㎛ 인 실리콘 기판 (1) 의 일주면 (표면) 상에, 막두께 1 ㎛ 의 실리콘 산화막 (2) 을 통하여 막두께 20 ㎛ 의 실리콘 (3) 이 형성되고, 다른 주면 (이면) 상에도 동일하게 막두께 1 ㎛ 의 실리콘 산화막 (4) 을 통하여 막두께 20 ㎛ 의 실리콘 (5) 이 형성되어, 전체에서 애퍼추어 본체의 기재 (10) 를 구성하고 있다.

이렇게 SOI 형 본체의 기재 (10) 는 그 굵기 방향의 중심면 (10C), 즉 실리콘 기판 (1) 의 굵기 방향의 중심면 (10C) 에 대하여 양측 (도면에서 상측과 하측) 이 동일한 구성으로 되어 있다.

중간층의 실리콘 산화막 (2, 4) 은 일반적으로 SiO₂에서 나타내는 이산화 실리콘막이고, 실리콘 (3, 5) 을 실리콘 기판 (1) 에 부착하여 고착하는 접착막으로 작용하는 막이다.

막두께 20 ㎛ 의 실리콘 (3,5) 은 실리콘판을 실리콘 기판에 접착한 후 연마로 얻을 수 있는데, 실리콘 산화막 (2,4) 상에 실리콘을 성장 퇴적하는 방법으로 형성할 수도 있다.

다음에 도 1b 에 있어서, 실리콘 (3) 표면에 실리콘 산화막 (6) 을 형성하고, 레지스트를 도포한 후, 리소그래피 방법으로 레지스트 패턴 (7) 을 형성한다.

다음에 도 1c 에 있어서, 레지스트 패턴 (7) 을 마스크로 하여 실리콘 산화막 (6) 에 드라이 에칭을 실시해서 실리콘 산화막 (6) 을 패터닝하고, 이어서 이패터닝된 실리콘 산화막 (6) 을 마스크로 하여 실리콘 (3) 을 패터닝한다. 이에 의해 얻어진 실리콘 (3) 의 패턴 (3P) 이 전사 애퍼추어의 전사 패턴이 된다.

다음에 도 2a 에 있어서, 표면 (도면에서 상면), 이면 (도면에서 하면) 및 측면을 포함한 전면상에 실리콘 질화막 (Si_XN_Y, 예컨대 Si₃N₄) (8) 을 형성한다. 앞에 서술한 것과 같이 이 실리콘 질화막 (8) 을 형성할 때에 고온 열처리 (600℃ 이상의 열처리) 가 행하여진다. 그 후, 이면의 실리콘 질화막 (8) 상에 실리콘 질화막 (9) 을 막두께 약 0.1 ㎛ 형성하고, 그 위에 레지스트를 도포한 후에 리소그래피 방법으로 패터닝하여, 레지스트 패턴 (11) 을 형성한다.

다음에 도 2b 에 있어서, 레지스트 패턴 (11) 을 마스크로 하여 실리콘 산화막 (9) 을 패터닝하고, 이 패터닝된 실리콘 산화막 (9) 을 마스크로 하여 실리콘 질화막 (8) 을 패터닝함으로써, 이면측 외주부분에만 실리콘 질화막 (8) 의 패턴 (8P) 을 형성한다.

그리고, 실리콘 질화막 패턴 (8P) 을 마스크로 하여, 실리콘 (5) 및 실리콘 기판 (1) 를 KOH 액으로 뒷면부터 에칭하고, 도중 및 최종에 노출된 중간층의 실리콘 산화막 (4,2) 부분을 그 에칭액으로 에칭 제거한다.

다음에 도 2c 에 있어서, 실리콘 질화막 패턴 (8P) 을 열 인산으로 박리함으로써, 전사 패턴 (3P) 을 가지는 실리콘 (3) 의 외주부분이 실리콘 기판 (1) 과 실리콘 (5) 과 실리콘 산화막 (2,4) 에 의한 지지체 (20) 로 지지된 상태로 하여, 표면에 도전층 (12) 으로서 막두께 0.25 ~ 1 ㎛ 의 Au, Pt 또는 (Pt+Pd) 을 형성해서 본 발명의 실시 형태의 전하빔 묘화장치용 애퍼추어가 얻어진다. 그리고, 전자빔의 선택적 부분의 차폐 (遮蔽) 는 막두께 20 ㎛ 의 실리콘 (3) 으로 가능하고, 표면의 도전층 (12) 은 애퍼추어 자체의 전하 충전을 방지하기 위해서 형성되며, 이 애퍼추어의 표면 및 뒷면은 금속제의 홀더와 전기적으로 접속하여 사용된다.

이 제작공정에 있어서, 실리콘 질화막 (8) 을 전체에 (애퍼추어를 제조하는 웨이퍼 전체에) 형성할 때, 고온상태에서 막을 형성한다. 여기에서 중간층 실리콘 산화막 (2) 은 표면측에서 20 ㎛ 내측에 1 ㎛ 의 박막으로 존재하고 있고, 뒷면측도 마찬가지로 실리콘 산화막 (4) 이 20 ㎛ 내측에 1 ㎛ 의 박막으로 존재하고 있는 것과 같은 상하대칭 구조로 되어 있다.

따라서, 이 중간공정의 애퍼추어는 고온상태로 하여도 표면, 이면측에 발생하는 응력이 같아서 원호형태의 변형이 발생하지 않으므로, 높은 정밀도의 패턴이 제작 가능하다. 또한, 그 결과, 전하빔 묘화장치용 애퍼추어 제작시에 실리콘 질화막 (8) 에 크랙이 발생하지 않는다.

실시의 형태에서는 중간층으로서 실리콘 산화막 (2,4) 을 사용하였다. 그러나, 표면측 및 이면의 재질을 같게 하여, 상하대칭 구조로 하면 되므로, 양중간층으로서 다른 재질막, 예컨대 실리콘 질화막을 사용할 수도 있다. 이 경우에는 중간층으로서의 양 실리콘 질화막의 막두께의 합을 에칭 마스크로서 사용하고 실리콘 질화막 (8) 의 막두께보다 작게 하여, 도 2b 의 공정으로 지지체 형성의 에칭 종료까지 실리콘 질화막의 에칭 마스크 패턴 (8P) 을 잔존시킬 필요가 있다.

그리고, 표면 중간층과 이면 중간층의 재질이 다른 경우라도, 상호간의 막두께를 변경하여 고온 열처리시에 있어서 표리 응력의 밸런스를 유지함으로써, 두께방향의 중심면 양측의 고온 열처리에 있어서의 영향이 서로 상쇄되도록 함으로써 원호형태의 변형 발생을 억제하는 전하빔 묘화장치용 애퍼추어가 얻어진다.

이상 설명한 바와 같이, 본 발명의 전하빔 묘화장치용 애퍼추어는 표면측과 이면측이 동일한 구조로 되어 있기 때문에, 그 제작공정에 있어서 실리콘 질화막을 전체적으로 고온상태에서 형성할 때에도 애퍼추어에 원호형태의 변형이 발생하지 않으므로, 애퍼추어에 Si 질화막이 균일하게 형성된 후, 다시 실온으로 되돌렸을 때에도 당연히 원호형태의 변형이 발생하지 않는다. 또한, 실리콘 질화막의 크랙 발생으로 인한 문제점도 발생하지 않는다.

따라서, 전하빔 묘화장치용 애퍼추어의 제조생산율이 향상된다. 또한, 제작후의 전하빔 묘화장치용 애퍼추어에 있어서도 응력의 영향으로 인한 애퍼추어상의 패턴변형이 대폭 저감되기 때문에, 이 애퍼추어를 사용하여 묘화를 실시한 웨이퍼상의 패턴은 치수 정밀도가 향상되며, 반도체 장치의 작성생산율 및 신뢰성이 향상된다. 따라서, 전체적으로 보아 생산성이 향상되며, 비용을 줄일 수 있다.

Claims

전하빔을 통과시키고 여기에 형성되어 있는 패턴을 반도체 기판상에 전사하는 전하빔 묘화장치용 애퍼추어에 있어서, 상기 애퍼추어 본체의 기재는, 그 두께방향의 중심면에 대해 양측이 동일한 구성으로 되어 있는 것을 특징으로 하는 전하빔 묘화장치용 애퍼추어.
제 1 항에 있어서, 상기 본체의 기재는 실리콘 기판, 상기 실리콘 기판의 양면상에 각각 형성한 중간층, 상기 중간층상에 각각 형성한 실리콘으로 이루어지는 것을 특징으로 하는 전하빔 묘화장치용 애퍼추어.
제 2 항에 있어서, 상기 양 실리콘은 서로 동일한 굵기를 가지며, 상기 양 중간층은 서로 동일한 굵기를 갖는 것을 특징으로 하는 전하빔 묘화장치용 애퍼추어.
제 2 항에 있어서, 상기 중간층은 실리콘 산화막인 것을 특징으로 하는 전하빔 묘화장치용 애퍼추어.
제 2 항에 있어서, 상기 중간층은 실리콘 질화막인 것을 특징으로 하는 전하빔 묘화장치용 애퍼추어.
전하빔을 통과시키고 여기에 형성되어 있는 패턴을 반도체 기판상에 전사하는 전하빔 묘화장치용 애퍼추어에 있어서, 상기 애퍼추어 본체의 기재의 구성은, 그 두께방향의 중심면 양측에서 고온 열처리의 영향이 상호 상쇄되도록 함으로써 고온 열처리에 의한 원호형태의 변형이 발생하지 않도록 억제한 것을 특징으로 하는 전하빔 묘화장치용 애퍼추어.
전하빔을 통과시키고 여기에 형성되어 있는 패턴을 반도체 기판상에 전사하는 전하빔 묘화장치용 애퍼추어의 제조방법에 있어서, 두께방향의 중심면에 대해 양측이 동일한 구성으로 되어 있는 본체의 기재를 준비하는 공정과, 상기 본체의 기재의 일측에 반도체 기판상에 전사하기 위한 패턴을 형성하는 공정과, 전체를 실리콘 질화막으로 피복하는 공정과, 상기 실리콘 질화막을 패터닝함으로써 상기 본체의 기재의 다른측의 선택적 부분상에 그 실리콘 질화막에 의한 마스크를 형성하는 공정과, 상기 실리콘 질화막의 마스크를 마스크로 하여 상기 본체의 기재를 상기 다른 쪽으로부터 에칭 제거함으로써 상기 패턴을 지지하는 지지체를 형성하는 공정을 갖는 것을 특징으로 하는 전하빔 묘화장치용 애퍼추어의 제조방법.
제 7 항에 있어서, 상기 본체의 기재는 실리콘 기판와, 상기 실리콘 기판의 양면상에 각각 형성한 중간층과, 상기 중간층상에 각각 형성한 실리콘으로 구성되고, 일측 상기 실리콘에 상기 패턴을 형성하고, 타측 상기 실리콘, 상기 양 중간층 및 상기 실리콘 기재로 상기 지지체를 형성하는 것을 특징으로 하는 전하빔 묘화장치용 애퍼추어의 제조방법.