KR19980022357A - 시리얼 인터페이스 회로 - Google Patents

시리얼 인터페이스 회로 Download PDF

Info

Publication number
KR19980022357A
KR19980022357A KR1019960041480A KR19960041480A KR19980022357A KR 19980022357 A KR19980022357 A KR 19980022357A KR 1019960041480 A KR1019960041480 A KR 1019960041480A KR 19960041480 A KR19960041480 A KR 19960041480A KR 19980022357 A KR19980022357 A KR 19980022357A
Authority
KR
South Korea
Prior art keywords
control
serial
signal
read
data
Prior art date
Application number
KR1019960041480A
Other languages
English (en)
Other versions
KR100212084B1 (ko
Inventor
방호열
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019960041480A priority Critical patent/KR100212084B1/ko
Priority to DE19723964A priority patent/DE19723964B4/de
Priority to US08/933,852 priority patent/US5987542A/en
Publication of KR19980022357A publication Critical patent/KR19980022357A/ko
Application granted granted Critical
Publication of KR100212084B1 publication Critical patent/KR100212084B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0626—Reducing size or complexity of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0674—Disk device
    • G06F3/0676—Magnetic disk device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Information Transfer Systems (AREA)

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야: 자기 디스크 구동장치에서 제어장치와 리드/라이트채널회로 간의 시리얼 데이타 인터페이스에 관한 기술이다.
나. 발명이 해결하려고 하는 기술적 과제: 다양한 규격의 리드/라이트 채널회로의 시리얼 인터페이스를 적응적으로 지원하도록 한다.
다. 그 발명의 해결방법의 요지: 본 발명의 시리얼인터페이스회로는, 제어장치인 CPU와 리드/라이트채널 간에 위치하고, 다양한 규격의 리드/라이트 채널회로의 시리얼 인터페이스위한 비트제어정보를 로드하고 로드된 비트제어정보를 이용하여 상기 시리얼데이타에 적응하는 비트변환, 상기 전송제어신호의 극성 및 에지 제어, 및 상기 비트변환의 제어를 수행하여 상기 리드/라이트채널회로에 인터페이스 가능한 시리얼데이타를 인가한다.
라. 발명의 중요한 용도: 자기 디스크 구동장치에서 제어장치와 리드/라이트채널회로 간의 시리얼 데이타 인터페이스

Description

시리얼 인터페이스 회로
본 발명은 자기 디스크 구동장치에 관한 것으로, 특히 다양한 규격의 리드/라이트 채널회로의 시리얼 인터페이스를 적응적으로 지원하는 시리얼 인터페이스회로에 관한 것이다.
요즈음 데이타 저장 및 독취 장치는 그 용량이 급속도로 커져 가며, 또한 데이타의 고속 액세스가 가능하도록 발전되고 있다. 이러한 데이타 저장 및 독취장치들의 한 일예는 HDD(Hard Disk Drive)와 같은 자기 디스크 구동장치로 들 수 있다. 상기 자기 디스크 구동장치는 고용량 및 고속 액세스 가능하다는 장점 덕택에 컴퓨터 시스템의 보조기억장치로 널리 사용되고 있다.
자기 디스크 구동장치에 있어서 리드/라이트 채널회로는 헤드와 연결된 전치증폭기에서 출력되는 리드신호로부터 데이타 펄스를 검출하고 디코딩하여 데이타 인터페이스제어부인 DDC(Disk Data Controller)에 인가하며, 상기 DDC로부터 인가되는 라이트데이타를 디코딩하여 전치증폭기에 인가한다. 상기 전치증폭기는 데이타독출시 헤드에 의해 기록매체인 디스크로부터 픽업된 신호를 전치증폭하며, 데이타기록시에는 DDC의 선택에 의거하여 하나의 헤드를 선택하고 리드/라이트 채널회로로부터 인가되는 부호화된 기록데이타(Encoded Write Data)를 선택된 헤드에 대응하는 디스크에 기록토록 한다.
리드/라이트 채널회로는 내부에 내장된 시리얼포트(serial port)를 통하여 CPU의 제어를 받아 내부 구체 블럭의 회로를 제어한다. 그리고 리드/라이트 채널회로의 내부 구체 블럭회로의 각종 상태는 상기 시리얼 포트를 통하여 상기 CPU로 전송된다. 즉, 상기 시리얼 포트는 양방향 포트로서 리드/라이트채널회로가 CPU와 시리얼 인터페이스되게 한다.
리드/라이트 채널회로의 내부 구체블럭 회로의 일예로는, 기록데이타를 디코딩하거나 동기된 독출데이타를 엔코딩하는 ENDEC(ENcoder/DECoder), 버스트의 진폭을 검출하여 위치에러신호(Position Error Signal)를 발생하며 전치증폭된 신호의 진폭피크치를 검출하여 데이타 펄스를 발생하는 펄스 및 서보검출기, 펄스 및 서보검출기에서 발생된 데이타펄스로부터 일정 클럭에 동기된 독출데이타를 분리하는 데이타분리기 등이 있다. 그외에도, AGC회로, 프로그래머블 필터, 히스테리시스 퀄리파이어(hysterisis qualifier) 등이 포함되어 있다. 이러한 일예의 내부 구체블럭 회로의 해당 블럭회로 각각에는 해당 블럭회로의 동작제어에 이용될 정보들을 저장하는 레지스터들이 존재한다.
리드/라이트 채널회로에 내장된 시리얼포트는 상기 내부 구체 블럭회로의 레지스터에 로드할 정보를 제공하기 위한 n개의 시리얼포트 레지스터(이하 상태제어레지스터라 칭함)를 가지고 있다. n개의 상태제어 레지스터의 일예로는, 파워 다운, 데이타모드 컷오프, 서보모드 컷오프, 필터부스트, 데이타 임계치, 서보 임계치, 데이타 복원, AGC레벨 등을 설정하기 위한 각각의 레지스터로 들 수 있다. 각 레지스터에는 해당 기능 설정에 대한 구체적인 제어값들을 가지고 있다.
CPU는 도 4에 도시된 일반적인 시리얼포트 제어신호 즉, SDEN, SDATA, SCLK를 상기 시리얼 포트에 인가한다. SDEN은 데이타전송을 위한 인에이블신호이고, SDATA는 CPU의 시리얼데이타이며, SCLK는 SCLK는 시리얼클럭신호이다. 시리얼데이타 SDATA에는 시리얼포트의 소정 상태제어 레지스터를 선택하기 위한 어드레스와 어드레스에 의해 선택된 레지스터의 제어상태를 리드(또는 라이트)하기 위한 데이타가 실려 있다. 시리얼데이타의 어드레스에는 데이타 리드 또는 라이트선택 제어를 위한 리드/라이트선택비트가 존재한다.
시리얼 포트는 CPU로부터 시리얼포트 제어신호가 인가되면, 시리얼데이타 SDATA내 어드레스에 따라 상태제어 레지스터를 액세스하며, SDAT내 데이타에 의거하여 액세스된 상태제어 레지스터로부터(또는 에) 제어상태를 리드(또는 라이트)한다. 리드 또는 라이트 선택은 어드레스내 리드/라이트선택비트의 이진 논리 상태에 의거한다. 만약 제어상태가 라이트되었다면 시리얼 포트는 리드/라이트 채널회로의 해당 내부블럭 회로에 상기 제어상태를 로드한다. 만약 제어상태가 리드되었다면, 시리얼 포트는 액세스된 상태제어 레지스터의 현재의 제어상태를 시리얼 데이나 SDATA에 실어 CPU로 전송한다.
리드/라이트 채널회로는 통상 각 제조업체 나름대로 디자인한 모델로 원칩화되므로 CPU와의 시리얼 인터페이스하기 위한 시리얼 포트의 비트 수는 각 업체마다 달라지기 마련이다. 시리얼 포트의 비트 수는 16비트, 18비트 및 8비트 등으로 그 일 예로 들 수 있으며 그 구현이 다양함을 알 수 있다. 도 4에서는 시리얼 포트 비트가 16비트일 때의 시리얼포트 제어신호를 보여주고 있다.
종래 기술에서는 다양한 규격의 리드/라이트채널회로와 시리얼 인터페이스를 위해서는 리드/라이트 채널회로의 시리얼포트 비트 수에 맞추어 CPU 또는 DSP(Digital Signal Processor)의 제어관련 디자인을 수정해야만 했다. 따라서 이러한 불편함을 해소하기 위해서는 다양한 규격의 리드/라이트 채널회로의 시리얼 인터페이스를 적응적으로 지원하는 시리얼 인터페이스회로가 요망되었다.
따라서 본 발명의 목적은 다양한 규격의 리드/라이트 채널회로의 시리얼 인터페이스를 적응적으로 지원하는 시리얼 인터페이스회로를 제공하는데 있다.
본 발명의 다른 목적은 2n(n은 자연수)비트까지도 CPU와 리드라이트채널회로 간의 시리얼 인터페이스 제어를 가능하게 하는 시리얼 인터페이스회로를 제공하는데 있다.
본 발명의 또 다른 목적은 리드/라이트채널회로IC의 디자인이 달라져도 자기디스크 구동장치의 제어부의 제어관련 디자인을 새롭게 수정하지 않게 할 수 있는 시리얼 인터페이스회로를 제공하는데 있다.
도 1은 본 발명의 실시예에 따른 시리얼 인터페이스 회로의 블럭구성을 보여주는 도면
도 2는 도 1의 시리얼 인터페이스 제어회로의 구체 회로도
도 3a 및 도3b는 본 발명의 실시예에 따른 타이밍도
도 4는 일반적인 시리얼 포트 전송 포맷도
도 5는 통상적인 하드 디스크 드라이브 블럭구성도
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
먼저 본 발명의 실시예에 따른 시리얼 인터페이스회로의 설명을 이해를 돕기위한 통상적인 하드 디스크 드라이브의 구성을 도 5를 참조하여 설명한다.
도 5를 참조하면, 디스크들(110)은 스핀들(spindle)모터(134)에 의해 회전한다. 헤드들(112) 각각은 디스크들(110)중 대응하는 하나의 디스크면상에 위치하며, 환상 보이스 코일(rotary voice coil) 액츄에이터(130)와 결합된 E-블럭 어셈블리(114)로부터 디스크들(110)쪽으로 신장된 서포트 암들에 각각 대응되게 설치된다. 전치증폭기(116)는 리드시에는 헤드들(112)중 하나에 의해 픽업된 신호를 전치증폭하여 아나로그 리드신호를 리드/라이트 채널(read/write channel)회로(118)로 인가하며, 라이트시에는 리드/라이트 채널회로(118)로부터 인가되는 부호화된 라이트데이타를 헤드들(112)중 대응하는 하나의 헤드를 통해 디스크 상에 라이트되도록 한다. 리드/라이트 채널회로(118)는 전치증폭기(116)로부터 인가되는 리드신호로부터 데이타 펄스를 검출하고 디코딩하여 DDC(Disk Data Controller)(120)에 인가하며, DDC(120)로부터 인가되는 라이트데이타를 디코딩하여 전치증폭기(116)에 인가한다. DDC(120)는 호스트 컴퓨터로부터 수신되는 데이타를 리드/라이트 채널회로(118)와 전치증폭기(116)를 통해 디스크상에 라이트 하거나 디스크상으로부터 데이타를 리드하여 호스트 컴퓨터로 송신한다. 또한 DDC(120)는 호스트 컴퓨터와 마이크로 콘트롤러(124)간의 통신을 인터페이스한다. 버퍼 램(122)은 호스트 컴퓨터와 마이크로 콘트롤러(124)와 리드/라이트 채널회로(118) 사이에 전송되는 데이타를 일시 저장한다. 마이크로 콘트롤러(124)는 호스트 컴퓨터로부터 수신되는 리드 또는 라이트 명령에 응답하여 트랙 탐색 및 트랙 추종을 제어한다. 메모리(126)는 마이크로 콘트롤러(124)의 수행 프로그램 및 각종 설정값들을 저장한다. 서보구동부(128)는 마이크로 콘트롤러(124)에서 제공하는 헤드들(112)의 위치 제어를 위한 신호에 응답하여 액츄에이터(130)를 구동하기 위한 구동전류를 발생하여 액츄에이터(130)의 보이스 코일에 인가한다. 액츄에이터(130)는 서보구동부(128)로부터 인가되는 구동전류의 방향 및 레벨에 대응하여 헤드들(112)을 디스크들(110)상에서 이동시킨다. 스핀들 모터 구동부(132)는 마이크로 콘트롤러(124)로부터 발생되는 디스크들(110)의 회전 제어를 위한 제어값에 따라 스핀들 모터(134)를 구동하여 디스크들(110)을 회전시킨다.
도 1은 본 발명의 실시예에 따른 시리얼 인터페이스 회로의 블럭구성을 보여주는 도면이다. 도 1을 참조하면 본 발명의 실시예에 따른 시리얼 인터페이스 회로(2)는 CPU(4)와 리드/라이트 채널회로(6) 사이에 위치한다. 도 5의 통상적인 하드 디스크 드라이브의 블럭 구성에서 도 1에 도시된 시리얼 인터페이스 회로(2)의 위치를 설명하면, 마이크로 콘트롤러(124)와 리드/라이트채널회로(118) 사이에 존재한다. 그러므로 도 5의 마이크로콘트롤러(124)가 도 1의 CPU(4)임을 이해하여야 한다.
도 1을 계속 참조하면, 상기 시리얼 인터페이스 회로(2)는 다양한 규격의 리드/라이트 채널회로(6)에 대한 CPU(4)의 시리얼 인터페이스를 적응적으로 지원한다. 상기 리드/라이트 채널회로(6)내에는 미리 예정된 소정 비트 시리얼 인터페이스를 수행하기 위한 시리얼포트(8)이 있으며, 상기 시리얼포트(8)내에는 n개의 레지스터로 구성된 상태제어레지스터(9)가 있다.
시리얼 인터페이스회로(2)는 크게 버스를 통해 CPU(4)와 연결되는 신호생성제어레지스터부(10)와, 신호생성 제어레지스터부(10)의 각종 신호로드에 의거하여 인터페이스 비트변환 및 극성제어, 및 상기 인터페이스 비트변환을 제어하여 다양한 규격의 리드/라이트채널회로(6)에 적응적으로 시리얼 인터페이스 제어를 수행하는 시리얼 인터페이스 제어회로(20)로 구성한다. 상기 신호생성 제어 레지스터부(10)는 시리얼 클럭수 제어레지스터(12), 시리얼 데이타 제어레지스터(14), 극성 제어레지스터(16) 및 최상위 데이타 레지스터(18)를 포함한다. 시리얼 클럭수 제어레지스터(12)는 CPU(4)의 제어에 의거하여 시리얼클럭수 정보 SRCNT(4:0)를 저장하고 시리얼인터페이스제어회로(20)에 로드한다. 시리얼데이타 제어레지스터(14)는 CPU(4)의 제어에 의거하여 시리얼데이타 제어신호 SRD(31:0)를 저장하고 시리얼인터페이스제어회로(20)에 병렬로 로드한다. 극성제어레지스터(16)는 CPU(4)의 제어에 의거하여 리드/라이트채널회로(6)내 다수의 상태제어레지스터(9)에 인가되는 제어레지스터클럭신호 CRC(Control Register Clock), 제어레지스터인에이블신호 CRE(Control Register Enable), 제어레지스터데이타 CRD(Control Register Data)의 극성 및 에지를 제어하기 위해 각종 극성 및 에지 제어신호 CRKPOS, CRENEG, CRCNEG를 생성한다. 상기 극성제어신호들 중 CRKPOS는 제어레지스터클럭신호 CRC의 데이타관련 상승에지 또는 하강에지 선택을 위한 신호이고, CRENEG는 제어레지스터인에이블신호 CRE의 극성제어를 위한 신호이며, CRCNEG는 제어레지스터클럭신호 CRC의 극성제어를 위한 신호이다. 그리고 신호생성 제어레지스터부(10)에 포함된 최상위 데이타 레지스터(18)는 CPU(4)의 제어에 의하여 선택되며 라이트시 최상위레지스터 라이트신호 MWR12를 생성한다.
도 2는 도 1의 시리얼 인터페이스 제어회로(20)의 구체 회로도이다. 도 2를 참조하면, 본 발명의 실시예에 따른 시리얼 인터페이스 제어회로(20)는 크게 데이타비트변환부(30)와 신호 극성 및 에지 제어부(60)와 비트변환제어부(70)로 구성된다.
신호극성 및 에지제어부(60)는 제어레지스터클럭신호 CRC 및 제어레지스터 데이타 CRD의 극성 및 에지를 제어하기 위한 극성 및 에지 제어신호 CRKPOS, CRENEG, CRCNEG를 이용하여 상기 리드/라이트채널회로(6)에 인가될 제어레지스터클럭신호 CRC, 제어레지스터 인에이블신호 CRE의 극성 및 에지를 제어한다. 비트변환제어부(70)는 시리얼 클럭수정보 SRCNT를 이용해 상기 시리얼데이타의 비트를 계산하고 소오스데이타의 비트변환을 제어한다. 데이타비트변환부(30)는 라이트신호의 소정 래치 및 비트변환제어에 의거하여 상기 시리얼데이타 제어신호 SRD(31:0)의 비트변환 및 시리얼로의 변환을 수행하여 시리얼데이타인 제어레지스터데이타 CRD를 출력한다.
도 3a 및 도 3b는 본 발명의 바람직한 실시예에 따른 타이밍도이다.
지금 도 1, 도 2 및 도 3a,b를 참조하여 본 발명에 따른 바람직한 실시예의 동작을 상세히 설명한다.
본 발명의 실시예에서는 CPU(4)와 리드/라이트채널회로(6)이 최대 32비트까지 시리얼 인터페이스가 가능하게 제어한다. 하기에서는 리드/라이트채널회로(6)의 시리얼 인터페이스를 위한 비트 수가 일예로, 9비트로 구현되었다고 가정할 때의 동작을 설명한다. 이러한 가정이 있을 때 상기 리드/라이트채널회로(6)내에 있는 상태제어레지스터(9)의 레지스터 갯수는 8(=23)이 된다.
CPU(4)는 버스를 통해 시리얼클럭수 제어레지스터(12)에 시리얼클럭수정보 SRCNT(4:0) 8를 로드한다. 시리얼인터페이스를 위한 비트 수가 9비트인데 상기 SRCNT(4:0)을 8로 로드하는 것은 SRCNT(4:0)의 초기값이 0에서 시작되기 때문이다. 또한 CPU(4)는 시리얼 데이타 제어 레지스터(14)에 32비트의 시리얼데이타 제어신호 SRD(31:0)를 LSB(Lesat Significant Bit)부터 MSB(Most Significant Bit)까지의 순서대로, 일예를 들어 00 00 00 7F(H)를 로드한다. 또 리드/라이트채널회로(6)내 다수의 상태제어레지스터(9)에 인가되는 CRC, CRE, CRD의 극성을 제어하기 위한 각종 극성제어 정보를 CRKPOS=1, CRENEG=0, CRCNEG=0를 로드한다. 극성제어신호들 중 CRKPOS는 CRC의 데이타관련 상승에지 또는 하강에지 선택을 위한 신호이고, CRENEG는 CRE의 극성제어를 위한 신호이며, CRCNEG는 CRC의 극성제어를 위한 신호이다. 그리고 CPU(4)는 다수의 데이타레지스터 중 최상위 데이타 레지스터(18)를 선택한다. 라이트시 상기 최상위 데이타 레지스터(18)로부터는 최상위 레지스터 라이트신호 MWR12가 생성된다. 상기 최상위 레지스터 라이트신호 MWR12는 시리얼인터페이스 제어회로(20)에 인가된다.
참고로, 시리얼레지스터는 도 3a의 맨 아래에 도시하고 있는 시리얼데이타 제어신호 CRD에서 보여주는 바와 같이 어드레스와 데이타를 로딩한다. 본 발명의 실시예에서는 상기 어드레스와 데이타의 로딩시 소프트웨어의 부하를 줄이기 위해 어드레스를 최상위레지스터, 데이타를 최하위레지스터로 설정한다. 그런다음 우선 데이타를 하위레지스터로 로딩하고 어드레스를 최상위레지스터로 설정하여 라이트하면 모든 어드레스와 데이타가 자동적으로 라이트가 되게 하고 있다. 그러므로 라이트시 최상위레지스터 라이트 신호 MWR12가 최상위데이타 레지스터(18)로부터 발생된다. 상기 최상위레지스터 라이트신호 MWR12에서 부호에 붙혀진 12는 본 발명의 실시예에 적용한 ASIC에서 최상위레지스터의 번지로 12번지로 지정한 것을 의미하며, 상기 촤상위레지스터 라이트신호 MWR12는 CPU(4)가 최상위 데이타레지스터(18)을 지정시 발생하는 신호이다.
라이트시 도 1의 신호생성제어레지스터부(12)에서 시리얼인터페이스제어회로(20)로 인가되는 신호 및 데이타를 정리하면 다음과 같다.
시리얼클럭수 정보 SRCNT(4:0)=8, 시리얼데이타 제어신호 SRD(31:0)=00 00 00 7F(H), CRKPOS=1, CRENEG=0, CRCENG=0
시리얼인터페이스제어회로(20)에 인가되는 신호는 상기 신호 및 데이타외에도 도 1에서 보여주는 바와 같이 4MHz의 클럭인 CK4MHZ와 파워리셋할 때 인가되는 파워리셋신호 POR이 인가된다. 도 2를 참조하면, 시리얼인터페이스제어회로(20)에 인가된 상기 클럭 CK4MHZ는 인버터(54)를 거쳐 제1클럭신호 CK4M가 되고 상기 인버터(54)와 다른 인버터(65)을 거쳐 제2클럭신호 CK4MB가 된다. 제1클럭신호 CK4M과 제2클럭신호 CK4MB는 도 3a에 도시한 바와 같다.
도 2의 시리얼인터페이스제어회로(20)에 인가되는 최상위레지스터 라이트신호 MWR12는 도 3a에 도시한 바와 같다. 상기 최상위 레지스터 라이트신호 MWR12는 시리얼인터페이스회로(20)내 인터페이스비트변환부(30)의 인버터(32)에서 반전된다. 반전된 최상위레지스터 라이트신호 MWR12B는 도 3a에 도시한 바와 같으며 디형 플립플롭(36)의 클럭단(CK)에 클럭으로 인가된다. 상기 디형플립플롭(36)의 입력단(D)에는 항상 VDD가 인가되고 있다. 따라서 디형 플립플롭(36)은 반전된 최상위레지스터 라이트신호 MWR12B의 상승에지에 응답하여 논리 '하이'상태를 유지하는 스타트인에이블신호 STEN을 출력단(Q)을 통하여 출력한다. 그러다가 액티브 논리 '로우'상태의 파워리셋제어신호 POR 또는 클리어신호 CLRB가 앤드게이트(34)를 통하여 리셋단() 인가되면 논리 '하이'상태를 유지하던 스타트인에이블신호 STEN을 논리 '로우'상태로 천이시킨다. 이러한 스타트 인에이블신호 STEN은 도 3a에 도시된 바와 같다. 디형 플립플롭(38)은 상기 스타트 인에이블신호 STEN을 제1클럭신호 CK4M에 응답하여 래치하여 1번 래치된 제1래치신호 A를 출력단(Q)를 통하여 출력하고 그 다음단의 디형 플립플롭(40)은 제2클럭신호 CK4MB에 응답하여 상기 제1래치신호 A를 래치하여 2번 래치된 제2래치신호 B를 출력단(Q)을 통하여 출력한다. 또 그 다음단의 디형 플립플롭(42)는 제1클럭신호 CK4M에 응답하여 상기 제2래치신호 B를 래치하여 3번 래치된 제3래치신호 C를 반전출력단()를 통하여 출력한다. 플립플롭(38)의 출력단(Q)으로부터 출력되는 제1래치신호 A는 제2클럭신호 CK4MB와 함께 앤드게이트(44)에서 앤드게이팅되어 병/직렬변환기(52)의 클럭단(CK)에 인에이블클럭신호 ENCK로 인가된다. 또한 플립플롭(42)의 반전출력단()으로부터 출력되는 제3래치신호 C와 함께 앤드게이트(46)에서 앤드게이팅되어 병/직렬변환기(52)의 로드단()에 인에이블로드신호 ENLDB를 인가한다. 도 3a을 참조하면, 전술한 제1, 제2, 제3 래치신호 A,B,C와 인에이블클럭신호 ENCK와 인에이블로드신호 ENLDB의 파형을 보여주고 있다.
한편, 디형플립플롭(40)로부터 출력되는 제2래치신호 B는 신호 극성 및 에지 제어부(60)의 앤드게이트(62)에서 제1클럭신호 CK4M과 앤드게이팅된다. 도 3b에서는 제1클럭신호 CK4M과 제2래치신호 B를 보여주고 있다. 따라서 앤드게이트(62)의 출력은 도 3b에 도시된 바와 같은 클럭신호 XCK와 같다. 상기 클럭신호 XCK는 멀티플랙서(64)의 B입력단에 인가된다. 상기 멀티플랙서(64)의 A입력단에는 병/직렬변환기(30)의 클럭단(CK)에 인가된 바있던 인에이블클럭신호 EKCK가 인가된다. 그러면 멀티플랙서(64)는 리드/라이트채널회로(6)의 인가되는 제어레지스터클럭신호 CRC의 데이터관련 상승에지 또는 하강에지를 선택하기 위한 신호 CRKPOS=1의 인가에 응답하여 B선택단으로 입력되는 클럭신호 XCK를 선택한다. 멀티플랙서(64)의 출력신호 CRCST는 제어레지스터클럭 스타트신호로서 비트변환제어부(70)의 클럭단(CK)에 인가된다. 또한 상기 CRCST는 배타적논리합게이트(66)에서 제어레지스터클럭신호 CRC의 극성제어를 위한 신호 CRCNEG=0와 배타적 논리합 조합된다. 따라서 배타적논리합게이트(66)의 출력은 도 3b와 같은 파형의 제어레지스터클럭신호 CRC로서, 리드/라이트채널회로(6)에 인가되는 신호이다. 도 3에서 도시된 상기 제어레지스터클럭신호 CRC를 보면 9개의 상승에지가 있음을 볼 수 있다.
또한 디형플립플롭(40)로부터 출력되는 제2래치신호 B는 배타적논리합게이트(68)에서 제어레지스터인에이블신호 CRE의 극성제어를 위한 신호 CRENEG=0와 배타적 논리합 조합된다. 따라서 배타적논리합게이트(68)의 출력은 도 3b와 같은 파형의 제어레지스터인에이블신호 CRE로서, 리드/라이트채널회로(6)에 인가되는 신호이다.
한편, 도 2에서 비트변환제어부(70)를 보면, 카운터(72)는 신호 극성 및 에지 제어부(60)의 멀티플랙서(64)의 출력인 제어레지스터클럭 스타트신호 CRCST의 클럭을 카운트하여 카운트값 SC(4:0)를 비교기(74)의 입력단 Y(4:0)으로 출력한다. 비교기(74)는 카운트값 SC(4:0)이 시리얼클럭수 제어레지스터(12)로부터 출력되어 입력단 X(4:0)로 인가되는 시리얼클럭수 정보 SRCNT(4:0)=8가 될 때 도 3a에 도시된 신호 EQ를 출력단(X)를 통하여 출력한다. 디형 플립플롭(78)은 인버터(76)에 의해서 반전된 CRCST에 응답하여 상기 신호 EQ를 래치 출력한다. 디형 플립플롭(78)의 출력은 도 3a에 도시되어 있는 바와 같은 제1클리어신호 CLRB이다. 상기 제1클리어신호 CLRB는 시리얼비트 변환부(30)의 인버터(34)를 통하여 디형 플립플롭(36)의 리셋단()에 인가된다. 이때 상기 디형 플립플롭(36)의 출력인 스타트인에이블신호 STEN은 논리 '로우'상태로 천이된다. 도 3a의 타이밍을 보면, 제1클리어신호 CLRB의 하강에지에서 상기 스타트 인에이블신호 STEN이 논리 '로우'상태로 천이됨을 볼 수 있다.
또한 상기 제1클리어신호 CLRB는 후단의 디형 플립플롭(80)에도 인가된다. 디형 플립플롭(80)에서는 제1클럭신호 CK4M에 응답하여 상기 제1클리어신호 CLRB를 래치하여 출력한다. 디형 플립플롭(80)의 출력은 신호 DCLRB이고, 이 신호 DCLRB는 디형 플립플롭(82)에 인가된다. 디형 플립플롭(82)은 신호 DCLRB를 제2클럭신호 CK4MB에 응답하여 래치하여 반전출력단()을 통하여 출력한다. 디형 플립플롭(82))의 반전출력단()으로부터 출력되는 신호는 제2클리어신호 CLRX이다. 제2클리어신호 CLRX는 인버터(84)와 앤드게이트(86)를 통하여 카운터(72)의 클리어단() 및 디형 플립플롭(78)의 리셋단()에 인가된다. 또한 시리얼 비트변환부(30)내의 인버터(48) 및 앤드게이트(50)를 거쳐 병/직렬변환부(52)의 클리어단()에 인가된다. 제2클리어신호 CLRX는 비트변환제어부(70)내 카운터(72)의 출력인 카운트신호 SC(4:0)가 더 이상 출력되지 않게 한다(즉, 카운터(72)의 입력인 제어레지스터클럭스타트신호 CRCST를 클리어시킨다). 또한 시리얼 비트변환부(30)내 병/직렬변환부(52)의 출력인 제어레지스터 데이타 CRD가 더 이상 출력되지 않게 한다. 도 3a에 도시된 제2클리어신호 CLRX의 타이밍을 보면, 상기 CLRX의 상승에지에서 카운터(72)의 입력인 제어레지스터클럭스타트신호 CRCST를 클리어시키고, 병/직렬변환부(52)의 출력인 제어레지스터 데이타 CRD가 더 이상 출력되지 않게 함을 볼 수 있다.
다시 도 2의 시리얼비트 변환부(30)로 돌아가서 병/직렬변환기(52)를 참조하면, 시리얼데이타제어신호 SRD(31:0)는 병/직렬변환기(52)의 입력단 D(31:0)로 인가된다. 상기 시리얼데이타제어신호 SRD(31:0)는 00 00 00 7F이다. 그에 따라 병/직렬변환기(52)는 도 3a에 도시된 바와 같은 낸드게이트(46)로부터 출력되는 ENLDB의 상승에지에서 SRD(31:0)를 로드하며 앤드게이트(44)로부터 출력되는 인에이블클럭신호 ENCK에 응답하여 병렬의 입력을(즉 SRD(31:0)를) 직렬로 변환 출력한다. 그러다가 제2클리어신호 CLRX 또는 파워리셋신호 POR이 클리어단()으로 인가되면 리셋된다. 그 결과 병/직렬변환기(52)의 출력인 제어레지스터데이타 CRD는 도 3a에 도시된 바와 같이 07F(H)이 된다. 도 3a의 CRD는, 9비트의 직렬데이타로서 상위 1비트는 논리 '로우' 액티브되는 라이트인에이블신호이고, 이어지는 3비트 A2∼A0는 리드/라이트채널회로(6)내 8개의 상태제어레지스터(9)의 어드레스이다. 그리고, 마지막 5비트 D4∼D0는 상기 어드레스에 저장될 데이타값이다.
도 2에서 파워리셋신호 POR은 파워리셋될 때 액티브 논리 '로우'상태로 인가되는 신호로서, 데이타비트변환부(30)의 디형 플립플롭들(36, 38, 40, 42)의 리셋단() 및 병/직렬변환기(52)의 클리어단(), 비트변환제어부(70)의 카운터(72) 및 디형 플립플롭들(74, 78, 80, 82)에 인가되어 각 부를 리셋(또는 클리어)시킨다.
도 2를 참조하여 전술한 시리얼 인터페이스 제어회로(20)의 동작에 의해서, 시리얼 인터페이스 제어회로(20)로부터는 제어레지스터클럭신호 CRC와 제어레지스터인에이블신호 CRE 및 제어레지스터데이타 CRD가 출력되어 리드/라이트채널회로(6)에 인가된다. 도 3a에 도시된 제어레지스터클럭신호 CRC와 제어레지스터인에이블신호 CRE 및 제어레지스터데이타 CRD의 타이밍도를 보면, 클럭신호 인에이블신호 및 데이타 각각이 9비트 시리얼 인터페이스되게 제어된 신호임을 알 수 있다.
본 발명에서는 CPU와 리드/라이트채널회로(6)간의 시리얼 인터페이스가 9비트일 경우를 일실시예로 설명였지만, 32(=25)비트내 어떠한 비트 수로도 시리얼 인터페이스 가능할 수 있음은 이 기술분야의 통상의 지식을 가진자에게 자명하여 진다. 결국, 이러한 본 발명의 정신에 따르면, 본 발명은 2n(n은 자연수)비트까지도 CPU와 리드라이트채널회로 간의 시리얼 인터페이스 제어를 가능하게 한다.
상술한 바와 같은 본 발명의 시리얼 인터페이스회로는 CPU와의 시리얼 인터페이스를 위한 리드/라이트채널회로의 비트 수 구현이, 16비트, 18비트 및 8비트 등으로 다양할찌라도 언제나 인페이스 제어 가능하게 해준다.

Claims (3)

  1. 자기 디스크 구동장치에서 상기 구동장치의 제어장치와 리드/라이트채널회로 간의 시리얼 데이타 인터페이스를 수행하는 시리얼 인터페이스 회로에 있어서, 상기 제어장치의 제어에 의거하여 소정 규격의 리드/라이트채널회로와의 인터페이스 가능한 시리얼데이타 및 상기 시리얼데이타의 전송제어신호에 관련된 비트제어정보를 로드하는 비트제어정보로드수단과, 상기 로드된 비트제어정보를 이용하여 상기 시리얼데이타에 적응하는 비트변환, 상기 전송제어신호의 극성 및 에지 제어, 및 상기 비트변환의 제어를 수행하여 상기 리드/라이트채널회로에 인터페이스 가능한 시리얼데이타를 인가하는 시리얼인터페이스 제어회로로 구성함을 특징으로 하는 시리얼 인터페이스 회로.
  2. 제1항에 있어서, 상기 비트제어정보로드수단은, 상기 제어장치의 제어에 의거하여 상기 시리얼데이타의 리드/라이트채널회로로의 전송을 위한 시리얼 클럭수를 저장하고 로드하는 시리얼 클럭수 제어레지스터와, 상기 시리얼데이타의 리드/라이트채널회로로의 전송을 위해 소오스데이타를 저장하고 로드하는 시리얼데이타 제어레지스터와, 상기 제어장치의 제어에 의거하여 상기 전송제어신호의 극성 및 에지를 제어하기 위한 제어값들을 저장하고 로드하는 극성 및 에지 제어레지스터와, 상기 제어장치의 제어에 의거하여 리드/라이트채널회로로의 시리얼데이타 라이트시 라이트신호를 로드하는 라이트신호 저장 레지스터로 구성함을 특징으로 하는 시리얼 인터페이스 회로.
  3. 제2항에 있어서, 상기 시리얼인터페이스 제어회로는, 상기 인터페이스제어신호의 극성 및 에지를 제어하기 위한 제어값을 이용하여 상기 리드/라이트채널회로에 인가되는 전송제어신호의 극성 및 에지를 제어하는 신호극성 및 에지제어부와, 상기 시리얼 클럭수를 이용해 상기 시리얼데이타의 비트를 계산하고 소오스데이타의 비트변환을 제어하는 비트변환제어부와, 상기 라이트신호의 소정 래치 및 상기 비트변환제어에 의거하여 상기 소오스데이타를 비트변환 및 시리얼로의 변환을 수행하여 시리얼데이타를 출력하는 데이타비트변환부로 구성함을 특징으로 하는 시리얼 인터페이스 회로.
KR1019960041480A 1996-09-21 1996-09-21 시리얼 인터페이스 회로 KR100212084B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960041480A KR100212084B1 (ko) 1996-09-21 1996-09-21 시리얼 인터페이스 회로
DE19723964A DE19723964B4 (de) 1996-09-21 1997-06-06 Serieller Schnittstellenschaltkreis
US08/933,852 US5987542A (en) 1996-09-21 1997-09-19 Serial interface circuit for adaptively supporting the serial interface of read/write channel circuits in a magnetic disk drive

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960041480A KR100212084B1 (ko) 1996-09-21 1996-09-21 시리얼 인터페이스 회로

Publications (2)

Publication Number Publication Date
KR19980022357A true KR19980022357A (ko) 1998-07-06
KR100212084B1 KR100212084B1 (ko) 1999-08-02

Family

ID=19474749

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960041480A KR100212084B1 (ko) 1996-09-21 1996-09-21 시리얼 인터페이스 회로

Country Status (3)

Country Link
US (1) US5987542A (ko)
KR (1) KR100212084B1 (ko)
DE (1) DE19723964B4 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100522864B1 (ko) * 1998-10-23 2005-10-21 히다치 글로벌 스토리지 테크놀로지스 네덜란드 비.브이. 자기 안정도 개선용 단극 마지막 기록 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100208379B1 (ko) * 1996-10-01 1999-07-15 윤종용 시리얼 인터페이스 리드백 구동회로
JP3733699B2 (ja) * 1997-06-20 2006-01-11 ソニー株式会社 シリアルインタフェース回路
US6163814A (en) * 1997-11-25 2000-12-19 Stmicroelectronics N.V. High speed servo data interface system for transferring high resolution servo position data through a data bus
US7389374B1 (en) 2000-05-17 2008-06-17 Marvell International Ltd. High latency interface between hardware components
US7281065B1 (en) * 2000-08-17 2007-10-09 Marvell International Ltd. Long latency interface protocol
US7143202B2 (en) * 2001-07-02 2006-11-28 Seagate Technology Llc Dual serial port data acquisition interface assembly for a data storage device
US6973535B2 (en) * 2001-09-14 2005-12-06 Cornice, Inc. Digital device configuration and method
US7106541B2 (en) * 2001-09-14 2006-09-12 Convergent Systems Solutions, Llc Digital device configuration and method
US7107460B2 (en) * 2002-02-15 2006-09-12 International Business Machines Corporation Method and system for securing enablement access to a data security device
KR100594260B1 (ko) * 2004-02-27 2006-06-30 삼성전자주식회사 하드 디스크 드라이브용 프리앰프의 셋업 방법
TWI254210B (en) 2004-05-26 2006-05-01 Benq Corp Serial transmission control system for accessing data based on status signal, system capable of multiplex controlling to output at different times, and printer and control method thereof
US7075331B2 (en) * 2004-06-03 2006-07-11 Tekelec Methods and systems for providing hardware assisted programming of a programmable logic device in an embedded system
KR100849222B1 (ko) 2006-04-10 2008-07-31 삼성전자주식회사 직렬 전송 방식에 사용되는 전송주파수 제어 방법, 이를기록한 기록매체 및 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4071887A (en) * 1975-10-30 1978-01-31 Motorola, Inc. Synchronous serial data adaptor
GB2198897A (en) * 1986-12-18 1988-06-22 Burr Brown Ltd Analog input system
JPS6470858A (en) * 1987-09-11 1989-03-16 Hitachi Ltd Data transfer system
JP2823615B2 (ja) * 1989-12-19 1998-11-11 株式会社日立製作所 ディスク記憶装置
JP3095224B2 (ja) * 1989-12-25 2000-10-03 株式会社日立製作所 磁気ディスク制御装置
US5349350A (en) * 1991-10-31 1994-09-20 Integral Peripherals, Inc. Run length limited encoding/decoding system for low power disk drives
US5465343A (en) * 1993-04-30 1995-11-07 Quantum Corporation Shared memory array for data block and control program storage in disk drive
US5557481A (en) * 1995-05-03 1996-09-17 Exar Corporation NRZ to RLL encoder circuit in disk drive read/write channel
US5726821A (en) * 1995-12-22 1998-03-10 Western Digital Corporation Programmable preamplifier unit with serial interface for disk data storage device using MR heads
TW367491B (en) * 1996-07-19 1999-08-21 Hitachi Electr Eng Magnetic disk certifier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100522864B1 (ko) * 1998-10-23 2005-10-21 히다치 글로벌 스토리지 테크놀로지스 네덜란드 비.브이. 자기 안정도 개선용 단극 마지막 기록 방법

Also Published As

Publication number Publication date
US5987542A (en) 1999-11-16
DE19723964B4 (de) 2006-06-14
DE19723964A1 (de) 1998-04-02
KR100212084B1 (ko) 1999-08-02

Similar Documents

Publication Publication Date Title
US6633933B1 (en) Controller for ATAPI mode operation and ATAPI driven universal serial bus mode operation and methods for making the same
KR100212084B1 (ko) 시리얼 인터페이스 회로
JPH0659952A (ja) 磁気ディスク装置
US5860089A (en) Disk system with command processing function
JP4511641B2 (ja) ハードディスクドライブの初期化校正ルーチン実行方法
EP0689208A1 (en) Method for block oriented addressing
KR100208379B1 (ko) 시리얼 인터페이스 리드백 구동회로
US5457787A (en) Interface circuit for controlling data transfers
KR100274742B1 (ko) 하드디스크드라이브의초기화복사방법및그복사장치
US5459870A (en) Interface circuit for controlling data transfers
JPH0816321A (ja) データ転送制御用インターフェース回路及び磁気ディスク装置
JPH07200192A (ja) 光ディスク装置
US5293625A (en) Signal selecting circuit which selectively outputs predetermined signal to host computer compatible with plurality of computer hardware types and disk drive having such signal selecting circuit
JPS6126971A (ja) デイスク・ドライブ判別装置
JP3311770B2 (ja) ハードディスクドライブ装置
KR100336744B1 (ko) 플래시 메모리의 라이트장치 및 방법
JP2551029B2 (ja) インターフェース回路
KR900008593B1 (ko) 집적회로화된 플로피디스크드라이브 콘트롤러
JPH06290543A (ja) Ｈｄｄデータ再生回路
KR100417226B1 (ko) 하드 디스크 드라이브의 스캠 프로토콜 구현방법
KR100568420B1 (ko) 하드 디스크 드라이브에서 라이트 오동작방지회로
JP4495924B2 (ja) インタフェース回路、電子装置及び媒体記憶装置
JP2897470B2 (ja) バッファレシオの最適化方法
KR100217750B1 (ko) 데이타 전송오류 방지방법
KR0135865B1 (ko) 입출력 인터페이스장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130423

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140424

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20160419

Year of fee payment: 18

EXPY Expiration of term