KR19980014296A

KR19980014296A - CMOS transistor

Info

Publication number: KR19980014296A
Application number: KR1019960033223A
Authority: KR
Inventors: 오희선; 유광동
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-08-09
Filing date: 1996-08-09
Publication date: 1998-05-25

Abstract

본 발명은 N+ 폴리 게이트와 P+ 폴리 게이트의 서로 맞닿는 영역을 없앰으로써 오동작을 줄일 수 있는 CMOS 트랜지스터에 관한 것으로서, 제 1 전원라인영역과 입출력영역의 사이에 한정된 제 1 전도형 영역; 상기 입출력영역과 제 2 전원라인영역의 사이에 한정된 제 2 전도형 영역; 상기 제 1 전도형 영역의 중앙을 횡단하고 상기 입출력영역에 콘택패드를 가지는 제 1 게이트전극층; 상기 제 2 전도형 영역의 중앙을 횡단하고 상기 입출력영역에 콘택패드를 가지는 제 2 게이트전극층; 상기 제 1 및 제 2 게이트전극층의 콘택패드와 접촉되고 입력신호가 인가되는 제 1 금속층; 상기 제 1 및 제 2 전도형영역의 우측부 콘택패드들과 공통으로 접촉되고 입력 신호에 따른 전원 신호가 출력되는 제 2 금속층; 상기 제 1 전도형영역의 좌측부 콘택패드들과 접촉되고 상기 제 1 전원라인영역에 형성되는 제 3 금속층; 상기 제 2 전도형의 좌측부 콘택패드들과 접촉되고 상기 제 2 전원라인영역에 형성되는 제 4 금속층을 구비하여 제 1 전도형 게이트 전극층과 제 2 전도형 게이트 전극층간에 맞닿는 부분을 없앰으로써 디플레션 영역의 발생으로 인한 게이트 폴리 저항을 증가시키지 않으므로 칩의 딜레이 타임의 증가나 오동작 발생을 줄일 수 있다.The present invention relates to a CMOS transistor capable of reducing erroneous operation by eliminating a contact area between an N + poly gate and a P + poly gate, the CMOS transistor comprising: a first conductive type region defined between a first power source line region and an input / output region; A second conductive type region defined between the input / output region and the second power supply line region; A first gate electrode layer traversing a center of the first conductivity type region and having a contact pad in the input / output region; A second gate electrode layer traversing a center of the second conductivity type region and having a contact pad in the input / output region; A first metal layer in contact with the contact pads of the first and second gate electrode layers and to which an input signal is applied; A second metal layer in common contact with the right side contact pads of the first and second conductivity type regions and outputting a power signal according to an input signal; A third metal layer in contact with the left side contact pads of the first conductivity type region and formed in the first power line region; And a fourth metal layer in contact with the left side contact pads of the second conductivity type and formed in the second power supply line region to eliminate a contact portion between the first conductivity type gate electrode layer and the second conductivity type gate electrode layer, It is possible to reduce the delay time of the chip and the occurrence of malfunction.

Description

CMOS transistor

본 발명은 CMOS 트랜지스터에 관한 것으로서, 특히 N+ 폴리 게이트와 P+ 폴리 게이트의 서로 맞닿는 영역을 없앰으로써 칩의 딜레이 타임이나 오동작을 줄일 수 있는 CMOS 트랜지스터에 관한 것이다.The present invention relates to a CMOS transistor, and more particularly, to a CMOS transistor capable of reducing a delay time or a malfunction of a chip by eliminating a contact area between an N + poly gate and a P + poly gate.

종래의 CMOS 공정에 있어서 게이트 폴리는 POC13에 의한 N+ 도핑 공정으로 진행되어 인버터 등의 로직 회로를 구현시에 NMOS 트랜지스터와 PMOS 트랜지스터가 공용의 게이트 전극에 의해 레이아웃 된다.In the conventional CMOS process, the gate poly proceeds to an N + doping process by POC13, and the NMOS transistor and the PMOS transistor are laid out by a common gate electrode when a logic circuit such as an inverter is implemented.

도 1 은 종래 CMOS 트랜지스터의 구조를 보인 개략적인 레이아웃도로서, PMOS 트랜지스터를 이루기 위하여 일부에 P+가 도핑된 P+ 도핑 영역과 NMOS 트랜지스터를 이루기 위하여 N+가 도핑된 N+ 도핑 영역에 걸쳐서 게이트 폴리가 놓이고, 각 영역의 게이트 폴리를 중심으로 여러개의 콘택부분이 형성되며, N+ 도핑 영역에 상기 게이트 폴리의 콘택 부분이 형성됨을 보인다. 그리고 P+ 도핑 영역과 N+ 도핑 영역이 서로 맞닿는 부분이 표시되었다.FIG. 1 is a schematic layout diagram showing the structure of a conventional CMOS transistor. In order to form a PMOS transistor, a gate poly is placed over a P + doped region doped with P + in a part and an N + doped region doped with N + to form an NMOS transistor , A plurality of contact portions are formed around the gate poly of each region, and a contact portion of the gate poly is formed in the N + doped region. The portion where the P + doped region and the N + doped region are in contact with each other is shown.

도 2 는 종래의 CMOS 트랜지스터를 복수개 연결한 레이아웃도로서, PMOS 트랜지스터에는 P+ 도핑 영역 일부 콘택부분에 전원 전압(VDD)이 인가되는 금속층이 연결되며, NMOS 트랜지스터의 N+ 도핑 영역 일부 콘택부분에 접지 전압이 인가되는 금속층이 연결됨을 보인다. 또한 게이트 전극의 콘택 부분에 입력 신호가 인가되는 금속층이 연결되며, 상기 PMOS 트랜지스터와 NMOS 트랜지스터의 나머지 콘택 부분에 입력 신호에 따라 전원전압 또는 접지전압의 신호를 출력하기 위한 금속층이 공통 연결됨을 보인다.FIG. 2 is a layout diagram of a plurality of conventional CMOS transistors. In the PMOS transistor, a metal layer to which a power supply voltage VDD is applied is connected to a part of a contact region of a P + doping region, And the metal layer to which this is applied is connected. A metal layer to which an input signal is applied is connected to a contact portion of the gate electrode and a metal layer for outputting a power supply voltage or a ground voltage signal according to an input signal is commonly connected to the remaining contact portions of the PMOS transistor and the NMOS transistor.

상기와 같이 게이트 폴리의 도핑이 NMOS 트랜지스터의 경우 N+ 도핑에 의한 N+ 게이트를 사용하고, PMOS 트랜지스터의 경우 P+ 도핑에 의한 P+ 게이트를 사용하게 되는 듀얼 게이트 CMOS 트랜지스터 공정에 있어서는 공용의 게이트 전극을 사용하여 레이아웃 될 경우 N+ 도핑 영역과 P+ 도핑 영역이 서로 맞닿는 부분에 디플레션 영역이 발생하는 등의 문제로 인해 게이트 폴리 저항을 크게 증가시키게 되어 칩의 딜레이 타임이 크게 증가하거나 오동작이 발생할 가능성이 매우 크게된다.In the dual gate CMOS transistor process in which the N + gate by N + doping is used for the gate poly doping in the case of an NMOS transistor and the P + gate by P + doping is used in the case of the PMOS transistor, a common gate electrode is used In the case of layout, the gate poly resistance is greatly increased due to the problem that a defective region occurs at a portion where the N + doped region and the P + doped region are in contact with each other, thereby greatly increasing the delay time of the chip or possibly causing a malfunction .

본 발명의 목적은 상기와 같이 공용의 게이트 전극을 사용하기 때문에 N+ 도핑 영역과 P+ 도핑 영역이 서로 맞닿음으로써 발생하는 문제점을 해결하기 위하여 게이트 전극이 분리된 CMOS 트랜지스터를 제공하는 데 있다.An object of the present invention is to provide a CMOS transistor in which a gate electrode is separated to solve a problem caused by abutment between an N + doped region and a P + doped region because a common gate electrode is used as described above.

상기의 목적을 달성하기 위한 본 발명의 CMOS 트랜지스터는 제 1 전원라인영역과 입출력영역의 사이에 한정된 제 1 전도형 영역; 상기 입출력영역과 제 2 전원라인영역의 사이에 한정된 제 2 전도형 영역; 상기 제 1 전도형 영역의 중앙을 횡단하고 상기 입출력영역에 콘택패드를 가지는 제 1 게이트전극층; 상기 제 2 전도형 영역의 중앙을 횡단하고 상기 입출력영역에 콘택패드를 가지는 제 2 게이트전극층; 상기 제 1 및 제 2 게이트전극층의 콘택패드와 접촉되고 입력신호가 인가되는 제 1 금속층; 상기 제 1 및 제 2 전도형영역의 우측부 콘택패드들과 공통으로 접촉되고 입력 신호에 따른 전원 신호가 출력되는 제 2 금속층; 상기 제 1 전도형영역의 좌측부 콘택패드들과 접촉되고 상기 제 1 전원라인영역에 형성되는 제 3 금속층; 상기 제 2 전도형의 좌측부 콘택패드들과 접촉되고 상기 제 2 전원라인영역에 형성되는 제 4 금속층을 구비하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a CMOS transistor comprising: a first conductive type region defined between a first power supply line region and an input / output region; A second conductive type region defined between the input / output region and the second power supply line region; A first gate electrode layer traversing a center of the first conductivity type region and having a contact pad in the input / output region; A second gate electrode layer traversing a center of the second conductivity type region and having a contact pad in the input / output region; A first metal layer in contact with the contact pads of the first and second gate electrode layers and to which an input signal is applied; A second metal layer in common contact with the right side contact pads of the first and second conductivity type regions and outputting a power signal according to an input signal; A third metal layer in contact with the left side contact pads of the first conductivity type region and formed in the first power line region; And a fourth metal layer in contact with the left side contact pads of the second conductivity type and formed in the second power line region.

도 1 은 종래 CMOS 트랜지스터의 구조를 보인 개략적인 레이아웃도.1 is a schematic layout diagram showing the structure of a conventional CMOS transistor.

도 2 는 종래 CMOS 트랜지스터를 복수개 연결한 레이아웃도.2 is a layout diagram showing a plurality of conventional CMOS transistors connected.

도 3 은 본 발명에 따른 CMOS 트랜지스터의 구조를 보인 개략적인 레이아웃도.3 is a schematic layout diagram showing the structure of a CMOS transistor according to the present invention.

도 4 는 본 발명에 따른 CMOS 트랜지스터를 복수개 연결한 레이아웃도.4 is a layout diagram showing a plurality of CMOS transistors according to the present invention.

이하 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail with reference to the accompanying drawings.

도 3 은 본 발명에 따른 CMOS 트랜지스터의 구조를 보인 개략적인 레이아웃도로서, P+ 도핑 영역의 중앙을 횡단하고 P+ 도핑 영역 내에 콘택패드를 가지는 P+ 게이트 폴리와 N+ 도핑 영역의 중앙을 횡단하고 N+ 도핑 영역 내에 콘택 패드를 가지는 N+ 게이트 폴리를 보인다. 즉 P+ 게이트 폴리와 N+ 게이트 폴리가 각각의 콘택패드를 가지고 분리되었음을 나타낸다.FIG. 3 is a schematic layout diagram showing the structure of a CMOS transistor according to the present invention. The schematic cross-sectional view of a CMOS transistor according to the present invention includes a P + Lt; RTI ID = 0.0 > N + < / RTI > That is, P + gate poly and N + gate poly are separated with respective contact pads.

도 4 는 본 발명에 따른 CMOS 트랜지스터를 복수개 연결한 레이아웃도로서, 하나의 CMOS 트랜지스터는 외부 전원 라인 영역과 입출력 영역 사이에 P+ 영역이 도핑되어 P형 액티브 영역을 형성하고, 상기 입출력 영역과 접지 전원 라인 영역 사이에 N+ 영역이 도핑되어 N형 액티브 영역이 형성된다. 그리고 상기 P형 액티브 영역의 중앙을 횡단하고 상기 입출력 영역에 콘택패드를 가지는 P+ 폴리 게이트가 형성되며, 상기 N형 액티브 영역의 중앙을 횡단하고 상기 입출력 영역에 콘택패드를 가지는 N+ 폴리 게이트가 형성된다. 또한 상기 P+ 폴리 게이트 및 N+ 폴리 게이트의 콘택패드와 접촉되고 입력 신호가 인가되는 제 1 금속층과, 상기 P형 및 N형 액티브 영역의 우측부 콘택패드들에 공통으로 접촉되고 입력 신호에 따라 외부 전원 또는 접지 전원의 신호를 출력하는 제 2 금속층과, 상기 P형 액티브 영역의 좌측부 콘택 패드들과 접촉되고 외부 전원 신호가 인가되는 제 3 금속층과, 상기 N형 액티브 영역의 좌측부 콘택 패드들에 접촉되고 접지 전원 신호가 인가되는 제 4 금속층이 형성됨을 보인다.FIG. 4 is a layout diagram of a plurality of CMOS transistors according to the present invention, in which one CMOS transistor is formed by forming a P-type active region by doping a P + region between an external power supply line region and an input / output region, N + regions are doped between the line regions to form N-type active regions. A P + poly gate having a contact pad in the input / output region is formed across the center of the P-type active region, and an N + poly gate having a contact pad in the input / output region is formed across the center of the N-type active region . A first metal layer in contact with the contact pads of the P + poly gate and N + poly gate and to which an input signal is applied; and a second metal layer in common contact with the right contact pads of the P and N active areas, A third metal layer in contact with the left side contact pads of the P type active region and to which an external power supply signal is applied, and a second metal layer contacting the left side contact pads of the N type active region A fourth metal layer to which a ground power signal is applied is formed.

즉, 서로 분리된 P+ 게이트 전극과 N+ 게이트 전극이 배치되고, P+ 폴리 게이트를 중심으로 PMOS 트랜지스터의 콘택 부분 일부에 전원 전압을 인가하기 위한 금속층이 연결되며, N+ 폴리 게이트를 중심으로 NMOS 트랜지스터의 콘택 부분 일부에 접지 전압을 인가하기 위한 금속층이 연결된다. 그리고 분리된 각각의 게이트 전극의 콘택 부분이 금속층로 서로 연결되고, 상기 PMOS 트랜지스터와 NMOS 트랜지스터의 나머지 콘택 부분에 입력 신호에 따른 출력 신호를 출력하기 위한 금속층이 공통 연결됨을 보인다.That is, a P + gate electrode and an N + gate electrode which are separated from each other are disposed, a metal layer for applying a power supply voltage is connected to a part of the contact portion of the PMOS transistor around the P + poly gate, A metal layer for applying a ground voltage is connected to a part of the part. The contact portions of the separated gate electrodes are connected to each other by a metal layer, and metal layers for outputting an output signal according to an input signal are commonly connected to the remaining contact portions of the PMOS transistor and the NMOS transistor.

상기와 같은 구조에서는 N+ 도핑 영역과 P+ 도핑 영역에 각각 N+ 폴리 게이트와 P+ 폴리 게이트가 형성되므로 두 영역 간에 서로 맞닿는 폴리 게이트 부분은 발생하지 않게된다. 또한 두 개의 분리된 폴리 게이트의 각 콘택 부분은 하나의 금속층에 의해 연결이 되고, PMOS 트랜지스터의 액티브 영역에 있는 콘택 부분과 NMOS 트랜지스터의 액티브 영역에 있는 콘택 부분의 출력 역시 하나의 금속층에 의해 연결이 되어 종래와 같은 동작을 수행하면서 N+ 도핑 영역과 P+ 도핑 영역간에 맞닿는 부분이 없어 디플레션 영역이 발생하지 않는다.In the above structure, the N + poly gate and the P + poly gate are formed in the N + doped region and the P + doped region, respectively. Each contact portion of the two separate polygate is also connected by one metal layer and the output of the contact portion in the active region of the PMOS transistor and the active portion of the NMOS transistor is also connected by one metal layer So that there is no portion where the N + doped region and the P + doped region are in contact with each other while the conventional operation is performed, so that a defective region does not occur.

본 발명은 상기와 같이 서로 분리된 폴리 게이트 전극에 의해 제 1 전도형 게이트 전극층과 제 2 전도형 게이트 전극층간에 맞닿는 부분을 없앰으로써 디플레션 영역의 발생으로 인한 게이트 폴리 저항을 증가시키지 않으므로 칩의 딜레이 타임의 증가나 오동작 발생을 줄일 수 있다.The present invention eliminates the contact between the first conductive type gate electrode layer and the second conductive type gate electrode layer by the poly gate electrode separated from each other as described above, and does not increase the gate poly resistance due to the generation of the defective region, It is possible to reduce an increase in time or a malfunction occurrence.

Claims

A first conductive type region defined between the first power supply line region and the input / output region; A second conductive type region defined between the input / output region and the second power supply line region; A first gate electrode layer traversing a center of the first conductivity type region and having a contact pad in the input / output region; A second gate electrode layer traversing a center of the second conductivity type region and having a contact pad in the input / output region; A first metal layer in contact with the contact pads of the first and second gate electrode layers and to which an input signal is applied; A second metal layer in common contact with the right side contact pads of the first and second conductivity type regions and outputting a power signal according to an input signal; A third metal layer in contact with the left side contact pads of the first conductivity type region and formed in the first power line region; And a fourth metal layer in contact with the left side contact pads of the second conductivity type and formed in the second power line region.