KR940004255B1

KR940004255B1 - Semiconductor ic device

Info

Publication number: KR940004255B1
Application number: KR1019910011908A
Authority: KR
Inventors: 조성희; 이형곤
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1991-07-12
Filing date: 1991-07-12
Publication date: 1994-05-19
Also published as: KR930003339A

Abstract

The semiconductor integrated circuit includes a metal interconnection layer of a pull-down drive transistor which is coupled to a inner ground pad of a inner circuit of a chip, and is arranged to seperate from a metal interconnection layer which is coupled to a impurity region for the purpose of stabilization of the bulk voltage of the substrate, thereby solving the noise problem.

Description

Semiconductor integrated circuit device

제1a도 및 1b도는 종래의 반도체 장치의 레이아웃과 그의 단면도.1A and 1B show a layout and a cross-sectional view of a conventional semiconductor device.

제2도는 제1도의 장치에 관련한 신호 파형도.2 is a signal waveform diagram relating to the apparatus of FIG.

제3a도 및 3b도는 이 발명에 따른 반도체 장치의 레이아웃과 그의 단면도.3A and 3B are a layout and a cross-sectional view of a semiconductor device according to the present invention.

제4도는 제3도의 장치에 관련한 신호 파형도.4 is a signal waveform diagram relating to the apparatus of FIG.

이 발명은 반도체 집적회로장치에 관한 것으로, 특히 출력신호의 레벨변이에 기인한 내부 칩의 오동작을 방지하도록 접지분리방식을 갖게 하여 안정화된 동작을 수행하도록 한 반도체 집적회로장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly, to a semiconductor integrated circuit device having a ground isolation method to prevent a malfunction of an internal chip due to a level shift of an output signal.

웨이퍼는 다수의 칩으로 형성되어 있고, 각 칩에는 소정의 집적회로가 형성되며, 이들 칩은 최종 포장에 대비하여 개개의 다이(die)로 분리되는데 칩과 칩 사이의 스크라이브 라인에 의해 분리되도록 한다. 제1a도에는 임의의 집적회로가 내장한 칩에 대해 주요회로부의 일부, 일/출력 구동회로부와 스크라이브 라인영역을 부분적으로 도시한 것이다. 도면에서 소자 또는 집적회로가 포함된 칩영역은 제1도의 레이아웃 도면에서 경계선(3)의 내부이면 그 외곽부분은 스크라이브 라인영역이다.The wafer is formed of a plurality of chips, each chip having a predetermined integrated circuit, which is separated into individual dies for final packaging, which are separated by a scribe line between the chips. . FIG. 1A shows a part of the main circuit section, the one / output driving circuit section and the scribe line region partially for a chip in which an integrated circuit is embedded. In the drawing, if the chip region including the element or integrated circuit is inside the boundary line 3 in the layout diagram of FIG. 1, the outer portion thereof is the scribe line region.

일례를 제1도의 집적회로는 특히 메모리 셀어레이 및 코아회로영역(8)과 주변회로부(9)를 포함하고 있다. 도면에서 '1'은 집적회로부터 외부로 출력하는 신호출력에 대한 접지패드이며, '2'는 이 집적회로 내부에서의 접지패드인데 현 공정단계는 다이분리 이전의 공정이므로 접지패드가 서로 분리되어 있으나 후공정인 패키지 본딩공정에서 이들 접지는 상호 연결된다. 계속하여 도면에서 참조부호 '4'는 P형 기판에서의 벌크전압을 일정하게 유지하기 위한 P+ 액티브영역, 5는 게이트 전극 또는 칩내부로 연결되는 연결수단으로서의 폴리실리콘, 6은 접촉영역, 7, 16은 연결수단으로의 금속패턴을 나타내며, 10은 입/출력 구동부를 나타낸다.One example of the integrated circuit of FIG. 1 includes a memory cell array and core circuit region 8 and a peripheral circuit portion 9. In the figure, '1' is the ground pad for signal output from the integrated circuit to the outside, and '2' is the ground pad inside the integrated circuit. Since the current process step is before the die separation, the ground pads are separated from each other. However, in a later package bonding process these grounds are interconnected. In the drawing, reference numeral 4 denotes a P + active region for maintaining a constant bulk voltage on a P-type substrate, 5 polysilicon as a connecting means connected to a gate electrode or a chip, 6 a contact region 7, 16 denotes a metal pattern to the connecting means, and 10 denotes an input / output driver.

제1b도는 제1a도의 레이아웃도에서 칩영역과 스크라이브영역에 대한 단면구조 및 입/출력전압 관계를 설명하기 위해 제1a도의 a-a' 라인을 따라 취해진 단면도를 나타낸 것이다.FIG. 1B is a cross-sectional view taken along the line a-a 'of FIG. 1A to explain the cross-sectional structure and the input / output voltage relationship for the chip region and the scribe region in the layout diagram of FIG. 1A.

제1b도에서 칩영역(I)과 스크라이브영역(II)은 제1도 전형 즉 여기서 P형의 기판(S)상에 형성된 필드산화막(12)에 의해 서로 분리된다. 이 도면에서는 부호와 제1a도에서의 일치된 부호는 동일구성 요소이고, 11은 보호층(passivation), 13은 층간 절연층을 나타낸다. 이 단면은 특히 입/출력 구동부의 일부를 나타내고 있는데 내부회로로부터 출력신호는 미약하여 외부연결된 또 다른 IC 회로 등에 입력될 수 있도록 구동회로측 트랜지스터는 칩면적을 활용하여 비교적 크게 형성된다.In FIG. 1B, the chip region I and the scribe region II are separated from each other by the field oxide film 12 formed on the first conductive type, i. In this figure, the reference numerals in Fig. 1A correspond to the same elements, 11 denotes a passivation layer, and 13 denotes an interlayer insulating layer. In particular, this cross section shows a part of the input / output driver, and the transistor of the driving circuit side is formed relatively large by utilizing the chip area so that the output signal from the internal circuit is weak and can be input to another IC circuit connected externally.

즉 제1b도의 칩영역(1)상의 풀다운 구동수단으로서 MOS 트랜지스터의 소오스영역(14)은 제1도 전형의 기판에 대해 제2도 전형의 n형 불순물 영역으로서 접지로 통해 있는 데 이 영역의 개구된 곳에 금속층(7)이 연결되고 제1a도와 같이 이 금속층은 출력접지패드(1)에 연결되어 있다. 이때 풀다운 트랜지스터가 턴온 할 경우 제2도 곡선(a)와 같이 출력패드가 "0"으로 되고, 복수개의 출력단이 동시에 레벨변이(즉, '1'에서 "0"으로)할 때 출력 접지패드에서는 제2도의 곡선(b)와 같이 발진형태의 접지레벨 변동이 유발된다. 그런데 제1b도에서처럼 금속층(7)은 P⁺액티브영역(4)에 연결되고 신호변동분이 P형 기판을 거쳐 스크라이브영역(II)의 P⁺영역(4)과 금속층(16)에 계속 연결되고 이 금속층(16)은 제1a도에서 보듯이 내부접지(2)로 연결되어 있으므로 출력접지에서 나타나는 신호변동은 제2c도의 곡선과 같이 내부접지의 레벨변동을 유발시키게 되는 것이다. 이 변동폭은 그래프에서 보듯이 ±1V이상 또는 그 이하로 매우 높은 주파수를 갖고 댐핑되어 나타난다.That is, the source region 14 of the MOS transistor as the pull-down driving means on the chip region 1 of FIG. 1b is connected to the ground as an n-type impurity region of the second conductivity type with respect to the substrate of the first conductivity type. In this case, the metal layer 7 is connected, and as shown in FIG. 1a, the metal layer is connected to the output ground pad 1. At this time, when the pull-down transistor is turned on, as shown in FIG. 2A, the output pad becomes "0", and when the output terminals simultaneously change level (that is, from "1" to "0"), the output ground pad As shown in the curve (b) of FIG. 2, oscillation type ground level variation is caused. However, as shown in FIG. 1B, the metal layer 7 is connected to the P ⁺ active region 4, and the signal variation is continuously connected to the P ⁺ region 4 and the metal layer 16 of the scribe region II through the P type substrate. Since the metal layer 16 is connected to the internal ground 2 as shown in FIG. 1A, the signal variation occurring at the output ground causes the level variation of the internal ground as shown in FIG. 2C. This variation is damped with very high frequencies above or below ± 1V, as shown in the graph.

즉 출력단 접지는 출력 구동단의 풀다운 트랜지스터의 소오스(접지연결) 노드와 P⁺액티브영역을 통해 기판전위를 동시에 조절하므로 출력이 동시에 레벨변이할 때 생기는 출력단 접지에서의 신호변동은 상기 P⁺액티브영역과 기판을 통해 주변회로부의 내부접지에, 대응하는 신호변동을 유발케하고 이에 따라서 칩의 오동작 즉, 입력버퍼내의 레벨변화, 센스앰프의 오동작 등이 발생한다.That is, the output terminal ground simultaneously regulates the substrate potential through the source (ground connection) node of the pull-down transistor of the output driving stage and the P ⁺ active region, so that the signal variation in the output terminal ground when the output is simultaneously level shifted is the P ⁺ active region. In addition, the internal grounding of the peripheral circuit portion through the substrate causes a corresponding signal variation, which causes a chip malfunction, that is, a level change in the input buffer and a sense amplifier malfunction.

반도체 기억소자의 대용량화, 고속화 및 데이터 출력된 수의 증가 추세에 따라 칩이 데이터 읽기 동작시 NI(noise immunity)가 약화되는 경향이 있는 것이다.As the capacity, speed, and number of data outputs of semiconductor memory devices increase, noise immunity (NI) tends to be weakened when the chip reads data.

이 발명은 데이터 출력핀이 증가된 칩 즉, 바이트-와이드(byte-wide) 제품의 출력 노이즈 특성을 개선하고자 이루어진 것으로, 반도체 칩내부의 접지와 신호출력 접지를 내부적으로 분리시켜 내부 접지 패드에 연결되는 전원라인을 칩 외부에 배치시켜 기판에 통하도록 함으로써 출력접지에서 발생되는 노이즈가 내부접지에 영향을 미치지 않도록 한 것으로 그 구조체 및 관련 레이아웃도가 본 발명에서 제공된다.The present invention was made to improve the output noise characteristics of a chip with an increased data output pin, that is, a byte-wide product, and internally separates the ground inside the semiconductor chip from the signal output ground and connects it to the internal ground pad. By disposing the power supply line outside the chip to pass through the substrate so that noise generated at the output ground does not affect the internal ground, the structure and the related layout are provided in the present invention.

제3a도의 레이아웃도면과 이 도면의 b-b' 라인을 따라 취해진 단면도인 제3b도 그리고 신호파형인 제4도를 참조하여 이 발명을 설명한다.This invention will be described with reference to the layout diagram of FIG. 3A, FIG. 3B which is a sectional view taken along the line b-b 'of this figure, and FIG. 4 which is a signal waveform.

제3도에서의 부호는 제1도의 부호와 동일한 것으로 상호 동일 구성요소임을 의미한다.The symbol in FIG. 3 is the same as the symbol in FIG. 1, and means the same components.

그리고 제3a도에서 부호 17, 18은 금속층이며, 제3b도에서 '19'는 층간절연막이다.In FIG. 3A, reference numerals 17 and 18 are metal layers, and in FIG. 3B, '19' is an interlayer insulating film.

이 발명에서는 출력접지에서의 신호변동분이 내부접지로 영향을 미치지 않도록 하고자 하는 것인데, 제3a도에서 메인칩의 입/출력 구동단(10)의 출력 구동 풀다운 트랜지스터의 소오스(접지연결)에는 출력접지 패드(1)로 연결되는 금속층(17)과 내부적으로 연결이 된다. 이는 제3b도의 단면도에서 메인 칩 영역(I)의 도시부호 '17'로 표시된 금속층에 의해 출력 구동부와 출력패드(1)가 연결된다. 그리고 이 단면도에서 볼 수 있듯이 내부 칩의 접지(2)에 연결되는 금속층(18)은 P형 기판상의 형성된 P⁺액티브영역(15)의 개구된 곳을 통해 연결이 되어 있다.In the present invention, it is intended that the signal variation in the output ground is not affected by the internal ground. In FIG. 3A, the output ground is connected to the source (ground connection) of the output driving pull-down transistor of the input / output driving stage 10 of the main chip. It is internally connected to the metal layer 17 connected to the pad 1. This is connected to the output driver and the output pad 1 by the metal layer indicated by the reference numeral '17' of the main chip region I in the cross-sectional view of FIG. 3B. As can be seen in this cross section, the metal layer 18 connected to the ground 2 of the internal chip is connected through the opening of the formed P ⁺ active region 15 on the P-type substrate.

제4도는 제3a도의 레이아웃으로 형성된 집적회로에서 출력신호 변이시 출력접지 파형과, 동시에 내부 접지에서의 신호 변동을 도시한 것으로, 제4도의 'a'와 같이 출력신호가 레벤 천이할 때 출력접지에서는 댐핑되는 신호변동이 발생한다. 이 신호는 제3b도의 금속층(17)에 나타나는데 풀다운 트랜지스터의 소오스영역이 n⁺형으로서 P형과는 공핍관계에 있어 기판쪽으로 변동신호가 전달되지 않으며 금속층(17)은 내부적으로 절연층에 의해 내부접지에 영향을 미치지 않는다. 이는 제4도의 'C'로 표시된 것처럼 거의 평탄화된 신호레벨을 보이고 있다. 즉 안정된 접지상태를 나타내고 있기 때문에 적어도 출력신호의 레벨변이시 출력접지에 유발되는 신호변동분에 의한 내부칩의 오동작을 발생치 않는다.FIG. 4 illustrates the output ground waveform when the output signal changes in the integrated circuit formed in the layout of FIG. 3a and the signal variation at the internal ground at the same time. The output ground when the output signal transitions as shown in 'a' of FIG. In this case, damped signal variations occur. This signal appears in the metal layer 17 of FIG. 3b. The source region of the pull-down transistor is n ⁺ type, and since the depletion relationship with the P type is not transmitted to the substrate, the change signal is not transmitted to the substrate. Does not affect grounding This shows an almost flat signal level as indicated by 'C' in FIG. In other words, since it shows a stable ground state, at least the level change of the output signal does not cause malfunction of the internal chip caused by the signal variation caused by the output ground.

제3b도에서 내부접지 연결을 위한 금속층(18)은 스크라이브영역(II)에 분포되어 있는데 제3a도의 레이아웃도에서 이 금속층의 칩영역쪽 부분은 그 상부에 접촉부(6)가 연결되어 있다. 그리고 출력접지 연결된 금속층(17)은 절연부분(20)을 사이에 두고 내부접지 연결된 금속층(18)과 이격 배치된다.In FIG. 3b, the metal layer 18 for the internal ground connection is distributed in the scribe region II. In the layout diagram of FIG. 3a, the contact region 6 is connected to the upper portion of the chip region of the metal layer. The output ground connected metal layer 17 is spaced apart from the inner ground connected metal layer 18 with the insulating portion 20 interposed therebetween.

여기 기술한 공정단계는 언급하였듯이 칩분리 이전의 공정수순이므로 이후 분리된 접지는 패키지 본딩공정시 상호 연결되어 접지레벨을 동이하게 한다.Since the process steps described here are the process steps prior to chip separation, the separated grounds are then interconnected during the package bonding process to make the ground level the same.

그리고 제3a도의 레이아웃도가 제시되었으나 필요에 따라서 본 발명에 따른 접지분리방식을 고려하여 다르게 배치된 레이아웃 설계가 가능하다.And although the layout of Figure 3a is presented, it is possible to layout differently arranged in consideration of the ground separation method according to the present invention if necessary.

이 발명에 따라서, 반도체 기억소자의 대용량화, 고속화 및 데이터 출력핀 수의 증가에 따라서 노이즈 문제가 고려되므로 이와 같은 문제가 구조적으로 개선되어 칩 레이아웃의 간단한 개선만으로도 실현가능하다.According to the present invention, the noise problem is considered in accordance with the increase in the capacity, speed, and the number of data output pins of the semiconductor memory device. Thus, such a problem is structurally improved, and a simple improvement in the chip layout can be realized.

Claims

In the semiconductor integrated circuit device, the metal wiring layer of the pull-down driving means connected to the output ground pad in the driving circuit portion inside the chip with respect to the first type typical substrate and the impurity layer of the second degree typical type to ground, The internal ground is connected and spaced apart from the metal wiring layer connected to the impurity region of the first conductivity type for stabilizing the substrate bulk voltage so that the signal variation of the pull-up driving means does not pass through the first conductivity type substrate to the internal ground. Semiconductor integrated circuit device, characterized in that the ground separated.

The semiconductor integrated circuit according to claim 1, wherein the semiconductor device, which is separated from the ground inside the chip including the output ground and the scribe line, has a bulk potential of the substrate regulated by an internal ground and simultaneously connected through a scribe region. Device.