JP3038744B2 - CMOS type semiconductor integrated circuit device - Google Patents
CMOS type semiconductor integrated circuit deviceInfo
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、CMOS型半導体集積回路装置に関し、特に、
p-型半導体基板の表面領域内にｐウェルとｎウェルとが
形成されている。いわゆるツインウェル構造のCMOS型半
導体集積回路装置に関する。Description: TECHNICAL FIELD The present invention relates to a CMOS type semiconductor integrated circuit device.
A p-well and an n-well are formed in a surface region of a p - type semiconductor substrate. The present invention relates to a so-called twin well structure CMOS type semiconductor integrated circuit device.
［従来の技術］ 半導体集積回路装置の高密度化に伴いチャネル長が短
くなされてきているが、この傾向に対応してトランジス
タのしきい値電圧を所定の値に設定するために、p-型
（またはn-型）半導体基板にｐウェルとｎウェルとを形
成する、いわゆるツインウェル構造のCMOSが多用される
ようになってきた。[Prior Art] The channel length has been shortened with the increase in the density of semiconductor integrated circuit devices. In order to set the threshold voltage of a transistor to a predetermined value in response to this tendency, the p - type CMOS having a so-called twin-well structure, in which a p-well and an n-well are formed in a (or n - type) semiconductor substrate, has come to be used frequently.
第４図は、この種従来のCMOS型集積回路装置の入力パ
ッド付近の平面図であり、第５図は、そのＶ−Ｖ線断面
図である。FIG. 4 is a plan view showing the vicinity of an input pad of this type of conventional CMOS integrated circuit device, and FIG. 5 is a sectional view taken along line VV of FIG.
第４図、第５図において、１はp-型半導体基板、2a、
2bはｎウェル、３はｐ型不純物がドープされて基板１よ
り不純物濃度が高くなされたｐウェル、4a〜4fはn+型拡
散層、5a、5bはp+型拡散層、６はフィールド酸化膜、７
はゲート酸化膜、８はポリシリコンからなるゲート電
極、９は層間絶縁膜、10a〜10dはアルミニウム膜からな
る配線層であって、10aはVCC配線層、10bはGND配線層、
10cは信号配線層、10dは入力パッド、11はアルミニウム
配線層（10a〜10d）とn+型またはp+型拡散層とのコンタ
クト、12はアルミニウム配線層（10b、10c）とゲート電
極８とのコンタクトである。4 and 5, reference numeral 1 denotes a p - type semiconductor substrate, 2a,
2b is an n-well, 3 is a p-well doped with a p-type impurity and has a higher impurity concentration than the substrate 1, 4a to 4f are n + -type diffusion layers, 5a and 5b are p + -type diffusion layers, and 6 is a field oxide. Membrane, 7
Is a gate oxide film, 8 is a gate electrode made of polysilicon, 9 is an interlayer insulating film, 10a to 10d are wiring layers made of an aluminum film, 10a is a VCC wiring layer, 10b is a GND wiring layer,
10c is a signal wiring layer, 10d is an input pad, 11 is a contact between the aluminum wiring layer (10a to 10d) and the n + type or p + type diffusion layer, 12 is an aluminum wiring layer (10b, 10c) and the gate electrode 8 Contact.
ｎウェル2aは、n+型拡散層4a、コンタクト11を介して
VCC配線層10aと接続され、その電位は電源電位に設定さ
れている。ｎウェル2a内には、p+型拡散層5a、5bが形成
されており、これらの拡散層とゲート電極８によりｐチ
ャネルMOSトランジスタQp1が構成されている。The n-well 2a is connected via the n + type diffusion layer 4a and the contact 11
It is connected to the Vcc wiring layer 10a, and its potential is set to the power supply potential. In the n-well 2a, p + -type diffusion layers 5a and 5b are formed, and these diffusion layers and the gate electrode 8 constitute a p-channel MOS transistor Qp1.
ｐウェル３内には、n+型拡散層4b、4cが形成されてお
り、これらの拡散層とゲート電極８によりｎチャネルMO
SトランジスタQn1が構成されている。トランジスタQn1
とトランジスタQp1とは、インバータを構成するために
ドレインどうしが接続されている。ｐウェル３の他の部
分には、n+型拡散層4e、4fが形成されており、これらの
拡散層とゲート電極８によりｎチャネルMOSトランジス
タQn2が構成されている。n+型拡散層4fは保護抵抗を構
成する拡散抵抗層であって、この拡散抵抗層の一端はコ
ンタクト11を介して入力パッド10dと接続されている。
トランジスタQn2は静電破壊対策用のパンチスルートラ
ンジスタであって、拡散抵抗（4f）とともに入力保護回
路を構成している。In the p well 3, n + type diffusion layers 4b and 4c are formed, and these diffusion layers and the gate electrode 8 form an n channel MO.
The S transistor Qn1 is configured. Transistor Qn1
The drain of the transistor Qp1 is connected to the drain of the transistor Qp1 to form an inverter. N + -type diffusion layers 4e and 4f are formed in the other part of the p-well 3, and these diffusion layers and the gate electrode 8 constitute an n-channel MOS transistor Qn2. The n + -type diffusion layer 4f is a diffusion resistance layer constituting a protection resistor, and one end of the diffusion resistance layer is connected to the input pad 10d via the contact 11.
The transistor Qn2 is a punch-through transistor for preventing electrostatic breakdown, and constitutes an input protection circuit together with the diffusion resistor (4f).
ｎウェル2bは、n+型拡散層4d、コンタクト11を介して
VCC配線層10aと接続されている。このウェルは、入力ビ
ンに過大電圧が印加されたときに入力保護回路から基板
に注入される少数キャリア（電子）を吸収して、ラッチ
アップ現象が起きないようにするために設けられてい
る。The n-well 2b is connected via the n + type diffusion layer 4d and the contact 11
Connected to Vcc wiring layer 10a. This well is provided to absorb minority carriers (electrons) injected into the substrate from the input protection circuit when an excessive voltage is applied to the input bin, so that a latch-up phenomenon does not occur.
［発明が解決しようとする課題］ 入力ピンによるラッチアップは、入力ピンに負電圧が
印加された際に、入力保護抵抗を構成するn+型拡散層4f
より基板中に注入される電子数が増加し、これが内部回
路を構成するためのｎウェル2aまで到達することにより
誘起される。即ち、ｎウェル2aに吸収される電子数が増
加すると、このウェルの電位が降下し、p+型拡散層5a−
ｎウェル2a間に順バイアスがかかり、その結果、p+型拡
散層5a−ｎウェル2a−p-型半導体基板１により構成され
る寄生のバーチカルpnpトランジスタがオンする。この
とき、ｎウェル2aより基板１に注入される正孔により、
ｎウェル2aの回りの基板の電位が上昇し、近接するGND
配線10bと接続されたn+型拡散層4cとp-型半導体基板
（ｐウェル３）１との間に順バイアスがかかる。そのた
め、n+型拡散層4c−p-型半導体基板１−ｎウェル2aによ
り構成される寄生ラテラルnpnトランジスタがオンに転
じ、両寄生トランジスタによって正帰還ループが形成さ
れラッチアップに至る。[Problems to be Solved by the Invention] Latch-up by the input pin is caused by the n + -type diffusion layer 4f constituting the input protection resistor when a negative voltage is applied to the input pin.
The number of electrons injected into the substrate is further increased, and this is induced by reaching the n-well 2a for forming an internal circuit. That is, when the number of electrons absorbed in the n-well 2a increases, the potential of this well drops and the p +-
A forward bias is applied between the n-wells 2a, and as a result, a parasitic vertical pnp transistor formed by the p + -type diffusion layer 5a-n-well 2a-p - type semiconductor substrate 1 is turned on. At this time, holes injected into the substrate 1 from the n-well 2a cause
The potential of the substrate around the n-well 2a rises,
A forward bias is applied between the n + type diffusion layer 4c connected to the wiring 10b and the p − type semiconductor substrate (p well 3) 1. Therefore, the parasitic lateral npn transistor formed by the n + type diffusion layer 4c-p - type semiconductor substrate 1-n well 2a turns on, and a positive feedback loop is formed by both parasitic transistors, leading to latch-up.
前述した従来のCMOS型集積回路装置では、半導体基板
１に注入された電子を吸収させるためにｎウェル2bを設
けているが、このウェルは基板より不純物濃度の高いｐ
ウェル３に囲まれているため、ｎウェル2bからp-型半導
体基板１へ伸びる空乏層が狭められ、電子の吸収能力が
弱められている。In the conventional CMOS type integrated circuit device described above, an n-well 2b is provided to absorb electrons injected into the semiconductor substrate 1, and this well has a higher impurity concentration than the substrate.
Since it is surrounded by the well 3, the depletion layer extending from the n-well 2b to the p − type semiconductor substrate 1 is narrowed, and the electron absorbing ability is weakened.
また、従来の集積回路装置では、n+型拡散層4fが高不
純物濃度のｐウェル３と接しているので、n+型拡散層4f
−ｐウェル３間の耐圧は低下し基板中へ注入される電子
数が増加する。Further, in the conventional integrated circuit device, since the n + -type diffusion layer 4f is in contact with the p-type well 3 having a high impurity concentration, the n + -type diffusion layer 4f
The breakdown voltage between the p-wells 3 decreases, and the number of electrons injected into the substrate increases.
以上のことから、従来のCMOS型集積回路装置のラッチ
アップ耐性は低く、入力ピンへの異常入力電圧により簡
単にラッチアップが引き起こされた。As described above, the latch-up resistance of the conventional CMOS integrated circuit device is low, and the latch-up is easily caused by the abnormal input voltage to the input pin.
［課題を解決するための手段］ この発明のCMOS型半導体集積回路装置は、p-型半導
体基板の表面領域内に形成された、その表面にｎチャネ
ルMOSトランジスタが形成されているｐウェルと、前
記p-型半導体基板の表面領域内に形成された、その表面
にｐチャネルMOSトランジスタが形成されているｎウェ
ルと、入・出力パッドに直接接続されたn+型拡散層
と、前記n+型拡散層を囲むように、かつ他のウェルと
接触することなく前記p-型半導体基板の表面領域内に形
成されたｎウェルと、を備えている。[Means for Solving the Problems] A CMOS-type semiconductor integrated circuit device according to the present invention includes a p-well formed in a surface region of a p - type semiconductor substrate and having an n-channel MOS transistor formed on the surface thereof; the p - type semiconductor substrate is formed in a surface region of the n-well of p-channel MOS transistor is formed on the surface thereof, and the n + -type diffusion layer connected directly to the input and output pads, said n + An n-well formed in the surface region of the p - type semiconductor substrate so as to surround the p-type diffusion layer and without contacting another well.
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。[Example] Next, an example of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例を示す入力パッド付近の
平面図であり、第３図は、そのII−II線断面図である。
第１図、第２図において、第４図、第５図の従来例の部
分と共通する部分には同一の参照番号が付されているの
で、重複した説明は省略する。なお、第１図において、
ｐウェル３は、参照番号３が指示する破線の外側領域で
ｎウェル2aが形成されていない部分に形成されている。FIG. 1 is a plan view showing the vicinity of an input pad according to an embodiment of the present invention, and FIG. 3 is a sectional view taken along the line II-II.
In FIGS. 1 and 2, the same reference numerals are given to the same parts as those of the conventional example in FIGS. 4 and 5, and the duplicate description will be omitted. In FIG. 1,
The p-well 3 is formed in a region outside the broken line indicated by the reference numeral 3 and where the n-well 2a is not formed.
この実施例では、入力保護回路を構成する拡散抵抗
（4f）およびパンチスルートランジスタQn2が、不純物
濃度が1015個/cm3程度と極めて低くなされたp-型半導体
基板１上に直接形成されており、また、この入力保護回
路を囲むように形成された、ラッチアップ対策用のｎウ
ェル2bも、この基板の表面領域内に他のウェルと接触す
ることなく配置されている。これに対し、内部回路を構
成するトランジスタQp1とトランジスタQn1とは、従来通
りそれぞれｎウェル2aおよびｎウェル2aに隣接する基板
より高不純物濃度（1016〜1017個/cm3）のｐウェル３内
に形成されている。In this embodiment, the diffusion resistance (4f) and the punch-through transistor Qn2 constituting the input protection circuit are formed directly on the p − type semiconductor substrate 1 having an extremely low impurity concentration of about 10 15 / cm 3. In addition, an n-well 2b for preventing latch-up, which is formed so as to surround the input protection circuit, is also arranged in the surface region of the substrate without contacting other wells. On the other hand, the transistors Qp1 and Qn1 forming the internal circuit have the n-well 2a and the p-well 3 having a higher impurity concentration (10 16 -10 17 / cm 3 ) than the substrate adjacent to the n-well 2a, respectively. Formed within.
このように構成された本実施例においては、ラッチア
ップ対策用のｎウェル2bの周囲に隣接してｐウェルは形
成されないため、ｎウェル2bから基板中に空乏層が大き
く延び、基板中の電子の吸収能力が向上してラッチアッ
プ耐性は大幅に改善されている。また、トランジスタQp
1、Qn1をウェル内に形成し、パンチスルートランジスタ
を基板上に直接形成したことにより、内部回路を構成す
るトランジスタには従来通りのしきい値電圧を維持させ
たまま、入力保護回路部の基板に対する耐圧を向上さ
せ、n+型拡散層4fからの基板への電子の注入をより起こ
りにくくすることができるので、ラッチアップ耐性をさ
らに改善することができる。In the present embodiment thus configured, since the p-well is not formed adjacent to the periphery of the n-well 2b for preventing latch-up, a depletion layer greatly extends from the n-well 2b into the substrate, and the electrons in the substrate And the latch-up resistance is greatly improved. Also, the transistor Qp
1.By forming Qn1 in the well and forming the punch-through transistor directly on the substrate, the transistors constituting the internal circuit maintain the threshold voltage as before, and the substrate of the input protection circuit section Can be improved, and the injection of electrons from the n + -type diffusion layer 4f into the substrate can be made more difficult, so that the latch-up resistance can be further improved.
第３図は、本発明の他の実施例を示すｎチャネルの出
力トランジスタ付近の平面図である。本実施例において
は、出力トランジスタは、そのしきい値電圧を内部回路
用トランジスタのそれと同等NO値にするために、ｐウェ
ル3a内に構成されている。出力トランジスタのソース領
域を構成するn+型拡散層4hは、コンタクト11を介してV
CC配線層10aと接続され、また、出力トランジスタのド
レイン領域を構成するn+型拡散層4gは、コンタクト11を
介して信号配線層10cと接続され、そしてこの配線層を
介して出力パッドに接続されている。また、ゲート電極
８は、コンタクト12を介して内部信号を受ける信号配線
層10cと接続されている。ｐウェル3aの外側には、ｐウ
ェル３が設けられており、該ウェル上には内部回路を構
成するトランジスタが形成されている。そして、これら
２つのｐウェル間にはいずれのｐウェルとも接触しな
い、ラッチアップ対策用のｎウェル2cが形成さている。
ｎウェル2cは、n+型拡散層4i、コンタクト11を介してV
CC配線層10aと接続されている。FIG. 3 is a plan view showing the vicinity of an n-channel output transistor showing another embodiment of the present invention. In this embodiment, the output transistor is formed in the p-well 3a in order to set the threshold voltage to the same NO value as that of the internal circuit transistor. The n + type diffusion layer 4h constituting the source region of the output transistor
The n + type diffusion layer 4g connected to the CC wiring layer 10a and constituting the drain region of the output transistor is connected to the signal wiring layer 10c via the contact 11, and connected to the output pad via this wiring layer Have been. The gate electrode 8 is connected via a contact 12 to a signal wiring layer 10c for receiving an internal signal. The p-well 3 is provided outside the p-well 3a, and a transistor constituting an internal circuit is formed on the well. An n-well 2c for preventing latch-up is formed between these two p-wells so as not to contact any of the p-wells.
The n well 2c is connected to the V + through the n + type diffusion layer 4i and the contact 11
It is connected to the CC wiring layer 10a.
この実施例でも、ｎウェル2cからの空乏層は基板内へ
大きく延びるから、出力ピンに負電圧が印加されてn+型
拡散層4gから電子が基板へ注入されても、これをｎウェ
ル2c内に吸収することができ、ラッチアップを有効に防
止することができる。Also in this embodiment, since the depletion layer from the n-well 2c greatly extends into the substrate, even if a negative voltage is applied to the output pin and electrons are injected from the n + -type diffusion layer 4g into the substrate, this is applied to the n-well 2c. And latch-up can be effectively prevented.
［発明の効果］ 以上説明したように、本発明は、入・出力パッドと直
接接続された拡散層を囲むように形成されたラッチアッ
プ対策用のウェルが、他のウェルと接触することなく低
不純物濃度の基板内に形成さているので、本発明によれ
ば、ラッチアップ対策用のウェルからの空乏層を基板内
に大きく延ばすことができる。したがって、本発明によ
れば、入・出力ピンに接続された拡散層から基板へ少数
キャリアが注入されても、これをラチアップ対策用のウ
ェル内に殆ど吸収することができるので、ラッチアップ
を大きく抑制することができる。[Effects of the Invention] As described above, according to the present invention, the well for latch-up prevention formed around the diffusion layer directly connected to the input / output pad is low without contact with other wells. According to the present invention, the depletion layer from the well for preventing latch-up can be largely extended into the substrate because the impurity concentration is formed in the substrate. Therefore, according to the present invention, even if minority carriers are injected into the substrate from the diffusion layer connected to the input / output pins, the minority carriers can be almost absorbed in the well for latch-up countermeasures. Can be suppressed.
また、入・出力保護回路を低不純物濃度の基板上に直
接形成しているので、入・出力ピンに接続される拡散層
の基板に対する耐圧は向上し、この拡散層からの基板へ
の少数キャリアの注入は減少してラッチアップはさらに
抑制される。Also, since the input / output protection circuit is formed directly on the substrate with a low impurity concentration, the withstand voltage of the diffusion layer connected to the input / output pins to the substrate is improved, and minority carriers from the diffusion layer to the substrate are improved. And the latch-up is further suppressed.
第１図は、本発明の一実施例を示す平面図、第２図は、
そのII−II線の断面図、第３図は、本発明の他の実施例
を示す平面図、第４図は、従来例の平面図、第５図は、
そのＶ−Ｖ線の断面図である。 １……p-型半導体基板、2a〜2c……ｎ型ウェル、３、3a
……ｐウェル、4a〜4i……n+型拡散層、5a、5b……p+型
拡散層、６……フィールド酸化膜、７……ゲート酸化
膜、８……ゲート電極、９……層間絶縁膜、10a……VCC
配線層、10b……GND配線層、10c……信号配線層、10d…
…入力パッド、11、12……コンタクト。FIG. 1 is a plan view showing an embodiment of the present invention, and FIG.
FIG. 3 is a plan view showing another embodiment of the present invention, FIG. 4 is a plan view of a conventional example, and FIG.
It is sectional drawing of the VV line. 1... P - type semiconductor substrate, 2a to 2c... N-type well, 3, 3a
...... p-well, 4a-4i ...... n + -type diffusion layer, 5a, 5b ...... p + -type diffusion layer, 6 ...... field oxide film, 7 ...... gate oxide film, 8 ...... gate electrode, 9 ...... Interlayer insulating film, 10a …… V CC
Wiring layer, 10b ... GND wiring layer, 10c ... Signal wiring layer, 10d ...
... input pads, 11, 12, ... contacts.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/08 331 H01L 27/092 H01L 27/04 H01L 21/761 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 27/08 331 H01L 27/092 H01L 27/04 H01L 21/761
Claims (2)
面領域内に該半導体基板より高不純物濃度に形成され
た、その表面に第２導電型チャネルMOSトランジスタが
形成されている第１の第１導電型ウェルと、 前記第１導電型半導体基板の表面領域内に形成された、
その表面に第１導電型チャネルMOSトランジスタが形成
されている第１の第２導電型ウェルと、 前記第１導電型半導体基板の表面領域内に形成された、
入・出力パッドと直接接続された第２導電型拡散層と、 前記第２導電型拡散層と前記第１の第１導電型ウェルお
よび前記第１の第２導電型ウェルとの間に、これらのウ
ェルと接することなく前記第１導電型半導体基板の表面
領域内に形成された第２の第２導電型ウェルと、 を具備したCMOS型半導体集積回路装置。1. A semiconductor device comprising: a first conductivity type semiconductor substrate having a low impurity concentration; a first conductivity type semiconductor substrate having a higher impurity concentration formed in a surface region of the semiconductor substrate; and a second conductivity type channel MOS transistor formed on a surface thereof. A first conductivity type well, formed in a surface region of the first conductivity type semiconductor substrate;
A first second conductivity type well having a first conductivity type channel MOS transistor formed on the surface thereof, and a first well formed in a surface region of the first conductivity type semiconductor substrate.
A second conductivity type diffusion layer directly connected to an input / output pad; and a second conductivity type diffusion layer between the second conductivity type diffusion layer and the first first conductivity type well and the first second conductivity type well. And a second second conductivity type well formed in the surface region of the first conductivity type semiconductor substrate without contacting the well.
面領域内に該半導体基板より高不純物濃度に形成され
た、その表面に第２導電型チャネルMOSトランジスタが
形成されている第１の第１導電型ウェルと、 前記第１導電型半導体基板の表面領域内に形成された、
その表面に第１導電型チャネルMOSトランジスタが形成
されている第１の第２導電型ウェルと、 前記第１の第１導電型ウェルが形成された領域とは異な
る前記第１導電型半導体基板の表面領域内に該半導体基
板より高不純物濃度に形成された第２の第１導電型ウェ
ルと、 前記第２の第１導電型ウェルの表面領域内に形成され
た、入・出力パッドと直接接続された第２導電型拡散層
と、 前記第２の第１導電型ウェルと前記第１の第１導電型ウ
ェルおよび前記第１の第２導電型ウェルとの間に、これ
らのウェルと接することなく前記第１導電型半導体基板
の表面領域内に形成された第２の第２導電型ウェルと、 を具備したCMOS型半導体集積回路装置。2. A semiconductor device comprising: a first conductive type semiconductor substrate having a low impurity concentration; a first conductive type semiconductor substrate having a higher impurity concentration formed in a surface region of the semiconductor substrate; A first conductivity type well, formed in a surface region of the first conductivity type semiconductor substrate;
A first second conductivity type well having a first conductivity type channel MOS transistor formed on a surface thereof; and a first conductivity type semiconductor substrate different from a region where the first first conductivity type well is formed. A second first conductivity type well formed in the surface region at a higher impurity concentration than the semiconductor substrate; and an input / output pad formed directly in the surface region of the second first conductivity type well. The second conductive type diffusion layer, and between the second first conductive type well and the first first conductive type well and the first second conductive type well. And a second second conductivity type well formed in the surface region of the first conductivity type semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326829A JP3038744B2 (en) | 1989-12-15 | 1989-12-15 | CMOS type semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326829A JP3038744B2 (en) | 1989-12-15 | 1989-12-15 | CMOS type semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187259A JPH03187259A (en) | 1991-08-15 |
| JP3038744B2 true JP3038744B2 (en) | 2000-05-08 |
Family
ID=18192183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326829A Expired - Lifetime JP3038744B2 (en) | 1989-12-15 | 1989-12-15 | CMOS type semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038744B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3756612B2 (en) * | 1997-03-18 | 2006-03-15 | ローム株式会社 | Structure of chip resistor and manufacturing method thereof |
-
1989
- 1989-12-15 JP JP1326829A patent/JP3038744B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03187259A (en) | 1991-08-15 |
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