KR102680089B1 - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR102680089B1
KR102680089B1 KR1020190142706A KR20190142706A KR102680089B1 KR 102680089 B1 KR102680089 B1 KR 102680089B1 KR 1020190142706 A KR1020190142706 A KR 1020190142706A KR 20190142706 A KR20190142706 A KR 20190142706A KR 102680089 B1 KR102680089 B1 KR 102680089B1
Authority
KR
South Korea
Prior art keywords
electrode
disposed
pattern
light emitting
insulating layer
Prior art date
Application number
KR1020190142706A
Other languages
English (en)
Other versions
KR20210056481A (ko
Inventor
복승룡
조현민
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190142706A priority Critical patent/KR102680089B1/ko
Priority to US17/774,697 priority patent/US20220393070A1/en
Priority to CN202080075883.6A priority patent/CN114631190A/zh
Priority to PCT/KR2020/012124 priority patent/WO2021091065A1/ko
Publication of KR20210056481A publication Critical patent/KR20210056481A/ko
Application granted granted Critical
Publication of KR102680089B1 publication Critical patent/KR102680089B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0443—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a single layer of sensing electrodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0446—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a grid-like structure of electrodes in at least two directions, e.g. using row and column electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/387—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape with a plurality of electrode regions in direct contact with the semiconductor body and being electrically interconnected by another electrode layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04107—Shielding in digitiser, i.e. guard or shielding arrangements, mostly for capacitive touchscreens, e.g. driven shields, driven grounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 복수의 화소 영역들을 포함하는 기판, 및 복수의 화소 영역들에 각각 배치된 화소를 포함하되, 화소는, 기판 상에 제공되고, 동일층에 배치된 제1 전극 및 제2 전극, 제1 전극 및 제2 전극 상에 배치된 발광 소자, 제1 전극 및 발광 소자의 일 단부를 전기적으로 연결하는 제3 전극, 제2 전극 및 발광 소자의 타 단부를 전기적으로 연결하는 제4 전극, 및 제3 전극 및 제4 전극 중 하나와 동일층에 배치되는 전극 패턴을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 발광 소자를 포함하는 표시 장치에 관한 것이다.
표시 장치는 발광 다이오드(Light Emitting Diode)와 같은 발광 소자를 화소의 광원으로 이용하여 영상을 표시할 수 있다. 발광 다이오드는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 나타낸다.
신뢰성이 높은 무기 결정 구조의 재료를 이용하여 발광 다이오드를 제조하고, 이를 표시 장치의 패널에 배치하여 화소 광원으로 이용하기 위한 연구가 진행되고 있다. 이러한 연구의 일환으로서, 마이크로 스케일 또는 나노 스케일 정도의 발광 다이오드를 제조하고, 이를 각 화소의 광원으로 이용하는 표시 장치에 대한 개발이 진행되고 있다.
터치 센서의 감지 전극을 형성하기 위해, 표시 장치의 패널 상에 감지 전극층을 형성하는 경우, 감지 전극층을 형성하기 위한 별도의 공정이 필요하고, 표시 장치의 제조 비용이 증가할 수 있다.
본 발명이 해결하려는 과제는, 각 화소의 내부 배선들과 동일층에 배치되는 전극 패턴을 형성하고, 전극 패턴을 터치 센서의 감지 전극으로 이용하는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소 영역들을 포함하는 기판, 및 상기 복수의 화소 영역들에 각각 배치된 화소를 포함하되, 상기 화소는, 상기 기판 상에 제공되고, 동일층에 배치된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자, 상기 제1 전극 및 상기 발광 소자의 일 단부를 전기적으로 연결하는 제3 전극, 상기 제2 전극 및 상기 발광 소자의 타 단부를 전기적으로 연결하는 제4 전극, 및 상기 제3 전극 및 상기 제4 전극 중 하나와 동일층에 배치되는 전극 패턴을 포함한다.
상기 전극 패턴은 상기 제3 전극과 동일층에 배치되고, 상기 제3 전극과 전기적으로 절연될 수 있다.
상기 전극 패턴은 상기 제4 전극과 동일층에 배치되고, 상기 제4 전극과 전기적으로 절연되며, 상기 전극 패턴은 상기 제3 전극의 적어도 일부와 중첩할 수 있다.
상기 표시 장치는 상기 전극 패턴과 전기적으로 연결된 입력 감지 제어부를 더 포함하되, 상기 전극 패턴은 입력 감지 전극이며, 상기 입력 감지 제어부는 상기 전극 패턴으로부터 제공되는 신호에 기초하여 외부로부터의 입력을 감지할 수 있다.
상기 표시 장치는 상기 제1 전극 및 상기 제2 전극의 적어도 일부를 덮고, 상기 발광 소자 및 상기 기판 사이에 배치되는 제1 절연층을 더 포함하되, 상기 제1 절연층은 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부 및 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부를 포함하고, 상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극과 접촉하며, 상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극과 접촉할 수 있다.
상기 표시 장치는 상기 제3 전극을 덮는 제2 절연층을 더 포함하되, 상기 전극 패턴은 상기 제4 전극과 동일층에 배치되고, 상기 제2 절연층 상에 배치될 수 있다.
상기 표시 장치는 상기 제3 전극을 덮는 제2 절연층을 더 포함하되, 상기 전극 패턴은 상기 제3 전극과 동일 층에 배치되고, 상기 제1 절연층 및 상기 제2 절연층 사이에 배치될 수 있다.
상기 전극 패턴은 상호 이격하는 제1 전극 패턴 및 제2 전극 패턴을 포함할 수 있다.
상기 표시 장치는 상기 제1 전극 패턴 및 상기 제2 전극 패턴을 전기적으로 연결하는 연결 패턴을 더 포함하고, 상기 연결 패턴은 상기 제3 전극 및 상기 제4 전극 중 하나와 동일층에 배치되고, 상기 제1 전극 패턴 및 상기 제2 전극 패턴과 다른 층에 배치될 수 있다.
상기 표시 장치는 상기 복수의 화소 영역들의 경계를 따라 상기 기판 상에 배치된 격벽을 더 포함하되, 상기 연결 패턴은 상기 격벽 상에 배치될 수 있다.
상기 표시 장치는 상기 복수의 화소 영역들의 경계를 따라 상기 기판 상에 배치된 격벽을 더 포함하되, 상기 연결 패턴은 상기 제1 절연층 및 상기 격벽 사이에 배치될 수 있다.
상기 표시 장치는 상기 제3 전극을 덮는 제2 절연층을 더 포함하되, 상기 제2 절연층은 상기 연결 패턴과 중첩하여 형성된 제1 컨택부 및 제2 컨택부를 포함하고, 상기 전극 패턴은 상기 제1 컨택부 및 상기 제2 컨택부를 통해 상기 연결 패턴과 연결될 수 있다.
상기 표시 장치는 상기 제3 전극 및 상기 제4 전극을 덮는 제2 절연층을 더 포함하되, 상기 제3 전극 및 상기 제4 전극은 동일층에 배치되고, 상기 전극 패턴은 상기 제1 절연층 및 상기 제2 절연층 사이에 배치될 수 있다.
상기 표시 장치는 상기 복수의 화소 영역들의 경계를 따라 상기 기판 상에 배치된 격벽을 더 포함하되, 상기 전극 패턴은 상기 격벽 및 상기 제2 절연층 사이에 배치될 수 있다.
상기 전극 패턴은 평면상 창문 형상(window shape)으로 배치될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 복수의 화소 영역들을 포함하는 기판, 상기 복수의 화소 영역들에 각각 배치된 화소, 및 입력 감지 제어부를 포함하되, 상기 화소는, 상기 기판 상에 제공되고, 동일층에 배치된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자, 및 상기 제1 전극 및 상기 제2 전극과 동일층에 배치된 감지 전극을 포함하고, 상기 입력 감지 제어부는 상기 감지 전극과 전기적으로 연결되어, 상기 감지 전극으로부터 제공되는 신호에 기초하여 외부로부터의 입력을 감지한다.
상기 표시 장치는 상기 제1 전극 및 상기 제2 전극의 적어도 일부를 덮고, 상기 발광 소자 및 상기 기판 사이에 배치되는 제1 절연층, 상기 제1 전극 상에 배치되고 상기 발광 소자의 일 단부와 접촉하는 제3 전극, 및 상기 제2 전극 상에 배치되고, 상기 발광 소자의 타 단부와 접촉하는 제4 전극을 더 포함하되, 상기 제1 절연층은 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부 및 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부를 포함하고, 상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극과 접촉하며, 상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극과 접촉할 수 있다.
상기 감지 전극은 제1 반사율을 갖는 금속을 포함하고, 상기 감지 전극은 외부로부터 입사된 광을 반사하여 다시 외부로 출사시킬 수 있다.
상기 표시 장치는 상기 제1 전극 및 상기 제2 전극과 동일층에 배치된 더미 전극을 더 포함하되, 상기 더미 전극은 상기 감지 전극과 전기적으로 분리될 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 복수의 화소 영역들을 포함하는 기판, 상기 복수의 화소 영역들에 각각 배치된 화소, 및 입력 감지 제어부를 포함하되, 상기 화소는, 상기 기판 상에 제공되고, 동일층에 배치된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자, 상기 제1 전극 및 상기 발광 소자의 일 단부를 전기적으로 연결하는 제3 전극, 상기 제2 전극 및 상기 발광 소자의 타 단부를 전기적으로 연결하는 제4 전극, 상기 제1 전극 및 상기 제3 전극 사이에 배치된 차폐 전극, 및 상기 차폐 전극과 동일층에 배치되는 감지 전극을 포함하고, 상기 입력 감지 제어부는 상기 감지 전극과 전기적으로 연결되어, 상기 감지 전극으로부터 제공되는 신호에 기초하여 외부로부터의 입력을 감지한다.
상기 차폐 전극 및 상기 감지 전극은 서로 이격 배치되고, 전기적으로 분리될 수 있다.
상기 표시 장치는 상기 차폐 전극 및 상기 제3 전극 사이에 배치된 절연 패턴을 더 포함하되, 상기 차폐 전극은 상기 절연 패턴에 의해 상기 제3 전극과 전기적으로 분리되고, 상기 차폐 전극과 상기 감지 전극은 일체로 형성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 표시 장치는 각 화소들이 포함하는 내부 배선들 중 어느 하나와 동일한 층에 터치 센서의 감지 전극으로 이용되는 전극 패턴을 포함할 수 있다.
이에 따라, 본 발명에 따른 표시 장치에 있어서, 터치 센서의 감지 전극을 형성하기 위한 별도의 공정이 생략될 수 있고, 표시 장치의 제조 공정이 단순화되며, 제조 비용이 절감될 수 있다.
또한, 본 발명에 따른 표시 장치는 터치 센서의 감지 전극을 형성하기 위한 별도의 감지 전극층을 포함하지 않으므로 얇은 두께의 표시 장치를 구현할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자의 사시도들이다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 3a 내지 도 3c는 각각 일 실시예에 따른 화소를 나타내는 회로도들이다.
도 4는 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 5 및 도 6은 일 실시예에 따른 화소들의 평면도들이다.
도 7은 일 실시예에 따른 화소의 단면도로, 도 5의 A-A' 선에 대응되는 단면도이다.
도 8 및 도 9는 본 발명에 따른 표시 장치의 터치 감지 기능을 설명하기 위한 도면들이다.
도 10은 다른 실시예에 따른 화소들의 단면도이다.
도 11a 내지 도 11c는 다양한 실시예들에 따른 화소의 단면도들로, 도 10의 B-B' 선에 대응되는 단면도들이다.
도 12a 및 도 12b는 다른 실시예에 따른 화소들의 평면도들이다.
도 13은 또 다른 실시예에 따른 화소들의 평면도이다.
도 14는 또 다른 실시예에 따른 화소들의 평면도이다.
도 15a 내지 도 15c는 다양한 실시예들에 따른 화소의 단면도들로, 도 14의 C-C' 선에 대응되는 단면도들이다.
도 16은 또 다른 실시예에 따른 표시 장치의 평면도이다.
도 17a 및 도 17b는 다양한 실시예들에 따른 화소의 단면도들로, 도 16의 D-D' 선에 대응되는 단면도들이다.
도 18은 또 다른 실시예에 따른 화소들의 평면도이다.
도 19a 및 도 19b는 다양한 실시예들에 따른 화소의 단면도들로, 도 18의 E-E' 선에 대응되는 단면도들이다.
도 20은 또 다른 실시예에 따른 화소들의 평면도이다.
도 21a 및 도 21b는 다양한 실시예들에 따른 화소의 단면도들로, 도 20의 F-F' 선에 대응되는 단면도들이다.
도 22는 또 다른 실시예에 따른 화소들의 평면도이다.
도 23은 또 다른 실시예에 따른 화소들의 평면도이다.
도 24a 및 도 24b는 다양한 실시예들에 따른 화소의 단면도들로, 도 23의 G-G' 선에 대응되는 단면도들이다.
도 25는 또 다른 실시예에 따른 표시 장치의 평면도이다.
도 26a 및 도 26b는 다양한 실시예들에 따른 화소의 단면도들로, 도 25의 H-H' 선에 대응되는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자의 사시도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13)과, 제1 및 제2 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 일 단부와 타 단부를 가질 수 있다.
본 발명의 일 실시예에 있어서, 일 단부에는 제1 및 제2 반도체층(11, 13) 중 하나, 타 단부에는 제1 및 제2 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 막대형으로 제공될 수 있다. 여기서 "막대형"이라고 함은 원기둥, 다각 기둥 등과 같이, 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 발광 소자(LD)의 길이는 그 직경보다 클 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 발광 소자(LD)는 코어-쉘 구조의 발광 소자일 수도 있다.
발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 제작될 수 있다. 예를 들어, 발광 소자(LD)의 직경은 600nm 이하이고, 발광 소자(LD)의 길이는 4um 이하일 수 있으나, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도펀트가 도핑된 반도체층을 포함할 수 있다. 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 본 발명의 일 실시예에 따르면, 활성층(12)의 상부 및/또는 하부에는 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 활성층(12)으로 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 제공되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도펀트가 도핑된 반도체층을 포함할 수 있다. 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
일 실시예로, 발광 소자(LD)는 제2 반도체층(13)의 일단(일 예로, 상부면) 측 또는 제1 반도체층(11)의 일단(일 예로, 하부면) 측에 배치되는 적어도 하나의 전극층을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 도 1b에 도시된 바와 같이, 제2 반도체층(13)의 일단 측에 배치된 전극층(15)을 더 포함할 수 있다. 전극층(15)은 오믹(Ohmic) 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다. 또한, 실시예에 따라, 전극층(15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
또한, 발광 소자(LD)는 절연 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 절연 피막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다. 예를 들어, 절연 피막(14)은 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 발광 소자(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1a 및 도 1b에서는 절연 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 발광 소자(LD)의 측면이 모두 절연 피막(14)으로 둘러싸일 수 있다.
본 발명의 일 실시예에 따르면, 절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연 피막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연 피막(14)은 각 발광 소자(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수도 있다.
본 발명의 실시예에 의한 발광 소자(LD)의 종류, 구조 및 형상 등은 다양하게 변경될 수 있다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 1a 내지 도 2를 참조하면, 표시 장치(1000)는, 기판(SUB)과, 기판(SUB) 상에 제공된 복수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 장치(1000)는, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부들, 및 화소들(PXL)과 구동부들을 연결하는 각종 배선부들(미도시)이 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다.
본 발명의 일 실시예에서는, 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일 측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소들(PXL) 각각은 해당 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 화소들(PXL) 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 화소들(PXL) 각각은 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
구체적으로, 화소들(PXL)은 제1 색의 광을 출사하는 제1 화소(PXL1), 제1 색과 상이한 제2 색의 광을 출사하는 제2 화소(PXL2), 및 제1 색 및 제2 색과 상이한 제3 색의 광을 출사하는 제3 화소(PXL3)를 포함할 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 다양한 색상의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다.
실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있다. 일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는, 제1색의 발광 소자, 제2색의 발광 소자 및 제3색의 발광 소자를 광원으로 구비함으로써, 각각 제1색, 제2색 및 제3색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 서로 동일한 색의 발광 소자를 구비하되, 각 발광 소자 상에 배치된 서로 다른 색상의 광 변환층을 포함함으로써, 각각 제1색, 제2색 및 제3색의 빛을 방출할 수도 있다.
다만, 각 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다.
화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1) 및 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
구동부는 배선부(미도시)를 통해 각 화소들(PXL)에 신호를 제공하며, 이에 따라 각 화소들(PXL)의 구동을 제어할 수 있다. 도 2에는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 타이밍 제어부는 스캔 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)를 제어할 수 있다. 실시예에 따라, 표시 장치(1000)는 발광 구동부(EDV)를 포함하지 않을 수 있다.
일 실시예에서, 화소들(PXL) 각각은 능동형 화소로 구성될 수 있다. 다만, 본 발명에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다.
도 3a 내지 도 3c는 각각 일 실시예에 따른 화소를 나타내는 회로도들이다. 특히, 도 3a 내지 도 3c는 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다.
도 3a를 참조하면, 각 화소들(PXL)은 적어도 하나의 발광 소자(LD)와, 이에 접속되어 발광 소자(LD)를 구동하는 화소 구동 회로(DC)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 화소 구동 회로(DC)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속될 수 있다.
제1 구동 전원(VDD) 및 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제2 구동 전원(VSS)은 제1 구동 전원(VDD)의 전위보다 발광 소자(LD)의 문턱전압 이상 낮은 전위를 가질 수 있다.
발광 소자(LD)는 화소 구동 회로(DC)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 3a에서는 각 화소들(PXL)에 하나의 발광 소자(LD)만이 포함되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 각 화소들(PXL)은 서로 병렬 및/또는 직렬 연결되는 복수의 발광 소자들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 화소 구동 회로(DC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1, 스위칭 트랜지스터)의 제1 전극은 데이터 라인(DL)에 접속되고, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 여기서, 제1 트랜지스터(M1)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 스캔 라인(SL)에 접속될 수 있다.
제1 트랜지스터(M1)는, 스캔 라인(SL)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 게이트 온 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 저장될 수 있다.
제2 트랜지스터(M2, 구동 트랜지스터)의 제1 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 제2 전극은 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)에 전기적으로 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(M2)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어할 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
설명의 편의상, 도 3a에서는 데이터 신호를 각 화소들(PXL)의 내부로 전달하기 위한 제1 트랜지스터(M1)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제2 트랜지스터(M2)를 포함한 비교적 단순한 구조의 구동 회로(DC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 구동 회로(DC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 구동 회로(DC)는 제2 트랜지스터(M2)의 문턱전압을 보상하기 위한 트랜지스터, 제1 노드(N1)를 초기화하기 위한 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 트랜지스터 등과 같은 적어도 하나의 트랜지스터나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또한, 도 3a에서는 구동 회로(DC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(M1, M2)이 모두 P타입의 트랜지스터들인 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 즉, 구동 회로(DC)에 포함되는 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 3b를 참조하면, 구동 회로(DC)의 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 3b에 도시된 구동 회로(DC)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 3a의 구동 회로(DC)와 유사할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
한편, 도 3c를 참조하면, 몇몇 실시예에서 각 화소들(PXL)은 제3 트랜지스터(M3, 센싱 트랜지스터)를 더 포함할 수 있다.
제3 트랜지스터(M3)의 게이트 전극은 센싱 신호 라인(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)의 일 전극은 센싱 라인(SENL)에 연결되고, 타 전극은 발광 소자(LD)의 애노드 전극과 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 신호 라인(SSL)에 공급되는 센싱 신호에 따라 발광 소자(LD)의 애노드 전극에서의 전압 값을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 전달된 전압 값은 외부 회로(예컨대, 타이밍 제어부)에 제공될 수 있고, 외부 회로는 제공된 전압 값을 기초로 각 화소들(PXL)을 보상할 수 있다.
도 4는 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 각 화소들(PXL)은 발광 소자(LD), 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
제1 트랜지스터(T1, 구동 트랜지스터)의 일 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제1 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2, 스위칭 트랜지스터)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극을 전기적으로 접속시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 전단 스캔 라인(SL-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 전단 스캔 라인(SL-1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(EL)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 다른 전극과 발광 소자(LD)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(EL)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극) 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 후단 스캔 라인(SL+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 후단 스캔 라인(SL+1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다.
도 4에는 제7 트랜지스터(T7)의 게이트 전극이 후단 스캔 라인(SL+1)에 접속된 경우가 도시된다. 그러나 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 게이트 전극은 스캔 라인(SL)에 접속될 수도 있다. 이 경우, 초기화 전원(Vint)의 전압은 스캔 라인(SL)으로 게이트-온 전압의 스캔 신호가 공급될 때, 제7 트랜지스터(T7)를 경유하여 발광 소자(LD)의 애노드 전극으로 공급될 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)에는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 저장될 수 있다.
한편, 도 4에서는 구동 회로(DC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 5 및 도 6은 일 실시예에 따른 화소들의 평면도들이다. 도 7은 일 실시예에 따른 화소의 단면도로, 도 5의 A-A' 선에 대응되는 단면도이다.
설명의 편의상, 이하에서는 각각의 전극을 단일의 전극층으로 단순화하여 도시하였으나, 본 발명이 이에 한정되지는 않는다. 본 발명의 일 실시예에 있어서, “동일한 층에 형성 및/또는 배치된다” 함은 동일한 공정에서 형성되고, 동일한 물질로 형성됨을 의미할 수 있다.
도 2 및 도 5 내지 도 7을 참조하면, 표시 장치(1000)는 복수의 화소 영역들(PA1, PA2, PA3)을 포함하는 기판(SUB) 및 기판(SUB) 상에 제공된 화소들(PXL)을 포함할 수 있다. 화소들(PXL)은 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포함할 수 있다. 제1 화소(PXL1)는 제1 화소 영역(PA1)에 배치되고, 제2 화소(PXL2)는 제2 화소 영역(PA2)에 배치되며, 제3 화소(PXL3)는 제3 화소 영역(PA3)에 배치될 수 있다.
각 화소들(PXL)은 기판(SUB) 상에 배치된 제1 및 제2 뱅크들(BNK1, BNK2), 제1 및 제2 전극들(RFE1, RFE2), 제1 절연층(INS1), 발광 소자(LD), 제3 및 제4 전극들(CTE1, CTE2), 제2 절연층(INS2), 및 제3 절연층(INS3)을 포함할 수 있다. 실시예에 따라, 각 화소들(PXL)은 고정층(ANCL) 및 각 화소들(PXL)의 경계를 따라 배치된 격벽(미도시)을 더 포함할 수 있다.
기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 기판(SUB) 상에 제공될 수 있다. 제1 뱅크(BNK1)와 제2 뱅크(BNK2)의 사이에는 발광 소자(LD)가 배치되는 공간이 마련될 수 있다. 일 실시예로 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 발광 소자(LD)의 길이 이상으로 기판(SUB) 상에서 제1 방향(DR1)을 따라 이격될 수 있다. 또한, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 유기 재료 또는 무기 재료를 포함하는 절연 물질일 수 있으나, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 재료가 이에 한정되지 않는다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 각각 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상이 이에 한정되는 것은 아니며, 반타원형, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
제1 전극(RFE1)(또는, 제1 화소 전극) 및 제2 전극(RFE2)(또는, 제2 화소 전극)은 기판(SUB) 상에 제공될 수 있다. 설명의 편의를 위해, 제1 및 제2 전극들(RFE1, RFE2)이 기판(SUB) 상에 바로 제공되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 전극들(RFE1, RFE2)과 기판(SUB) 사이에는 표시 장치가 패시브 매트릭스 또는 액티브 매트릭스로 구동되기 위한 구성 요소(예컨대, 화소 회로)가 더 제공될 수 있다.
일 실시예로, 제1 전극(RFE1) 및 제2 전극(RFE2)은 대응하는 제1 및 제2 뱅크들(BNK1, BNK2) 상에 각각 제공될 수 있다. 예를 들어, 제1 전극(RFE1)은 제1 뱅크(BNK1) 상에 제공되고, 제2 전극(RFE2)은 제2 뱅크(BNK2) 상에 제공될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있고, 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상에 대응되게 제공될 수 있다. 예를 들어, 제1 전극(RFE1)은 제1 뱅크(BNK1)의 경사도에 대응되는 형상을 가질 수 있고, 제2 전극(RFE2)은 제2 뱅크(BNK2)의 경사도에 대응되는 형상을 가질 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 기판(SUB) 상에서 발광 소자(LD)를 사이에 두고 제1 방향(DR1)을 따라 서로 이격되고, 제2 방향(DR2)을 따라 연장되도록 제공될 수 있다.
일 실시예에 있어서, 제1 전극(RFE1)은 각 발광 소자(LD)의 일 단부에 인접하게 배치되고, 제3 전극(CTE1)을 통해 각 발광 소자(LD)에 전기적으로 연결될 수 있다. 제2 전극(RFE2)은 각 발광 소자(LD)의 타 단부에 인접하게 배치되고, 제4 전극(CTE2)을 통해 각 발광 소자(LD)에 전기적으로 연결될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 서로 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 제1 전극(RFE1)과 제2 전극(RFE2)이 동일한 높이를 가지면, 발광 소자(LD)가 제1 전극(RFE1) 및 제2 전극(RFE2) 각각에 보다 안정적으로 연결될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 등이 포함될 수 있으나, 이에 한정되는 것은 아니다.
또한, 제1 전극(RFE1) 및 제2 전극(RFE2)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 다중막으로 형성될 수 있다. 예를 들어, 제1 전극(RFE1) 및 제2 전극(RFE2)은 투명한 도전성 재료로 이루어진 캡핑층(미도시)을 더 포함할 수도 있다. 캡핑층은 제1 전극(RFE1) 및 제2 전극(RFE2)을 커버하도록 배치되어, 표시 장치의 제조 공정 중 발생할 수 있는 제1 및 제2 전극들(RFE1, RFE2)의 손상을 방지할 수 있다.
여기서, 제1 전극(RFE1) 및 제2 전극(RFE2)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 제1 전극(RFE1) 및 제2 전극(RFE2)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)이 일정한 반사율을 갖는 도전성 재료로 이루어질 경우, 발광 소자(LD)의 양 단부들로부터 출사되는 광이 제1 전극(RFE1) 및 제2 전극(RFE2)에 의해 반사되어 표시 방향(예컨대, 제3 방향(DR3))으로 진행될 수 있다.
특히, 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상에 대응되는 형상을 가질 수 있고, 기판(SUB)을 기준으로 일정한 각도를 가질 수 있다. 발광 소자(LD)들 각각의 양 단부들로부터 출사된 광은 제1 전극(RFE1) 및 제2 전극(RFE2)에 의해 반사되어 제3 방향(DR3)으로 더욱 진행될 수 있다. 따라서, 표시 장치의 출광 효율이 개선될 수 있다.
제1 및 제2 전극들(RFE1, RFE2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다.
도 5에 도시된 바와 같이, 제1 전극(RFE1)은 제1 연결 배선(CNL1)에 연결될 수 있고, 제2 전극(RFE2)은 제2 연결 배선(CNL2)에 연결될 수 있다. 일 실시예로, 제1 연결 배선(CNL1)은 제1 전극(RFE1)과 일체로 제공될 수 있고, 제2 연결 배선(CNL2)은 제2 전극(RFE2)과 일체로 제공될 수 있다. 다른 실시예로, 제1 연결 배선(CNL1) 및 제2 연결 배선(CNL2)은 제1 전극(RFE1) 및 제2 전극(RFE2)과 개별적으로 형성되어 별도의 비아홀 또는 컨택홀 등을 통해 전기적으로 연결될 수 있다.
도 3a를 더 참조하면, 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 연결 배선(CNL1) 및 제2 연결 배선(CNL2)을 통해 화소 구동 회로(DC) 및 제2 구동 전원(VSS)에 각각 전기적으로 연결될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 발광 소자(LD)의 일 단부 및 타 단부에 각각 연결되어 발광 소자(LD)에 구동 신호를 제공할 수 있고, 발광 소자(LD)는 구동 회로(DC)로부터 제공된 구동 전류에 대응하여 소정 휘도의 빛을 방출할 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2) 상에는 제1 절연층(INS1)이 제공될 수 있다. 제1 절연층(INS1)은 기판(SUB) 상에 전면적으로 제공되어, 상술한 제1 및 제2 뱅크들(BNK1, BNK2)과 제1 및 제2 전극들(RFE1, RFE2)을 커버할 수 있다. 또한, 제1 절연층(INS1)은 제1 및 제2 뱅크들(BNK1, BNK2)과 제1 및 제2 전극들(RFE1, RFE2)이 배치되지 않은 기판(SUB)의 표면을 따라 배치될 수 있다.
일 실시예로, 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연층일 수 있다. 이 경우, 제1 절연층(INS1)은 기판(SUB)과 제1 및 제2 전극들(RFE1, RFE2)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있고, 제1 절연층(INS1)과 제1 절연층(INS1) 상에 배치되는 발광 소자(LD) 사이에는 적어도 일부의 빈 공간이 형성될 수도 있다. 몇몇 실시예에서, 제1 절연층(INS1)은 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 이 경우, 제1 절연층(INS1)은 기판(SUB)과 발광 소자(LD) 사이의 공간을 메우며 발광 소자(LD)를 안정적으로 지지할 수 있다.
한편, 제1 절연층(INS1)은 제1 개구부(OP1) 및 제2 개구부(OP2)를 포함할 수 있다. 제1 개구부(OP1) 및 제2 개구부(OP2)는 제1 전극(RFE1) 및 제2 전극(RFE2)의 적어도 일부를 노출할 수 있다.
제1 및 제2 개구부들(OP1, OP2)은 대응하는 각각의 제1 및 제2 전극들(RFE1, RFE2)과 중첩하여 형성될 수 있다. 예를 들어, 제1 개구부(OP1)는 제1 전극(RFE1)과 중첩하여 형성될 수 있고, 제2 개구부(OP2)는 제2 전극(RFE2)과 중첩하여 형성될 수 있다.
제1 개구부(OP1) 및 제2 개구부(OP2)는 제1 절연층(INS1)의 두께에 상응하는 두께 및/또는 깊이를 가질 수 있다. 즉, 제1 개구부(OP1) 및 제2 개구부(OP2)는 해당 영역에서 제1 절연층(INS1)을 완전히 관통할 수 있다. 이에 따라, 제1 및 제2 전극들(RFE1, RFE2)은 외부로 노출되어 후술할 제3 및 제4 전극들(CTE1, CTE2)과 접촉할 수 있다.
제1 절연층(INS1) 상에는 발광 소자(LD)가 배치될 수 있다. 발광 소자(LD)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)에 의해 마련된 공간 내에 배치될 수 있고, 제1 전극(RFE1) 및 제2 전극(RFE2) 사이에 전기적으로 연결될 수 있다. 일 예로, 발광 소자(LD)의 일 단부는 제1 전극(RFE1)에 전기적으로 연결되고, 발광 소자(LD)의 타 단부는 제2 전극(RFE2)에 전기적으로 연결될 수 있다.
제1 절연층(INS1) 및 발광 소자(LD) 상에는 제3 전극(CTE1)(또는, 제1 컨택 전극) 및 제4 전극(CTE2)(또는, 제2 컨택 전극)이 제공될 수 있다. 또한, 제3 전극(CTE1) 및 제4 전극(CTE2) 사이에는 제2 절연층(INS2)이 제공될 수 있다.
제3 전극(CTE1) 및 제4 전극(CTE2)은 각 발광 소자(LD)의 양 단부 중 하나의 단부에 접촉할 수 있다. 예를 들어, 제3 전극(CTE1)은 각 발광 소자(LD)의 일 단부에 접촉할 수 있고, 제4 전극(CTE2)은 각 발광 소자(LD)의 타 단부에 접촉할 수 있다.
제3 전극(CTE1)은, 평면 상에서 볼 때, 제1 전극(RFE1)을 커버하며 제1 전극(RFE1)에 중첩할 수 있다. 제3 전극(CTE1)은 제1 절연층(INS1)의 제1 개구부(OP1)를 통해 제1 전극(RFE1)에 전기적으로 연결될 수 있다.
제4 전극(CTE2)은, 평면 상에서 볼 때, 제2 전극(RFE2)을 커버하며 제2 전극(RFE2)에 중첩될 수 있다. 제4 전극(CTE2)은 제1 절연층(INS1)의 제2 개구부(OP2)를 통해 제2 전극(RFE2)에 전기적으로 연결될 수 있다.
제3 및 제4 전극들(CTE1, CTE2) 각각은 투명한 도전성 재료로 구성될 수 있다. 예를 들어, 투명한 도전성 재료로는 ITO, IZO, ITZO 등을 포함할 수 있다. 제3 및 제4 전극들(CTE1, CTE2)이 투명한 도전성 재료로 구성될 경우, 발광 소자(LD)로부터 출사된 광이 제3 방향(DR3)으로 진행될 때, 손실을 저감할 수 있다. 제3 및 제4 전극들(CTE1, CTE2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
제3 및 제4 전극들(CTE1, CTE2) 사이에는 제2 절연층(INS2)이 배치될 수 있다. 구체적으로, 제2 절연층(INS2)은 제3 전극(CTE1) 상에 배치되고, 제2 절연층(INS2) 상에는 적어도 일부의 제4 전극(CTE2)이 배치될 수 있다. 제3 및 제4 전극들(CTE1, CTE2)은 서로 다른 층에 배치될 수 있으며, 제2 절연층(INS2)에 의해 서로 절연될 수 있다.
다만, 제3 및 제4 전극들(CTE1, CTE2)의 배치가 이에 한정되는 것은 아니고, 제3 및 제4 전극들(CTE1, CTE2)은 서로 동일층에 배치될 수 있다. 이와 관련하여 후술하기로 한다.
각 화소들(PXL)은 기판(SUB) 상에 제공되는 전극 패턴(TEL)(또는, 감지 전극)을 포함할 수 있다. 전극 패턴(TEL)은 기판(SUB) 상에 제공되는 다양한 배선들 중 하나와 동일한 층에 배치될 수 있다. 일 실시예로, 전극 패턴(TEL)은 제4 전극(CTE2)과 동일한 층에 배치될 수 있다. 전극 패턴(TEL)의 배치는 이에 한정되는 것은 아니고, 이에 관한 다양한 실시예들은 후술하기로 한다.
전극 패턴(TEL)은 상술한 바와 같이 제4 전극(CTE2)과 동일한 층에 배치될 수 있다. 또한, 전극 패턴(TEL)은 제4 전극(CTE2)과 동시에 형성될 수 있으며, 동일한 물질을 포함할 수 있다. 예를 들어, 제1 절연층(INS1) 및 제2 절연층(INS2) 상에 베이스 금속층이 형성되고, 베이스 금속층을 패터닝하여 제4 전극(CTE2) 및 전극 패턴(TEL)이 동시에 형성될 수 있다.
전극 패턴(TEL)은 제3 전극(CTE1)과 적어도 일부가 중첩할 수 있고, 각 화소 영역들(PA1, PA2, PA3) 중 평면상 제4 전극(CTE2)과 중첩하지 않는 영역에 배치될 수 있다.
각 화소 영역들(PA1, PA2, PA3)에 배치된 전극 패턴(TEL)은 일체로 형성되어 서로 연결될 수 있으나 이에 한정되는 것은 아니고, 각 화소 영역들(PA1, PA2, PA3)에 개별적으로 형성될 수 있다. 즉, 각 화소 영역들(PA1, PA2, PA3)에 배치된 전극 패턴(TEL)들은 서로 이격될 수 있다. 이 때, 각 화소 영역들(PA1, PA2, PA3)에 배치된 전극 패턴(TEL)들은 별도의 연결 패턴을 통해 서로 전기적으로 연결될 수 있다.
전극 패턴(TEL)은 터치 센서의 터치 전극층으로서 기능할 수 있다. 구체적으로, 전극 패턴(TEL)은 자기 정전용량(Self-Capacitance) 방식의 터치 센서의 감지 전극 또는 상호 정전용량(Mutual-Capacitance) 방식의 터치 센서의 감지 전극으로서 기능할 수 있다.
이와 관련하여, 도 8 및 도 9를 더 참조하여, 전극 패턴(TEL)을 터치 전극층으로 이용한 표시 장치의 터치 감지 기능을 구체적으로 설명한다.
도 8 및 도 9는 본 발명에 따른 표시 장치의 터치 감지 기능을 설명하기 위한 도면들이다. 구체적으로, 도 8은 자기 정전용량(Self-Capacitance) 방식의 터치 센서를 포함하는 표시 장치를 예시하고, 도 9는 상호 정전용량(Mutual-Capacitance) 방식의 터치 센서를 포함하는 표시 장치를 예시한다.
도 8 및 도 9를 참조하면, 표시 장치(1000)는 기판(SUB) 상에 배치된 복수의 감지 전극부들(TE1, TE2, TE3, TE4)을 포함할 수 있다. 설명의 편의상, 도 8 및 도 9는 기판(SUB) 상에 4개의 감지 전극부들(TE1, TE2, TE3, TE4)이 배치되는 구조를 예시하고 있으나, 더 많은 수의 감지 전극부들이 배치될 수 있음은 물론이다.
각각의 감지 전극부들(TE1, TE2, TE3, TE4)은 복수의 화소들(PXL)에 대응되는 크기로 형성될 수 있다. 예컨대, 각각의 감지 전극부들(TE1, TE2, TE3, TE4)은 10개 내지 300개의 화소들(PXL)에 대응되는 크기로 형성될 수 있으나 이에 한정되지 않는다.
각각의 감지 전극부들(TE1, TE2, TE3, TE4)은 상술한 전극 패턴(TEL)으로 구성된 감지 전극일 수 있다. 예를 들어, 각각의 감지 전극부들(TE1, TE2, TE3, TE4)은 복수의 화소들(PXL)에 일체로 형성된 전극 패턴(TEL)으로 이루어지거나, 각각의 화소들(PXL)에 형성된 전극 패턴(TEL)들이 전기적으로 연결되어 이루어질 수 있다.
먼저, 본 발명의 실시예들에 있어서, 표시 장치(1000)가 자기 정전용량(Self-Capacitance) 방식의 터치 센서를 포함하는 경우, 도 8에 도시된 바와 같이, 각각의 감지 전극부들(TE1, TE2, TE3, TE4)은 터치 감지 라인(TL)과 연결될 수 있고, 터치 감지 라인(TL)을 통해 터치 감지 제어부(TSC)(또는, 입력 감지 제어부)와 전기적으로 연결될 수 있다.
터치 감지 제어부(TSC)는 기판(SUB) 상에 하나의 제어부로 형성되거나, 복수의 제어부들로 형성되어 터치 감지 라인(TL)들에 터치 구동 신호를 제공하거나, 터치 감지 라인(TL)들로부터 터치 감지 신호를 제공받을 수 있다. 터치 감지 제어부(TSC)의 위치는 이에 한정되는 것은 아니며, 별도 부재 상에 형성되어 다른 배선에 의해 연결될 수도 있다.
상술한 바와 같이, 도 8의 감지 전극부들(TE1, TE2, TE3, TE4)은 자기 정전용량(Self-Capacitance) 방식의 터치 스크린 패널의 감지 전극으로서 기능할 수 있다.
예를 들어, 외부 도전체(예컨대, 사용자의 손가락)가 표시 장치(1000)에 터치(또는, 인접)하게 되면, 터치된 위치에서 감지 전극부들(TE1, TE2, TE3, TE4) 중 적어도 하나의 자기 정전용량 값이 변화할 수 있다. 이러한 자기 정전용량 값의 변화는 터치 감지를 위한 터치 감지 신호가 될 수 있으며, 터치 감지 신호는 터치 감지 라인(TL)을 통해 터치 감지 제어부(TSC)에 제공될 수 있다. 터치 감지 제어부(TSC)(또는, 터치 감지 제어부(TSC)와 연결된 연산 처리 장치)는 정전용량 값의 변화에 따른 터치 감지 신호에 기초하여 외부 도전체가 터치된 위치를 판단할 수 있다.
다음으로, 본 발명의 실시예들에 있어서, 표시 장치(1000)가 상호 정전용량(Mutual-Capacitance) 방식의 터치 센서를 포함하는 경우, 도 9에 도시된 바와 같이, 감지 전극부들(TE1, TE2, TE3, TE4)은 감지 전극열들(TES1, TES2)을 구성할 수 있고, 감지 전극열들(TES1, TES2)은 터치 감지 라인들(TL1, TL2)을 통해 터치 감지 제어부(TSC)와 전기적으로 연결될 수 있다.
구체적으로, 제1 감지 전극부(TE1)는 제4 감지 전극부(TE4)와 제1 연결 라인(BE1)을 통해 서로 연결될 수 있다. 제4 감지 전극부(TE4)는 제2 터치 감지 라인(TL2)과 연결될 수 있고, 제2 터치 감지 라인(TL2)을 통해 터치 감지 제어부(TSC)에 연결될 수 있다. 즉, 제1 감지 전극부(TE1), 제4 감지 전극부(TE4), 및 제1 연결 라인(BE1)은 제1 감지 전극열(TES1)을 구성할 수 있다.
제3 감지 전극부(TE3)는 제2 감지 전극부(TE2)와 제2 연결 라인(BE2)을 통해 서로 연결될 수 있다. 제2 감지 전극부(TE2)는 제1 터치 감지 라인(TL1)과 연결될 수 있고, 제1 터치 감지 라인(TL1)을 통해 터치 감지 제어부(TSC)에 연결될 수 있다. 즉, 제2 감지 전극부(TE2), 제3 감지 전극부(TE3), 및 제2 연결 라인(BE2)은 제2 감지 전극열(TES2)을 구성할 수 있다.
한편, 도 9는 하나의 제1 감지 전극열(TES1) 및 하나의 제2 감지 전극열(TES2) 만을 도시하고 있으나, 기판(SUB) 상에는 복수의 제1 감지 전극열(TES1)들 및 복수의 제2 감지 전극열(TES2)들이 배치될 수 있다.
제1 감지 전극열(TES1) 및 제2 감지 전극열(TES2)은 서로 교차하도록 배치될 수 있다. 또한, 제1 감지 전극열(TES1) 및 제2 감지 전극열(TES2) 사이에는 별도의 절연층 또는 절연 패턴이 형성될 수 있고, 제1 감지 전극열(TES1) 및 제2 감지 전극열(TES2)은 서로 절연될 수 있다.
터치 감지 제어부(TSC)는 터치 감지 라인들(TL1, TL2)을 통해 제1 감지 전극열(TES1) 및 제2 감지 전극열(TES2) 중 어느 하나에는 터치 구동 신호를 제공하고, 다른 하나에서 발생한 터치 신호를 제공받을 수 있다.
상술한 바와 같이, 도 9의 감지 전극부들(TE1, TE2, TE3, TE4)은 상호 정전용량(Mutual-Capacitance) 방식의 터치 스크린 패널의 감지 전극으로서 기능할 수 있다.
제1 감지 전극열(TES1)의 제1 감지 전극부(TE1) 및 제4 감지 전극부(TE4)와 제2 감지 전극열(TES2)의 제2 감지 전극부(TE2) 및 제3 감지 전극부(TE3)의 사이에는 각각 상호 정전용량 값이 형성될 수 있고, 외부 도전체(예컨대, 사용자의 손가락)가 표시 장치(1000)에 터치(또는, 인접)하게 되면, 터치된 위치에서 각각의 감지 전극부들(TE1, TE2, TE3, TE4) 사이에 형성된 상호 정전용량 값이 변화할 수 있다. 이러한 상호 정전용량 값의 변화는 터치 감지를 위한 터치 감지 신호가 될 수 있으며, 터치 감지 신호는 터치 감지 라인들(TL1, TL2)을 통해 터치 감지 제어부(TSC)에 제공될 수 있다. 터치 감지 제어부(TSC)(또는, 터치 감지 제어부(TSC)와 연결된 연산 처리 장치)는 제공된 상호 정전용량 값의 변화에 따른 터치 감지 신호에 기초하여 외부 도전체가 터치된 위치를 판단할 수 있다.
다시 도 5 내지 도 7을 참조하면, 제4 전극(CTE2) 및 전극 패턴(TEL) 상에는 제3 절연층(INS3)이 제공될 수 있다. 제3 절연층(INS3)은 제4 전극(CTE2) 및 전극 패턴(TEL)을 커버하여 제4 전극(CTE2) 및 전극 패턴(TEL)의 손상을 방지할 수 있다. 또한, 제3 절연층(INS3)은 발광 소자(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층의 역할을 수행할 수도 있다.
제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 유기 절연막 및 무기 절연막을 포함하는 다중층으로 이루어질 수 있다.
도면상 도시되진 않았으나, 몇몇 실시예에서, 제3 절연층(INS3) 상에는 평탄화층(미도시)이 더 제공될 수 있다. 평탄화층은 그 하부에 배치된 다양한 구성들에 의해 발생된 단차를 완화시킬 수 있다. 평탄화층은 유기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니고 무기 절연막을 포함할 수도 있다.
한편, 본 발명의 전극 패턴(TEL)은 각 화소들(PXL)의 구성 요소인 것으로 설명되었으나, 터치 등의 외부 입력에 따른 전기적 신호를 생성하는 감지 전극으로 기능할 수 있다. 예를 들어, 전극 패턴(TEL)은 각 화소들(PXL)에 배치된 발광 소자(LD)의 발광에는 관여하지 않으며, 터치 센서를 구성하는 감지 전극일 수 있다.
상술한 바와 같이, 전극 패턴(TEL)은 표시 장치가 포함하는 터치 센서의 감지 전극으로 기능할 수 있다. 전극 패턴(TEL)은 제4 전극(CTE2)과 동일층에 형성될 수 있으며, 동시에 형성될 수 있다. 즉, 본 발명에 따른 표시 장치는 터치 센서의 감지 전극을 형성하기 위한 별도의 공정을 생략할 수 있고, 표시 장치의 제조 공정이 단순화되며, 제조 비용이 절감될 수 있다. 또한, 본 발명에 따른 표시 장치는 터치 센서의 감지 전극을 형성하기 위한 별도의 감지 전극층을 포함하지 않으므로 얇은 두께의 표시 장치를 구현하는데 효과적일 수 있다.
이하, 다른 실시예들에 따른 화소들 및 이를 포함하는 표시 장치에 대해 설명한다. 이하의 실시예에서 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하고, 그 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 10은 다른 실시예에 따른 화소들의 단면도이다. 도 11a 내지 도 11c는 다양한 실시예들에 따른 화소의 단면도들로, 도 10의 B-B' 선에 대응되는 단면도들이다.
도 10 내지 도 11c의 실시예는 도 5 내지 도 7의 실시예와 비교하여 전극 패턴(TEL_1)이 각 화소 영역들(PA1, PA2, PA3)에 이격 배치되고, 전극 패턴(TEL_1)들을 연결하는 연결 패턴들(BRL1, BRL2)이 더 형성되는 점에서 차이가 있다.
도 10 내지 도 11c를 참조하면, 각 화소들(PXL_1)은 전극 패턴(TEL_1)들을 포함할 수 있다. 전극 패턴(TEL_1)들은 각 화소 영역들(PA1, PA2, PA3)에 배치될 수 있고, 평면상 서로 이격 배치될 수 있다. 전극 패턴(TEL_1)들은 제4 전극(CTE2)과 동일층에 배치될 수 있다.
전극 패턴(TEL_1)들 사이에는 인접한 전극 패턴(TEL_1)들을 연결하는 연결 패턴들(BRL1, BRL2)이 형성될 수 있다. 연결 패턴들(BRL1, BRL2)은 제1 연결 패턴(BRL1) 및 제2 연결 패턴(BRL2)을 포함할 수 있다. 제1 연결 패턴(BRL1)은 제1 방향(DR1)으로 인접한 전극 패턴(TEL_1)들을 서로 연결하는 연결 패턴일 수 있고, 제2 연결 패턴(BRL2)은 제2 방향(DR2)으로 인접한 전극 패턴(TEL_1)들을 서로 연결하는 연결 패턴일 수 있다.
예를 들어, 제1 화소 영역(PA1)에 배치된 전극 패턴(TEL_1)(또는, 제1 전극 패턴) 및 제2 화소 영역(PA2)에 배치된 전극 패턴(TEL_1)(또는, 제2 전극 패턴)은 서로 이격하여 배치될 수 있고, 제1 연결 패턴(BRL1)은 제1 전극 패턴 및 제2 전극 패턴을 전기적으로 연결할 수 있다.
제1 연결 패턴(BRL1)은 전극 패턴(TEL_1)과 상이한 층에 배치될 수 있다. 즉, 제1 연결 패턴(BRL1)은 제4 전극(CTE2)과 상이한 층에 배치될 수 있다. 일 실시예로 제1 연결 패턴(BRL1)은 제3 전극(CTE1)과 동일층에 배치될 수 있고, 제1 절연층(INS1) 및 제2 절연층(INS2) 사이에 배치될 수 있다. 제1 연결 패턴(BRL1) 및 제3 전극(CTE1)은 동시에 형성될 수 있으며, 동일 물질을 포함할 수 있다. 예를 들어, 제1 절연층(INS1) 상에 베이스 금속층이 형성되고, 베이스 금속층을 패터닝하여 제3 전극(CTE1) 및 제1 연결 패턴(BRL1)이 동시에 형성될 수 있다.
제1 연결 패턴(BRL1)을 덮는 제2 절연층(INS2)은 제1 연결 패턴(BRL1)의 적어도 일부를 노출하는 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 포함할 수 있다. 서로 인접한 전극 패턴(TEL_1)들은 제2 절연층(INS2)의 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 통해 제1 연결 패턴(BRL1)과 접촉할 수 있다.
예를 들어, 제1 화소 영역(PA1)에 배치된 전극 패턴(TEL_1) 및 제2 화소 영역(PA2)에 배치된 전극 패턴(TEL_1)은 제1 연결 패턴(BRL1)을 통해 서로 전기적으로 연결될 수 있다. 제1 화소 영역(PA1)에 배치된 전극 패턴(TEL_1)은 제1 컨택부(CT1)를 통해 제1 연결 패턴(BRL1)에 접촉하고, 제2 화소 영역(PA2)에 배치된 전극 패턴(TEL_1)은 제2 컨택부(CT2)를 통해 제1 연결 패턴(BRL1)에 접촉할 수 있다.
한편, 도 11b 및 도 11c에 도시된 바와 같이, 기판(SUB) 상에는 각 화소들(PXL_1a, PXL_1b)의 경계를 따라 각 화소들(PXL_1a, PXL_1b)을 둘러싸는 격벽(PW)이 더 제공될 수 있다. 격벽(PW)은 제1 절연층(INS1) 상에 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 격벽(PW)은 기판(SUB) 및 제1 절연층(INS1) 사이에 배치될 수도 있다.
격벽(PW)은 인접한 화소들(PXL_1a, PXL_1b) 사이에서 빛샘이 발생하는 것을 방지할 수 있다. 또한, 격벽(PW)은 발광 소자(LD)를 정렬하는 과정에서, 발광 소자(LD)를 포함하는 용액이 인접 화소에 누설되는 것을 방지할 수 있다.
제1 연결 패턴(BRL1)은 격벽(PW)의 상부 또는 하부에 배치될 수 있다. 일 예로, 도 11b에 도시된 바와 같이, 제1 연결 패턴(BRL1a)은 격벽(PW) 상에 배치될 수 있다. 구체적으로 제1 연결 패턴(BRL1a)은 격벽(PW) 및 제2 절연층(INS2) 사이에 배치될 수 있다. 제1 연결 패턴(BRL1a)은 격벽(PW)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있다. 다른 예로, 도 11c에 도시된 바와 같이, 제1 연결 패턴(BRL1b)은 격벽(PW)의 하부에 배치될 수 있다. 구체적으로, 제1 연결 패턴(BRL1b)은 제1 절연층(INS1) 및 격벽(PW) 사이에 배치될 수 있다.
제2 연결 패턴(BRL2)의 연결 관계 및 구조는 제1 연결 패턴(BRL1)과 실질적으로 동일할 수 있는 바, 이에 대한 구체적인 설명은 생략하기로 한다.
상술한 바와 같이, 전극 패턴(TEL_1)이 각 화소 영역들(PA1, PA2, PA3)에 서로 이격 배치될 경우, 각 화소 영역들(PA1, PA2, PA3)에 일체로 형성되는 구조에 비해 화소들(PXL)의 전극 배선들 사이에 발생할 수 있는 기생 정전용량 값이 감소될 수 있다. 기생 정전용량 값이 감소될 경우, 기생 정전용량에 의한 노이즈 현상이 저감될 수 있다.
도 12a 및 도 12b는 다른 실시예에 따른 화소들의 평면도들이다. 도 12a 및 도 12b는 전극 패턴(TELa, TELb)의 다양한 형상을 예시한다.
도 12a를 참조하면, 전극 패턴(TELa)은 평면상 복수의 제3 전극(CTE1) 및 제4 전극(CTE2)을 둘러싸는 형태로 배치될 수 있다. 전극 패턴(TELa)은 단일 폐곡선 형태를 가질 수 있으며, 미세 배선(fine wiring) 구조를 가질 수 있다. 전극 패턴(TELa)은 넓은 개구를 포함하고, 개구의 테두리를 따라 배치되는 창문형 구조(window shape)로 배치될 수 있다.
또한, 도 12b를 참조하면, 전극 패턴(TELb)은 평면상 각 화소 영역들(PA1, PA2, PA3)의 테두리를 따라 배치될 수 있으며, 미세 배선(fine wiring) 구조로 이루어진 메쉬(mesh) 형상을 가질 수 있다.
전극 패턴(TELa, TELb)의 형상은 이에 한정되는 것은 아니며, 화소들(PXLa, PXLb)이 포함하는 다른 배선들과 동일층에 배치될 수 있는 구조라면, 더욱 다양한 형상을 가질 수 있다.
도 13은 또 다른 실시예에 따른 화소들의 평면도이다. 도 13의 실시예는 도 5의 실시예와 달리 각 화소들이 평면상 원형의 전극들을 포함하는 점에서 차이가 있다.
도 13을 참조하면, 각 화소들(PXLc)은 제1 전극(RFE1c), 제2 전극(RFE2c), 발광 소자(LD), 제3 전극(CTE1c), 제4 전극(CTE2c), 및 전극 패턴(TELc)을 포함할 수 있다.
제1 전극(RFE1c) 및 제2 전극(RFE2c)은 발광 소자(LD)를 사이에 두고 서로 이격될 수 있다. 일 예로, 제1 전극(RFE1c) 및 제2 전극(RFE2c)은 평면상 어느 하나의 전극이 다른 하나의 전극을 둘러싸도록 배치될 수 있다. 예를 들어, 제1 전극(RFE1c)은 제2 전극(RFE2c)에 의해 둘러싸일 수 있다. 구체적으로, 제1 전극(RFE1c)은 평면상 원형으로 형성되고, 제2 전극(RFE2c)은 제1 전극(RFE1c)을 둘러싸는 형태(예컨대, 도넛형)로 형성될 수 있다. 제1 전극(RFE1c) 및 제2 전극(RFE2c)의 형태에는 이에 한정되지 않는다. 예를 들어, 제1 전극(RFE1c)은 타원형으로 형성되거나, 삼각형 또는 사각형과 같은 다각형으로 형성될 수 있다. 또한, 제2 전극(RFE2c)도 제1 전극(RFE1c)을 둘러싸도록 형성된다면, 그 형태가 제한되지 않는다.
제1 전극(RFE1c) 및 제2 전극(RFE2c) 사이에는 발광 소자(LD)가 배치될 수 있다. 발광 소자(LD)의 일 단부는 제3 전극(CTE1c)을 통해 제1 전극(RFE1c)과 연결되고, 타 단부는 제4 전극(CTE2c)을 통해 제2 전극(RFE2c)과 연결될 수 있다. 제3 전극(CTE1c) 및 제4 전극(CTE2c)은 각각 제1 전극(RFE1c) 및 제2 전극(RFE2c)과 적어도 일부가 중첩할 수 있다.
제3 전극(CTE1c) 및 제4 전극(CTE2c)도 제1 전극(RFE1c) 및 제2 전극(RFE2c)과 유사하게 형성될 수 있다. 예컨대, 제3 전극(CTE1c)은 제1 전극(RFE1c)과 중첩하고, 평면상 원형으로 형성될 수 있다. 또한, 제4 전극(CTE2c)은 제2 전극(RFE2c)과 중첩하고, 제3 전극(CTE1c)을 둘러싸는 형태(또는, 도넛형)로 배치될 수 있다. 제3 전극(CTE1c) 및 제4 전극(CTE2c)은 이에 제한되지 않으며, 더욱 다양할 수 있다.
전극 패턴(TELc)은 상술한 제1 전극(RFE1c), 제2 전극(RFE2c), 제3 전극(CTE1c), 및 제4 전극(CTE2c) 중 어느 하나의 전극과 동일층에 배치될 수 있다. 예를 들어, 전극 패턴(TELc)은 제4 전극(CTE2c)과 동일층에 배치될 수 있다. 일 실시예로, 전극 패턴(TELc)은 제1 전극(RFE1c), 제2 전극(RFE2c), 제3 전극(CTE1c), 및 제4 전극(CTE2c)과 중첩하지 않는 영역에서 배치될 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 전극 패턴(TELc)은 제1 전극(RFE1c) 및/또는 제3 전극(CTE1c)과 적어도 일부가 중첩할 수도 있다.
도 14는 또 다른 실시예에 따른 화소들의 평면도이다. 도 15a 내지 도 15c는 다양한 실시예들에 따른 화소의 단면도들로, 도 14의 C-C' 선에 대응되는 단면도들이다.
도 14 내지 도 15c의 실시예는 도 5 내지 도 7의 실시예와 비교하여 전극 패턴(TEL_2)이 제3 전극(CTE1)과 동일층에 배치되는 점에서 차이가 있다.
도 14 내지 도 15c를 참조하면, 각 화소들(PXL_2)은 전극 패턴(TEL_2)을 포함할 수 있다. 전극 패턴(TEL_2)은 제3 전극(CTE1)과 동일한 층에 배치될 수 있다.
전극 패턴(TEL_2)은 제3 전극(CTE1)과 동시에 형성될 수 있으며, 동일한 물질을 포함할 수 있다. 예를 들어, 제1 절연층(INS1) 상에 베이스 금속층이 형성되고, 베이스 금속층을 패터닝하여 제3 전극(CTE1) 및 전극 패턴(TEL_2)이 동시에 형성될 수 있다.
전극 패턴(TEL_2)은 각 화소 영역들(PA1, PA2, PA3) 중 제3 전극(CTE1) 및 제4 전극(CTE2)과 중첩하지 않는 영역에 배치될 수 있다.
각 화소 영역들(PA1, PA2, PA3)에 배치된 전극 패턴(TEL_2)은 일체로 형성되어 서로 연결될 수 있으나 이에 한정되는 것은 아니고, 각 화소 영역들(PA1, PA2, PA3)에 개별적으로 형성될 수 있다.
한편, 도 15b 및 도 15c에 도시된 바와 같이, 각 화소들(PXL_2a, PXL_2b)의 경계를 따라 격벽(PW)이 배치될 수 있고, 전극 패턴(TEL_2)은 격벽(PW)의 상부 또는 하부에 배치될 수 있다. 일 예로, 도 15b에 도시된 바와 같이, 전극 패턴(TEL_2a)은 격벽(PW) 상에 배치될 수 있다. 구체적으로 전극 패턴(TEL_2a)은 격벽(PW) 및 제2 절연층(INS2) 사이에 배치될 수 있다. 다른 예로, 도 15c에 도시된 바와 같이, 전극 패턴(TEL_2b)은 격벽(PW)의 하부에 배치될 수 있다. 구체적으로, 전극 패턴(TEL_2b)은 제1 절연층(INS1) 및 격벽(PW) 사이에 배치될 수 있다.
도 16은 또 다른 실시예에 따른 표시 장치의 평면도이다. 도 17a 및 도 17b는 다양한 실시예들에 따른 화소의 단면도들로, 도 16의 D-D' 선에 대응되는 단면도들이다.
도 16 내지 도 17b의 실시예는 도 10 내지 도 11c의 실시예와 비교하여 전극 패턴(TEL_3)이 제3 전극층(CTE1)과 동일층에 배치되고, 연결 패턴들(BRL1_3, BRL2_3)이 제4 전극층(CTE2)과 동일층에 배치되는 점에서 차이가 있다.
도 16 내지 도 17b를 참조하면, 각 화소들(PXL_3)은 전극 패턴(TEL_3)들을 포함할 수 있다. 전극 패턴(TEL_3)들은 각 화소 영역들(PA1, PA2, PA3)에 배치될 수 있고, 평면상 서로 이격 배치될 수 있다. 전극 패턴(TEL_3)들은 제3 전극(CTE1)과 동일층에 배치될 수 있다.
전극 패턴(TEL_3)들 사이에는 인접한 전극 패턴(TEL_3)들을 연결하는 연결 패턴들(BRL1_3, BRL2_3)이 형성될 수 있다. 연결 패턴들(BRL1_3, BRL2_3)은 제1 연결 패턴(BRL1_3) 및 제2 연결 패턴(BRL2_3)을 포함할 수 있다. 제1 연결 패턴(BRL1_3)은 제1 방향(DR1)으로 인접한 전극 패턴(TEL_3)들을 서로 연결하는 연결 패턴일 수 있고, 제2 연결 패턴(BRL2_3)은 제2 방향(DR2)으로 인접한 전극 패턴(TEL_3)들을 서로 연결하는 연결 패턴일 수 있다.
제1 연결 패턴(BRL1_3)은 전극 패턴(TEL_3)과 상이한 층에 배치될 수 있다. 즉, 제1 연결 패턴(BRL1_3)은 제3 전극(CTE1)과 상이한 층에 배치될 수 있다. 일 실시예로 제1 연결 패턴(BRL1_3)은 제4 전극(CTE2)과 동일층에 배치될 수 있고, 제2 절연층(INS2) 및 제3 절연층(INS3) 사이에 배치될 수 있다. 제1 연결 패턴(BRL1_3) 및 제4 전극(CTE2)은 동시에 형성될 수 있으며, 동일 물질을 포함할 수 있다.
전극 패턴(TEL_3)들을 덮는 제2 절연층(INS2)은 각 전극 패턴(TEL_3)들의 적어도 일부를 노출하는 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 포함할 수 있다. 서로 인접한 전극 패턴(TEL_3)들은 제2 절연층(INS2)의 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 통해 제1 연결 패턴(BRL1_3)과 접촉할 수 있다.
한편, 도 17b에 도시된 바와 같이, 기판(SUB) 상에는 각 화소들(PXL_3a)의 경계를 따라 각 화소들(PXL_3a)을 둘러싸는 격벽(PW)이 더 제공될 수 있고, 제1 연결 패턴(BRL1_3)은 격벽(PW)의 상부에 배치될 수 있다. 구체적으로 제1 연결 패턴(BRL1_3a)은 격벽(PW) 상에 배치된 제2 절연층(INS2) 및 제3 절연층(INS3) 사이에 배치될 수 있다.
제2 연결 패턴(BRL2_3)의 연결 관계 및 구조는 제1 연결 패턴(BRL1_3)과 실질적으로 동일할 수 있는 바, 이에 대한 구체적인 설명은 생략하기로 한다.
도 18은 또 다른 실시예에 따른 화소들의 평면도이다. 도 19a 및 도 19b는 다양한 실시예들에 따른 화소의 단면도들로, 도 18의 E-E' 선에 대응되는 단면도들이다.
도 18 내지 도 19b의 실시예는 도 5 내지 도 7의 실시예와 비교하여, 제3 전극(CTE1_4) 및 제4 전극(CTE2_4)이 동일층에 배치되고, 전극 패턴(TEL_4)이 제3 전극(CTE1_4) 및 제4 전극(CTE2_4)과 동일층에 배치되는 점에서 차이가 있다.
도 18 내지 도 19b를 참조하면, 각 화소들(PXL_4)은 전극 패턴(TEL_4)을 포함할 수 있다. 제3 전극(CTE1_4) 및 제4 전극(CTE2_4)은 동일층에 배치될 수 있고, 전극 패턴(TEL_4)은 제3 전극(CTE1_4) 및 제4 전극(CTE2_4)과 동일층에 배치될 수 있다. 즉, 전극 패턴(TEL_4), 제3 전극(CTE1_4) 및 제4 전극(CTE2_4)은 동시에 형성될 수 있으며, 동일한 물질을 포함할 수 있다.
이에 따라, 상술한 실시예들과 달리, 제3 전극(CTE1_4)과 제4 전극(CTE2_4)의 사이에는 별도의 절연층(예컨대, 도 7의 제2 절연층(INS2))이 배치되지 않을 수 있다.
전극 패턴(TEL_4)은 각 화소 영역들(PA1, PA2, PA3) 중 제3 전극(CTE1_4) 및 제4 전극(CTE2_4)과 중첩하지 않는 영역에 배치될 수 있다.
각 화소 영역들(PA1, PA2, PA3)에 배치된 전극 패턴(TEL_4)은 일체로 형성되어 서로 연결될 수 있으나 이에 한정되는 것은 아니고, 각 화소 영역들(PA1, PA2, PA3)에 개별적으로 형성될 수 있다.
한편, 도 19b에 도시된 바와 같이, 각 화소들(PXL_4a)의 경계를 따라 격벽(PW)이 배치될 수 있고, 전극 패턴(TEL_4a)은 격벽(PW)의 상부에 배치될 수 있다. 구체적으로 전극 패턴(TEL_4a)은 격벽(PW) 및 제3 절연층(INS3) 사이에 배치될 수 있다.
도 20은 또 다른 실시예에 따른 화소들의 평면도이다. 도 21a 및 도 21b는 다양한 실시예들에 따른 화소의 단면도들로, 도 20의 F-F' 선에 대응되는 단면도들이다. 도 22는 또 다른 실시예에 따른 화소들의 평면도이다.
도 20 내지 도 22의 실시예는 도 5 내지 도 7의 실시예와 비교하여, 전극 패턴(TEL_5)이 제1 전극(RFE1) 및 제2 전극(RFE2)과 동일층에 배치되는 점에서 차이가 있다.
도 20 내지 도 22를 참조하면, 각 화소들(PXL_5)은 전극 패턴(TEL_5)을 포함할 수 있다. 전극 패턴(TEL_5)은 제1 전극(RFE1) 및 제2 전극(RFE2)과 동일한 층에 배치될 수 있다.
전극 패턴(TEL_5)은 제1 전극(RFE1) 및 제2 전극(RFE2)과 동시에 형성될 수 있다. 예를 들어, 기판(SUB) 상에 베이스 금속층이 형성되고, 베이스 금속층을 패터닝하여 제1 전극(RFE1), 제2 전극(RFE2) 및 전극 패턴(TEL_5)이 동시에 형성될 수 있다.
또한, 전극 패턴(TEL_5)은 제1 전극(RFE1) 및 제2 전극(RFE2)과 동일한 물질을 포함할 수 있다. 즉, 전극 패턴(TEL_5)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다. 이에 따라, 전극 패턴(TEL_5)은 외부에서 전극 패턴(TEL_5)으로 입사된 광을 반사하여 외부로 출사시킬 수 있고, 표시 장치의 전면에 위치하는 대상의 이미지를 반사시키는 미러 기능을 제공할 수 있다.
전극 패턴(TEL_5)은 각 화소 영역들(PA1, PA2, PA3) 중 제1 전극(RFE1) 및 제2 전극(RFE2)과 중첩하지 않는 영역에 배치될 수 있다. 또한, 전극 패턴(TEL_5)은 제3 전극(CTE1) 및 제4 전극(CTE2)과도 중첩하지 않을 수 있다.
각 화소 영역들(PA1, PA2, PA3)에 배치된 전극 패턴(TEL_5)은 각 화소 영역들(PA1, PA2, PA3)에 개별적으로 형성될 수 있다. 전극 패턴(TEL_5)들 사이에는 인접한 전극 패턴(TEL_5)들을 연결하는 연결 패턴들(BRL1_5, BRL2_5)이 형성될 수 있다. 연결 패턴들(BRL1_5, BRL2_5)은 제3 전극(CTE1) 및 제4 전극(CTE2) 중 어느 하나의 전극과 동일한 층에 형성될 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 21b에 도시된 바와 같이, 각 화소들(PXL_5a)의 경계를 따라 격벽(PW)이 배치될 수 있고, 전극 패턴(TEL_5a)은 격벽(PW)의 하부에 배치될 수 있다. 구체적으로 전극 패턴(TEL_5a)은 제2 절연층(INS2) 및 기판(SUB) 사이에 배치될 수 있다.
한편, 각 화소들(PXL_5)은 각 화소 영역들(PA1, PA2, PA3)의 일부 영역에 형성된 제1 더미 패턴(DMP1)(또는, 제1 더미 전극)을 더 포함할 수 있다. 또한, 도 22에 도시된 바와 같이, 각 화소들(PXL_5b)은 각 화소들(PXL_5b)의 경계 부분에 위치하는 제2 더미 패턴(DMP2)(또는, 제2 더미 전극)을 더 포함할 수 있다.
제1 더미 패턴(DMP1) 및 제2 더미 패턴(DMP2)은 전극 패턴(TEL_5)과 동일층에 배치될 수 있고, 동시에 형성될 수 있다. 제1 더미 패턴(DMP1) 및 제2 더미 패턴(DMP2)은 전극 패턴(TEL_5)과 전기적으로 분리될 수 있다. 제1 더미 패턴(DMP1) 및 제2 더미 패턴(DMP2)은 플로팅 상태의 전극일 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제1 더미 패턴(DMP1) 및 제2 더미 패턴(DMP2)에는 전극 패턴(TEL_5)과 다른 전압 또는 신호가 인가될 수도 있다. 또한, 제1 더미 패턴(DMP1) 및 제2 더미 패턴(DMP2) 각각에 서로 다른 전압 또는 신호가 인가될 수도 있다.
제1 더미 패턴(DMP1) 및 제2 더미 패턴(DMP2)은 전극 패턴(TEL_5)과 화소들(PXL_5)의 전극 배선들 사이에 과도하게 발생할 수 있는 기생 정전용량 값을 감소시킬 수 있으며, 기생 정전용량에 의한 터치 센서의 노이즈 현상이 저감될 수 있다.
또한, 제1 더미 패턴(DMP1) 및 제2 더미 패턴(DMP2)은 전극 패턴(TEL_5)과 같이 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다. 이에 따라, 제1 더미 패턴(DMP1) 및 제2 더미 패턴(DMP2)은 표시 장치의 전면에 위치하는 대상의 이미지를 반사시키는 미러 기능을 제공할 수 있다.
도 23은 또 다른 실시예에 따른 화소들의 평면도이다. 도 24a 및 도 24b는 다양한 실시예들에 따른 화소의 단면도들로, 도 23의 G-G' 선에 대응되는 단면도들이다.
도 23 내지 도 24b의 실시예는 도 5 내지 도 7의 실시예와 비교하여, 제1 전극(RFE1) 및 제3 전극(CTE1) 사이에 배치되는 차폐 전극(SML)을 더 포함하고, 전극 패턴(TEL_6)은 차폐 전극(SML)과 동일층에 배치되는 점에서 차이가 있다.
도 23 내지 도 24b를 참조하면, 각 화소들(PXL_6)은 차폐 전극(SML) 및 전극 패턴(TEL_6)을 포함할 수 있다. 차폐 전극(SML)은 제1 전극(RFE1) 및 제3 전극(CTE1) 사이에 배치될 수 있고, 전극 패턴(TEL_6)은 차폐 전극(SML)과 동일한 층에 배치될 수 있다. 전극 패턴(TEL_6)은 차폐 전극(SML)과 동시에 형성될 수 있으며, 동일한 물질을 포함할 수 있다.
예를 들어, 제1 절연층(INS1) 상에는 각 발광 소자(LD)들이 정렬되는 영역을 둘러싸도록 베이스 차폐 전극층이 형성될 수 있고, 발광 소자(LD)들이 정렬된 뒤, 베이스 차폐 전극층을 패터닝하여 전극 패턴(TEL_6)을 형성할 수 있다.
전극 패턴(TEL_6)은 각 화소 영역들(PA1, PA2, PA3) 중 제3 전극(CTE1) 및 제4 전극(CTE2)과 중첩하지 않는 영역에 배치될 수 있으며, 제3 전극(CTE1) 및 제4 전극(CTE2)과 전기적으로 분리될 수 있다.
각 화소 영역들(PA1, PA2, PA3)에 배치된 전극 패턴(TEL_6)은 각 화소 영역들(PA1, PA2, PA3)에 개별적으로 형성될 수 있다. 전극 패턴(TEL_6)들 사이에는 인접한 전극 패턴(TEL_6)들을 연결하는 연결 패턴들(BRL1_6, BRL2_6)이 형성될 수 있다. 연결 패턴들(BRL1_6, BRL2_6)은 제3 전극(CTE1) 및 제4 전극(CTE2) 중 어느 하나의 전극과 동일한 층에 형성될 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 24b에 도시된 바와 같이, 각 화소들(PXL_6a)의 경계를 따라 격벽(PW)이 배치될 수 있고, 전극 패턴(TEL_6a)은 격벽(PW)의 하부에 배치될 수 있다. 구체적으로 전극 패턴(TEL_6a)은 격벽(PW) 및 제2 절연층(INS2) 사이에 배치될 수 있다.
도 25는 또 다른 실시예에 따른 표시 장치의 평면도이다. 도 26a 및 도 26b는 다양한 실시예들에 따른 화소의 단면도들로, 도 25의 H-H' 선에 대응되는 단면도들이다.
도 25 내지 도 26b의 실시예는 도 23 내지 도 24b의 실시예와 비교하여 차폐 전극(SML)과 전극 패턴(TEL_7)이 일체로 형성되고, 제3 전극(CTE1)과 전극 패턴(TEL_7)을 절연하는 절연 패턴(INSP)을 더 포함하는 점에서 차이가 있다.
도 25 내지 도 26b를 참조하면, 각 화소들(PXL_7)은 전극 패턴(TEL_7) 및 절연 패턴(INSP)을 포함할 수 있다.
전극 패턴(TEL_7)은 제1 전극(RFE1) 및 제3 전극(CTE1)의 사이에 배치될 수 있고, 발광 소자(LD)들이 정렬되는 영역을 둘러싸도록 형성될 수 있다. 발광 소자(LD)들을 배치하는 과정에서, 전극 패턴(TEL_7)은 플로팅 상태일 수 있다. 즉, 전극 패턴(TEL_7)은 차폐 전극(SML)으로 기능할 수 있고, 발광 소자(LD)들이 제1 전극(RFE1) 및 제2 전극(RFE2) 사이에 안정적으로 정렬될 수 있도록 할 수 있다.
각 화소 영역들(PA1, PA2, PA3)에 배치된 전극 패턴(TEL_7)은 각 화소 영역들(PA1, PA2, PA3)에 개별적으로 형성될 수 있다. 전극 패턴(TEL_7)들 사이에는 인접한 전극 패턴(TEL_7)들을 연결하는 연결 패턴들(BRL1_7, BRL2_7)이 형성될 수 있다. 연결 패턴들(BRL1_7, BRL2_7)은 제3 전극(CTE1) 및 제4 전극(CTE2) 중 어느 하나의 전극과 동일한 층에 형성될 수 있으나 이에 한정되는 것은 아니다.
또한, 전극 패턴(TEL_7)의 배치가 이에 한정되는 것은 아니고, 각 화소 영역들(PA1, PA2, PA3)에 배치된 전극 패턴(TEL_7)은 일체로 형성되어 서로 연결될 수도 있다.
한편, 도 26b에 도시된 바와 같이, 각 화소들(PXL_7a)의 경계를 따라 격벽(PW)이 배치될 수 있고, 전극 패턴(TEL_7a)은 격벽(PW)의 하부에 배치될 수 있다. 구체적으로 전극 패턴(TEL_7a)은 격벽(PW) 및 제2 절연층(INS2) 사이에 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11: 제1 반도체층 12: 활성층
13: 제2 반도체층 14: 절연 피막
15: 전극층 1000: 표시 장치
SUB: 기판 PXL: 화소들
RFE1: 제1 전극 RFE2: 제2 전극
CTE1: 제3 전극 CTE4: 제4 전극
LD: 발광 소자 INS1: 제1 절연층
INS2: 제2 절연층 INS3: 제3 절연층
PW: 격벽 TEL: 전극 패턴
TE1~TE4: 제1 내지 제4 감지 전극부
TL: 터치 감지 라인 TSC: 터치 감지 제어부
TL1: 제1 터치 감지 라인 TL2: 제2 터치 감지 라인
BE1: 제1 연결 라인 BE2: 제2 연결 라인
TES1: 제1 감지 전극열 TES2: 제2 감지 전극열
DMP1: 제1 더미 패턴 DMP2: 제2 더미 패턴
SML: 차폐 전극

Claims (22)

  1. 복수의 화소 영역들을 포함하는 기판; 및
    상기 복수의 화소 영역들에 각각 배치된 화소를 포함하되,
    상기 화소는,
    상기 기판 상에 제공되고, 동일층에 배치된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자;
    상기 제1 전극 및 상기 발광 소자의 일 단부를 전기적으로 연결하는 제3 전극;
    상기 제2 전극 및 상기 발광 소자의 타 단부를 전기적으로 연결하는 제4 전극; 및
    상기 제3 전극 및 상기 제4 전극 중 하나와 동일층에 배치되는 전극 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 전극 패턴은 상기 제3 전극과 동일층에 배치되고, 상기 제3 전극과 전기적으로 절연되는 표시 장치.
  3. 제1 항에 있어서,
    상기 전극 패턴은 상기 제4 전극과 동일층에 배치되고, 상기 제4 전극과 전기적으로 절연되며,
    상기 전극 패턴은 상기 제3 전극의 적어도 일부와 중첩하는 표시 장치.
  4. 제1 항에 있어서,
    상기 전극 패턴과 전기적으로 연결된 입력 감지 제어부를 더 포함하되,
    상기 전극 패턴은 입력 감지 전극이며,
    상기 입력 감지 제어부는 상기 전극 패턴으로부터 제공되는 신호에 기초하여 외부로부터의 입력을 감지하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 전극 및 상기 제2 전극의 적어도 일부를 덮고, 상기 발광 소자 및 상기 기판 사이에 배치되는 제1 절연층을 더 포함하되,
    상기 제1 절연층은 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부 및 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부를 포함하고,
    상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극과 접촉하며, 상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극과 접촉하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제3 전극을 덮는 제2 절연층을 더 포함하되,
    상기 전극 패턴은 상기 제4 전극과 동일층에 배치되고, 상기 제2 절연층 상에 배치되는 표시 장치.
  7. 제5 항에 있어서,
    상기 제3 전극을 덮는 제2 절연층을 더 포함하되,
    상기 전극 패턴은 상기 제3 전극과 동일 층에 배치되고, 상기 제1 절연층 및 상기 제2 절연층 사이에 배치되는 표시 장치.
  8. 제5 항에 있어서,
    상기 전극 패턴은 상호 이격하는 제1 전극 패턴 및 제2 전극 패턴을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전극 패턴 및 상기 제2 전극 패턴을 전기적으로 연결하는 연결 패턴을 더 포함하고,
    상기 연결 패턴은 상기 제3 전극 및 상기 제4 전극 중 하나와 동일층에 배치되고, 상기 제1 전극 패턴 및 상기 제2 전극 패턴과 다른 층에 배치되는 표시 장치.
  10. 제9 항에 있어서,
    상기 복수의 화소 영역들의 경계를 따라 상기 기판 상에 배치된 격벽을 더 포함하되,
    상기 연결 패턴은 상기 격벽 상에 배치되는 표시 장치.
  11. 제9 항에 있어서,
    상기 복수의 화소 영역들의 경계를 따라 상기 기판 상에 배치된 격벽을 더 포함하되,
    상기 연결 패턴은 상기 제1 절연층 및 상기 격벽 사이에 배치되는 표시 장치.
  12. 제9 항에 있어서,
    상기 제3 전극을 덮는 제2 절연층을 더 포함하되,
    상기 제2 절연층은 상기 연결 패턴과 중첩하여 형성된 제1 컨택부 및 제2 컨택부를 포함하고,
    상기 전극 패턴은 상기 제1 컨택부 및 상기 제2 컨택부를 통해 상기 연결 패턴과 연결되는 표시 장치.
  13. 제5 항에 있어서,
    상기 제3 전극 및 상기 제4 전극을 덮는 제2 절연층을 더 포함하되,
    상기 제3 전극 및 상기 제4 전극은 동일층에 배치되고,
    상기 전극 패턴은 상기 제1 절연층 및 상기 제2 절연층 사이에 배치되는 표시 장치.
  14. 제13 항에 있어서,
    상기 복수의 화소 영역들의 경계를 따라 상기 기판 상에 배치된 격벽을 더 포함하되,
    상기 전극 패턴은 상기 격벽 및 상기 제2 절연층 사이에 배치되는 표시 장치.
  15. 제4 항에 있어서,
    상기 전극 패턴은 평면상 창문 형상(window shape)으로 배치되는 표시 장치.
  16. 복수의 화소 영역들을 포함하는 기판;
    상기 복수의 화소 영역들에 각각 배치된 화소; 및
    입력 감지 제어부를 포함하되,
    상기 화소는,
    상기 기판 상에 제공되고, 동일층에 배치된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자; 및
    상기 제1 전극 및 상기 제2 전극과 동일층에 배치된 감지 전극을 포함하고,
    상기 입력 감지 제어부는 상기 감지 전극과 전기적으로 연결되어, 상기 감지 전극으로부터 제공되는 신호에 기초하여 외부로부터의 입력을 감지하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전극 및 상기 제2 전극의 적어도 일부를 덮고, 상기 발광 소자 및 상기 기판 사이에 배치되는 제1 절연층;
    상기 제1 전극 상에 배치되고 상기 발광 소자의 일 단부와 접촉하는 제3 전극; 및
    상기 제2 전극 상에 배치되고, 상기 발광 소자의 타 단부와 접촉하는 제4 전극을 더 포함하되,
    상기 제1 절연층은 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부 및 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부를 포함하고,
    상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극과 접촉하며, 상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극과 접촉하는 표시 장치.
  18. 제16 항에 있어서,
    상기 감지 전극은 제1 반사율을 갖는 금속을 포함하고,
    상기 감지 전극은 외부로부터 입사된 광을 반사하여 다시 외부로 출사시키는 표시 장치.
  19. 제16 항에 있어서,
    상기 제1 전극 및 상기 제2 전극과 동일층에 배치된 더미 전극을 더 포함하되,
    상기 더미 전극은 상기 감지 전극과 전기적으로 분리되는 표시 장치.
  20. 복수의 화소 영역들을 포함하는 기판;
    상기 복수의 화소 영역들에 각각 배치된 화소; 및
    입력 감지 제어부를 포함하되,
    상기 화소는,
    상기 기판 상에 제공되고, 동일층에 배치된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자;
    상기 제1 전극 및 상기 발광 소자의 일 단부를 전기적으로 연결하는 제3 전극;
    상기 제2 전극 및 상기 발광 소자의 타 단부를 전기적으로 연결하는 제4 전극;
    상기 제1 전극 및 상기 제3 전극 사이에 배치된 차폐 전극; 및
    상기 차폐 전극과 동일층에 배치되는 감지 전극을 포함하고,
    상기 입력 감지 제어부는 상기 감지 전극과 전기적으로 연결되어, 상기 감지 전극으로부터 제공되는 신호에 기초하여 외부로부터의 입력을 감지하는 표시 장치.
  21. 제20 항에 있어서,
    상기 차폐 전극 및 상기 감지 전극은 서로 이격 배치되고, 전기적으로 분리되는 표시 장치.
  22. 제20 항에 있어서,
    상기 차폐 전극 및 상기 제3 전극 사이에 배치된 절연 패턴을 더 포함하되,
    상기 차폐 전극은 상기 절연 패턴에 의해 상기 제3 전극과 전기적으로 분리되고,
    상기 차폐 전극과 상기 감지 전극은 일체로 형성되는 표시 장치.
KR1020190142706A 2019-11-08 2019-11-08 표시 장치 KR102680089B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190142706A KR102680089B1 (ko) 2019-11-08 2019-11-08 표시 장치
US17/774,697 US20220393070A1 (en) 2019-11-08 2020-09-08 Display device
CN202080075883.6A CN114631190A (zh) 2019-11-08 2020-09-08 显示装置
PCT/KR2020/012124 WO2021091065A1 (ko) 2019-11-08 2020-09-08 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190142706A KR102680089B1 (ko) 2019-11-08 2019-11-08 표시 장치

Publications (2)

Publication Number Publication Date
KR20210056481A KR20210056481A (ko) 2021-05-20
KR102680089B1 true KR102680089B1 (ko) 2024-07-03

Family

ID=75848892

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190142706A KR102680089B1 (ko) 2019-11-08 2019-11-08 표시 장치

Country Status (4)

Country Link
US (1) US20220393070A1 (ko)
KR (1) KR102680089B1 (ko)
CN (1) CN114631190A (ko)
WO (1) WO2021091065A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220007830A (ko) * 2020-07-10 2022-01-19 삼성디스플레이 주식회사 회로 기판 및 이를 포함하는 표시 장치
WO2024089110A1 (en) * 2022-10-25 2024-05-02 Motherson Innovations Company Ltd. Light emitting device, motor vehicle component, motor vehicle and method to manufacture a light emitting device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102521944B1 (ko) * 2015-10-02 2023-04-18 삼성디스플레이 주식회사 머리 탑재형 표시 장치 및 이의 제조 방법
KR102562627B1 (ko) * 2016-03-21 2023-08-03 삼성디스플레이 주식회사 디스플레이 장치
JP6938119B2 (ja) * 2016-06-28 2021-09-22 株式会社ジャパンディスプレイ 入力機能付き透明ディスプレイ
KR20180051692A (ko) * 2016-11-07 2018-05-17 삼성디스플레이 주식회사 지문 센서, 표시 장치 및 표시 장치의 제조 방법
KR102587215B1 (ko) * 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102390995B1 (ko) * 2017-04-28 2022-04-27 삼성디스플레이 주식회사 표시 장치 및 이의 제조방법
KR102413058B1 (ko) * 2017-10-16 2022-06-27 삼성디스플레이 주식회사 표시 장치
KR102493479B1 (ko) * 2018-02-06 2023-02-01 삼성디스플레이 주식회사 표시 장치의 제조 방법
KR102503168B1 (ko) * 2018-02-08 2023-02-27 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR102503172B1 (ko) * 2018-02-13 2023-02-27 삼성디스플레이 주식회사 표시 장치
KR102299992B1 (ko) * 2018-04-25 2021-09-10 삼성디스플레이 주식회사 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법

Also Published As

Publication number Publication date
US20220393070A1 (en) 2022-12-08
CN114631190A (zh) 2022-06-14
KR20210056481A (ko) 2021-05-20
WO2021091065A1 (ko) 2021-05-14

Similar Documents

Publication Publication Date Title
JP7522155B2 (ja) 発光装置、及びこれを備えた表示装置
KR102673078B1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
KR102591056B1 (ko) 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR102666834B1 (ko) 표시 장치 및 이의 제조 방법
KR102657126B1 (ko) 발광 장치 및 이를 구비한 표시 장치
KR102600602B1 (ko) 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR102657129B1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
CN112913021B (zh) 显示设备
KR20200034896A (ko) 표시 장치 및 그의 제조 방법
KR20210057891A (ko) 표시 장치 및 그의 제조 방법
KR102705346B1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
KR20200145966A (ko) 표시 장치 및 그의 제조 방법
CN112543999A (zh) 显示装置及其制造方法
KR102663635B1 (ko) 발광 장치 및 이를 구비하는 표시 장치
KR20220067647A (ko) 표시 장치
JP2022502712A (ja) 発光装置、その製造方法、及びこれを備えた表示装置
KR20200037911A (ko) 표시 장치 및 그의 제조 방법
CN114429973A (zh) 显示装置
KR102680089B1 (ko) 표시 장치
KR102684757B1 (ko) 표시 장치
CN113498552A (zh) 显示装置
CN114080687A (zh) 显示装置
KR20210116833A (ko) 표시 장치 및 그의 제조 방법
KR20220143225A (ko) 화소 및 이를 구비한 표시 장치
KR102668651B1 (ko) 표시 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right