KR102662501B1 - 인터포저 없는 스택 다이 상호접속 - Google Patents

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글렌 오룩크
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Abstract

다이 대 다이 상호접속을 위해 인터커넥트 다이(106)를 구비한 반도체 어셈블리, IC 패키지(100), 제조 방법, 및 IC 패키지 내의 신호 라우팅 방법을 제공하는 기술이 설명된다. 일 구현예에 있어서, 다이간 접속부(108)에 의해 제1 집적 회로(IC) 다이(102) 및 제2 IC 다이(102)에 결합되는 제1 인터커넥트 다이(106)를 포함하는 반도체 어셈블리가 제공된다. 제1 인터커넥트 다이는 IC 다이들 사이에 신호 전송 경로를 제공하는 솔리드 스테이트 회로(122)를 포함한다.

Description

인터포저 없는 스택 다이 상호접속
본 개시내용의 예들은 개괄적으로 반도체 디바이스에 관한 것이며, 구체적으로는 칩 패키지 내의 다이 대 다이(die-to-die) 상호접속을 위해 인터커넥트 다이를 구비한 반도체 어셈블리에 관한 것이다.
집적 회로(IC) 아키텍처는 각각의 기능이 별개의 IC 다이 또는 칩 스케일 패키지(CSP)에 의해 수행되는 단일 패키지에 다수의 이종 기능을 포함하도록 발전하였다. 이러한 아키텍처는 시스템-인-패키지(SiP)라고도 불린다. 한 유형의 SiP 아키텍처는 다수의 IC 다이를 인터포저에 장착한 다음에 그 인터포저가 패키지 기판에 장착되는 것을 수반한다. 인터포저는 상부 표면 및 하부 표면 상의 금속화층을 접속시키는, 실리콘 관통 비아(through-silicon vias, TSV)라고도 하는 다이 관통 비아(through-die vias)를 포함한다. 금속화층은 다수의 IC 다이들 사이에 그리고 다수의 IC 다이 각각과 패키지 기판 사이에 전기 신호를 전달하는데 사용된다. 이 유형의 SiP 아키텍처는 2.5 차원(2.5D) 패키지라고도 불린다. 그러나, SiP 패키지에 2.5D 아키텍처를 사용하면 별도의 인터포저를 설계, 제조 및 테스트해야 하므로 비용이 크게 증가한다.
다이 대 다이 상호접속을 위해 인터커넥트 다이를 구비한 반도체 어셈블리, IC 패키지, 제조 방법, 및 IC 패키지 내의 신호 라우팅 방법을 제공하는 기술이 설명된다. 일 구현예에 있어서, 본체의 양면(opposite sides) 상에 규정된 제1 표면 및 제2 표면을 갖는 본체를 포함하는 인터커넥트 다이가 제공된다. 제1 복수의 전도성 패드 및 제2 복수의 도전성 패드가 본체의 제1 표면 상에 형성된다. 제2 복수의 전도성 패드는, 분리된 집적 회로(IC) 다이들을, IC 다이들과 인터커넥트 다이 사이에 신호를 통과시키는 전기적 다이간 접속부를 통해 인터커넥트 다이와 물리적 그리고 전기적으로 접속시키도록 구성된 방향으로 그룹화되어 제1 복수의 전도성 패드로부터 물리적으로 이격된다. 본체는 제2 복수의 전도성 패드 중 선택된 하나와의 접속을 위해 제1 복수의 전도성 패드 중 하나를 선택하도록 동작 가능한 솔리드 스테이트 회로를 포함하는 인터커넥트 회로를 포함한다.
선택적으로, 솔리드 스테이트 회로는, 인터커넥트 다이를 통해 데이터를 파이프라이닝 하는 것, 및 인터커넥트 다이 상에 프로그래밍 가능한 점 대 점 네트워크를 형성하는 것, 중 적어도 하나를 하도록 동작 가능한 프로그래밍 가능 소자를 포함할 수 있다.
선택적으로, 인터커넥트 다이는 전기적 다이간 접속부를 통해 제1 복수의 전도성 패드와 결합된 제1 IC 다이와, 전기적 다이간 접속부를 통해 제2 복수의 도전성 패드와 결합된 제2 IC 다이를 더 포함할 수 있다. 제1 및 제2 IC 다이는 동일한 유형의 다이가 아닐 수도 있다.
선택적으로, 본체는 제1 표면과 제2 표면 사이에 규정된 250 마이크론 미만의 두께를 포함할 수 있다.
선택적으로, 인터커넥트 다이는 본체의 제1 표면 상에 형성된 제3 복수의 전도성 패드를 포함하고, 제3 복수의 전도성 패드는, 하나 이상의 분리된 집적 회로(IC) 다이들을, IC 다이들과 인터커넥트 다이 사이에 신호를 통과시키는 전기적 다이간 접속부를 통해 인터커넥트 다이와 물리적 그리고 전기적으로 접속시키도록 구성된 방향으로 그룹화되어 제1 및 제2 복수의 전도성 패드로부터 물리적으로 이격된다. 인터커넥트 회로는 제3 복수의 전도성 패드 중 선택된 하나와의 접속을 위해 제1 또는 제2 복수의 전도성 패드 중 하나를 선택하도록 동작 가능할 수 있다.
선택적으로, 인터커넥트 다이는 본체의 제1 표면과 제2 표면 사이에 연장되는 복수의 비아를 더 포함할 수 있으며, 비아는 하나 이상의 제2 개별 영역으로부터 분리되고 구별된 하나 이상의 제1 개별 영역에 배열된다. 복수의 전도성 패드는 하나 이상의 제2 개별 영역 내에 한정된 솔리드 스테이트 회로에 선택적으로 결합되며, 본체의 제1 표면과 제2 표면 사이에 연장되는 비아는 하나 이상의 제2 개별 영역에 존재하지 않는다.
선택적으로, 비아는 전력을 전송하도록 구성될 수 있다.
선택적으로, 인터커넥트 다이는 IC 다이 중 적어도 하나의 계획 면적(plan area)보다 작은 계획 면적을 가질 수 있다.
선택적으로, 솔리드 스테이트 회로는 메모리 디바이스, 로직 디바이스, 광 신호 전송 디바이스, 및 MEMS 디바이스 중 적어도 하나 이상을 포함할 수 있다.
다른 구현예에 있어서, 다이간 접속부에 의해 제1 집적 회로(IC) 다이 및 제2 IC 다이에 결합되는 제1 인터커넥트 다이를 포함하는 반도체 어셈블리가 제공된다. 제1 인터커넥트 다이는 IC 다이들 사이에 신호 전송 경로를 제공하는 솔리드 스테이트 회로를 포함한다.
선택적으로, 반도체 어셈블리는 제1 IC 다이로부터 연장되는 복수의 전도성 기둥부(pillar) 및 전도성 기둥부의 말단부와 실질적으로 동일 평면인 표면을 더 포함할 수 있다.
선택적으로, 전도성 기둥부는 제1 IC 다이로부터 약 60 내지 80 ㎛까지 연장될 수 있다.
선택적으로, 반도체 어셈블리는 다이간 접속부에 의해 IC 다이 중 적어도 하나에 결합된 제2 인터커넥트 다이를 더 포함할 수 있다.
선택적으로, 제1 인터커넥트 다이는 솔리드 스테이트 회로에 결합된 메모리를 더 포함할 수 있다.
선택적으로, 제1 인터커넥트 다이의 솔리드 스테이트 회로는, 인터커넥트 다이를 통해 데이터를 파이프라이닝 하는 것, 및 제1 인터커넥트 다이 상에 프로그래밍 가능한 점 대 점 네트워크를 형성하는 것, 중 적어도 하나를 하도록 동작 가능한 프로그래밍 가능 소자를 포함할 수 있다.
선택적으로, 반도체 어셈블리는 복수의 전기적 상호접속부에 의해 IC 다이에 결합된 패키지 기판을 더 포함할 수 있으며, 패키지 기판은 복수의 전기적 상호접속부에 의해 제1 인터커넥트 다이에 결합된다.
선택적으로, 제1 인터커넥트 다이는 250 마이크론 미만의 두께를 포함할 수 있다.
선택적으로, 제1 인터커넥트 다이는 IC 다이 중 적어도 하나의 계획 면적보다 작은 계획 면적을 가질 수 있다.
선택적으로, 반도체 어셈블리는 다이간 접속부에 의해 제1 인터커넥트 다이에 결합된 적어도 제3 IC 다이를 더 포함할 수 있고, 솔리드 스테이트 회로는 제1 인터커넥트 다이를 통해 제1, 제2 및 적어도 제3 IC 다이 사이에 프로그래밍 가능한 점 대 점 신호 전송 경로를 제공하도록 구성된다.
선택적으로, 제1 인터커넥트 다이는 80 마이크론 미만의 두께를 더 포함할 수 있다.
다른 구현예에 있어서, 집적 회로(IC) 패키지가 제공된다. IC 패키지는 패키지 기판, 제1 인터커넥트 다이, 및 제1 집적 회로(IC) 다이와 제2 IC 다이를 포함한다. 제1 인터커넥트 다이는 다이간 접속부에 의해 IC 다이에 결합된다. 패키지 기판은 복수의 전기적 상호접속부에 의해 IC 다이 및 제1 인터커넥트 다이에 결합된다.
다른 구현예에 있어서, 반도체 어셈블리를 제조하는 방법이 제공된다. 방법은, 적어도 2개의 집적 회로(IC) 다이를 캐리어 기판에 고정시키는 단계로서, IC 다이는 그로부터 연장되는 복수의 전도성 기둥부를 갖는 것인, 고정 단계와, 인터커넥트 다이를 IC 다이에 접속시키는 단계로서, 인터커넥트 다이와 IC 다이들 사이의 접속은 그 사이에 신호를 전송하기에 적절한 것인 접속 단계와, 인터커넥트 다이와 IC 다이를 오버몰드로 덮는 단계와, 오버몰드와 인터커넥트 다이의 일부를 제거하여 전도성 기둥부를 노출시키는 단계와, 전도성 기둥부와 인터커넥트 다이 상에 전기적 상호접속부를 형성하는 단계와, 캐리어 기판을 제거하는 단계와, 전기적 상호접속부를 사용하여 인터커넥트 다이와 IC 다이를 패키지 기판에 접속시키는 단계를 포함한다.
또 다른 구현예에 있어서, IC 패키지에서 신호를 라우팅하는 방법이 제공된다. 방법은, 제1 집적 회로(IC) 다이로부터의 신호를, 다이간 접속부에 의해 IC 다이에 직접 결합된 제1 인터커넥트 다이를 통해 제2 IC 다이에 전송하는 단계와, 전기적 상호접속부를 통해, IC 다이에 의해 패키지 기판에 직접 결합된 제1 인터커넥트 다이 사이에 신호를 전송하는 단계를 포함한다.
이들 양태 및 다른 양태는 다음의 상세한 설명을 참조하여 이해될 수 있다.
전술한 특징들을 자세하게 이해할 수 있도록 하기 위해, 위에서 간략히 요약한 것에 대해, 예시적인 구현예를 참조하여 보다 구체적으로 설명할 수 있으며, 그 중 일부는 첨부 도면에 도시되어 있다. 그러나, 첨부 도면은 전형적인 구현예를 도시할 뿐이기 때문에, 범위를 제한하는 것으로 간주되어서는 안 된다
도 1은 적어도 2개의 다이를 결합하는 인터커넥트 다이를 구비한 집적 회로(IC) 패키지의 일례의 개략적인 단면도이다.
도 2는 도 1에 도시한, 다이를 결합하는 인터커넥트 다이의 일부를 확대한 개략적 부분 단면도이다.
도 3a 내지 도 3j는 반도체 어셈블리, 궁극적으로는 IC 패키지를 제조하는 공정의 일례를 나타내는 단순화한 개략적 단면도이다.
도 4 내지 도 6은 적어도 2개의 다이를 결합하는 적어도 하나의 인터커넥트 다이를 구비한 IC 패키지의 상이한 구현예를 단순화한 개략적 평면도이다.
도 7은 프로그래밍 가능 소자를 구비한 인터커넥트 다이의 일 구현예의 개략도이다.
도 8은 도 7의 구현예에 도시한 프로그래밍 가능 소자의 기능 구현의 일 실시형태의 개략도이다.
도 9는 프로그래밍 가능 소자를 구비한 인터커넥트 다이의 다른 구현예의 개략도이다.
도 10은 도 9의 구현예에 도시한 프로그래밍 가능 소자의 기능 구현의 일 실시형태의 개략도이다.
도 11은 도 10에 도시한 프로그래밍 가능 소자의 기능 구현을 위한 논리표이다.
도 12는 패키지 기판을 통해 직접 전력이 공급되는 인터커넥트 다이를 구비한 반도체 어셈블리의 일례의 개략적 단면도이다.
도 13은 다이를 통해 직접 전력이 공급되는 인터커넥트 다이를 구비한 반도체 어셈블리의 다른 예의 개략적 단면도이다.
도 14는 인터커넥트 다이를 구비한 칩 패키지에서의 전력 전달 스킴의 개략도이다.
이해를 용이하게 하기 위해, 가능하다면 도면에서 공통된 동일한 요소를 가리키는 데에 동일한 도면 부호를 사용하였다. 일례의 요소들이 다른 예들에 유리하게 포함될 수 있는 것이 고려된다.
이하 도면을 참조하여 다양한 특징에 대해 설명한다. 도면은 축척대로 도시되거나 도시되지 않을 수도 있고 유사한 구조 또는 기능의 요소는 도면 전체에 걸쳐 동일한 참조 번호로 표시된다는 것을 유의해야 한다. 도면은 특징의 설명을 용이하게 하기 위한 것임을 유의해야 한다. 도면은 청구하는 발명의 완전한 설명 또는 청구하는 발명의 범위에 대한 제한으로서 의도되지 않는다. 또한, 예시하는 실시형태는 보여주는 모든 양태 또는 이점을 가질 필요는 없다. 특정 실시형태와 관련하여 기술된 양태 또는 이점은 반드시 그 실시형태에 한정되지 않으며, 그렇게 예시하지 않거나 그렇게 명시적으로 기술하지 않더라도 기타 실시형태에서도 실시될 수 있다.
다이 대 다이 상호접속을 위해 인터커넥트 다이를 구비한 반도체 어셈블리, 집적 회로(IC) 패키지, 제조 방법, 및 IC 패키지 내의 신호 라우팅 방법을 제공하는 기술이 설명된다. 일례에 있어서, 반도체 어셈블리는 적어도 2개의 IC 다이를 전기적으로 접속시키도록 구성된 인터커넥트 다이를 포함한다. 인터커넥트 다이는 IC 다이 상의 다이간 컨택에 기계 및 전기적으로 결합하도록 구성된 회로를 포함한다. 일부 구현예에 있어서, 인터커넥트 다이의 회로는 프로그래밍 가능 소자 등의 솔리드 스테이트 회로 소자를 포함할 수 있다. 일부 구현예에 있어서, 인터커넥트 다이의 회로는 패키지 기판에 기계적 및 전기적으로 결합하도록 구성될 수 있다. 인터포저를 사용하는 종래의 설계와 비교하여 본 명세서에 기술된 구현예를 통해 실현될 수 있는 하나 이상의 이점은, 다이를 결합하는데 통상 필요한 면적의 감소, 프로그래밍 유연성의 향상, 인터커넥트 다이를 통한 신호의 파이프라이닝 능력, 와이어 길이 및 커패시턴스의 저감, 전력 감소, 공급 로지스틱스의 향상(다수의 현재의 FABS가 인터커넥트 다이를 제조하는데 사용될 수 있기 때문에), 내결함성 및 내고장성 향상을 포함한다.
도 1은 패키지 기판(104)에 장착되는 적어도 2개의 IC 다이(102)를 접속시키는 하나 이상의 인터커넥트 다이(106)를 구비한 집적 회로(IC) 패키지(100)의 일례를 도시하는 개략적 단면도이다. 임의 개의 IC 다이가 가용 면적에 따라 한정되게 이용될 수 있다고 고려되기 때문에, 2개의 인터커넥트 다이(106)에 의해 접속되는 3개의 IC 다이(102)가 도 1에 예로 도시되며, IC 다이 중 하나 이상은 하나 이상의 인터커넥트 다이를 사용하여 접속될 수 있다.
IC 다이(102)는 인터커넥트 다이(106)에 그리고 선택적으로 패키지 기판(104)에 장착된다. IC 다이(102)는 필드 프로그래머블 게이트 어레이(FPGA), 메모리 디바이스, 광학 디바이스, 프로세서 또는 다른 IC 로직 구조 등의 프로그래밍 가능한 로직 디바이스일 수 있다. 광학 디바이스는 포토디텍터, 레이저, 광학 소스 등을 포함한다.
IC 다이(102)는 솔더, 마이크로 범프, 또는 신호 전송에 적절한 기타 접속부 등의 복수의 전기적 다이간 접속부(108)에 의해 인터커넥트 다이(106)에 장착된다. IC 다이(102)는 또한 솔더, C4(controlled collapse chip connection) 범프, 또는 신호 전송에 적절한 기타 접속부 등의 복수의 전기적 상호접속부(110)에 의해 패키지 기판(104)의 상단 표면(112)에도 장착된다. 인터커넥트 다이(106)가 사이에 존재하기 때문에 IC 다이(102)와 패키지 기판(104) 간의 추가된 공간을 보상하기 위해, 전도성 기둥부(116)가 IC 다이(102)로부터 인터커넥트 다이(106)의 거리와 실질적으로 동일한 거리까지 연장되어 동일한 크기의 전기적 상호접속부(110)는 IC 다이(102)와 인터커넥트 다이(106) 둘 다를 패키지 기판(104)에 결합하는데 사용될 수 있다.
IC 패키지(100)가 전자 디바이스(도시 생략) 내에 장착된 후에 패키지 기판(104)의 하단 표면(114)을 인쇄 회로 기판(PCB) 보드(120)에 결합시키기 위해 솔더 볼(118) 또는 다른 배선 기술이 사용될 수 있다. 솔더 볼(118)과 PCB 보드(120) 둘 다는 도 1에 가상 선으로 도시되어 있다.
이러한 방식으로, 신호는 IC 패키지(100)를 통해 라우팅되어, 다음과 같은 기술들 중 적어도 하나 이상으로 IC 패키지(100)의 구성요소(즉, 다이(102, 106) 및 패키지 기판(104)) 간의 통신을 가능하게 할 수 있다. 예를 들어, 신호는 인터커넥트 다이(106) 중 하나를 통해 직접 IC 다이(102) 사이에서 교환될 수 있다. 신호는 패키지 기판(104)을 통해 직접 IC 다이(102) 사이에서 교환될 수 있다. 신호는 인터커넥트 다이(106)와 패키지 기판(104) 양쪽을 통해 IC 다이(102) 사이에서 교환될 수 있다. 신호는 인터커넥트 다이(106) 중 하나를 통해 IC 다이(102) 중 하나와 패키지 기판(104)(궁극적으로는 PCB 보드(120)) 사이에서 그리고/또는 패키지 기판(104)에 직접 교환될 수도 있다. 이에, 인터커넥트 다이(106)를 사용하면 종래의 2.5D와 3D IC 패키지에서 사용되는 인터포저의 필요성이 제거된다.
또한 IC 패키지(100)는 전기적 상호접속부(110) 사이의 공간을 충전하는 언더몰드(124)도 포함할 수 있다. 언더몰드(124)는 다이(102, 106)를 패키지 기판(104)에 기계적으로 고정시킨다. IC 패키지(100)는 전기적 다이간 접속부(108), 전도성 기둥부(116), 및 다이(102) 사이의 공간을 충전하는 오버몰드(122)도 포함할 수 있다. 언더몰드(124)와 오버몰드(122)는 에폭시 몰딩 화합물과 같은, 이러한 용도에 적합한 임의의 유형의 재료를 포함할 수 있다. 오버몰드(122)는 다이(102)를 인터커넥트 다이(106)에 기계적으로 고정시킨다.
도 2는 도 1에 도시한, 다이(102) 중 하나에 결합된 인터커넥트 다이(106)의 일부를 확대한 개략적 부분 단면도이다. 인터커넥트 다이(106)는 다이(106)의 제1 표면(204) 상에 배치된 복수의 전도성 패드(202)와, 다이(106)의 제2 표면(208) 상에 배치된 복수의 전도성 패드(206)를 포함하는 본체(290)를 갖는다. 전도성 패드(202)는 다이(102)와 인터커넥트 다이(106) 사이에 신호를 통과시키기 위한 전기적 다이간 접속부(108)와의 물리 및 전기적 접속에 사용된다. 전도성 패드(206)는 인터커넥트 다이(106)와 패키지 기판(104) 사이에 신호를 통과시키기 위한 전기적 상호접속부(110)와의 물리 및 전기적 접속에 사용된다.
인터커넥트 다이(106)의 본체(290)는 다이(106) 내에 인터커넥트 회로(214)를 형성하도록 제조되는 유전체층(212)과 복수의 전도성층(210)을 포함한다. 인터커넥트 다이(106)의 전도성층(210)과 유전체층(212)은 세라믹 기판, 유기 기판, 또는 반도체 기판 등의 기판 상에 형성될 수 있다. 일례로, 인터커넥트 회로(214)는 전통적 또는 기타 적절한 반도체 디바이스 또는 상호접속 처리 기술을 사용하여 실리콘 기판 상에 형성될 수 있다. 인터커넥트 회로(214)와 패드(206) 간의 접속은 당기술분야에 공지되어 있는 바와 같이, 비아, 또는 기타 적절한 기술을 사용하여 형성될 수 있다.
인터커넥트 회로(214)는, 다이를 상호접속하는 데에 인터포저를 사용하는 IC 패키지와 비교할 때, 와이어 길이 및 전체 커패시턴스가 크게 감소하고, 그에 따라 성능은 향상하면서 RC 부하 및 전력 소비를 줄일 수 있다. 구현예에 따라, 인터커넥트 회로(214)는 2개의 분리된 패드(202)를, 2개의 분리된 패드(206)를, 패드(202) 중 하나를 패드(206) 중 하나로, 또는 원하는 다른 조합을 접속시킬 수 있다. 일 구현예에 있어서, 인터커넥트 회로(214)는 다양한 패드(202, 206)를 접속시키는 배선만 구비하는 수동 회로일 수도 있다. 다른 구현예에 있어서, 인터커넥트 회로(214)는 레지스터, 커패시터, 인덕터, 정전기 방전 웰, 트랜스포머 등의 하나 이상의 수동 회로 소자를 포함할 수도 있다. 다른 구현예에 있어서, 인터커넥트 회로(214)는 하나 이상의 능동 회로 소자를 포함할 수도 있다. 다른 구현예에 있어서, 인터커넥트 회로(214)는 메모리 및/또는 로직 회로 중 하나 이상 등의 솔리드 스테이트 회로를 포함할 수도 있다. 또 다른 구현예에 있어서, 인터커넥트 회로(214)는 하나 이상의 MEMS 디바이스 또는 광신호 전송 소자를 포함할 수도 있다. 인터커넥트 회로(214)는 전술한 다양한 구현예 중 하나 이상으로부터의 하나 이상의 소자를 포함할 수도 있음이 고려된다. 인터커넥트 다이(106)의 제1 표면(204) 상에 배치된 복수의 전도성 패드(202)는, 개별 집적 회로(IC) 다이를, IC 다이와 인터커넥트 다이 사이에 신호를 통과시키는 전기적 다이간 접속부를 통해 인터커넥트 다이(106)와 물리적 그리고 전기적으로 접속시키기 위해 분리되고 물리적으로 이격된 그룹으로 배열될 수 있다. 예를 들어, 제1 복수의 전도성 패드(202)와 제2 복수의 도전성 패드(202)가 본체(290)의 제1 표면(204) 상에 형성될 수 있다. 제2 복수의 전도성 패드는, 분리된 집적 회로(IC) 다이(102)를, IC 다이(102)와 인터커넥트 다이(106) 사이에 신호를 통과시키는 전기적 다이간 접속부를 통해 인터커넥트 다이(106)와 물리적 그리고 전기적으로 접속시키도록 구성된 방향으로 그룹화되어 제1 복수의 전도성 패드로부터 물리적으로 이격된다.
선택적으로, 제3 복수의 전도성 패드(202)가 인터커넥트 다이(106)의 제1 표면(204) 상에 형성될 수도 있다. 제3 복수의 전도성 패드(202)는, 하나 이상의 분리된 집적 회로(IC) 다이(102)를, IC 다이(102)와 인터커넥트 다이(106) 사이에 신호를 통과시키는 전기적 다이간 접속부를 통해 인터커넥트 다이(106)와 물리적 그리고 전기적으로 접속시키도록 구성된 방향으로 그룹화되어 제1 및 제2 복수의 전도성 패드(202)로부터 물리적으로 이격된다. 인터커넥트 회로(214)는 제3 복수의 전도성 패드(202) 중 선택된 하나와의 접속을 위해 제1 또는 제2 복수의 전도성 패드(202) 중 하나를 선택하도록 동작 가능하다.
도 3a 내지 도 3j는 반도체 어셈블리, 궁극적으로는 IC 패키지, 예컨대 인터커넥트 다이(106)를 포함하는 도 1에 도시한 IC 패키지(100)를 제조하는 공정의 일례를 나타내는 단순화한 개략적 단면도이다. 반도체 어셈블리, 궁극적으로는 인터커넥트 다이(106)를 구비한 IC 패키지에 다른 공정을 사용할 수 있는 것이 고려된다.
먼저 도 3a를 참조하면, 적절한 제조 기술을 사용해서 반도체 웨이퍼(300)를 처리하여 복수의 다이(102)(도 3b에 도시)를 형성한다. 패드(202)는 도 3a에 도시되지 않지만, 도 2에 도시된 바와 같이 존재한다. 전도성 기둥부(116)가 예컨대, 무엇보다도, 전기도금, 물리적 기상 증착, 스크린 프린팅, 또는 잉크젯 프린트 등의 적절한 퇴적 기술에 의해 웨이퍼(300)의 상단 표면 상에 형성된다. 전도성 기둥부(116)의 말단부는 평탄화될 수도 또는 다른 식으로 균일한 평탄면을 제공하도록 처리될 수 있다. 전도성 기둥부(116)는 웨이퍼(300)로부터 약 60 내지 80 ㎛ 연장될 수 있다(그리고 궁극적으로는 다이(102)로부터 약 60 내지 80 ㎛ 연장될 수 있다).
이제 도 3b를 참조하면, 웨이퍼(300)는 다이(102)를 분리하도록 다이싱된다. 분리 후, 개별 다이(102)는 도 3c에 도시하는 바와 같이, 캐리어 웨이퍼(302)에 장착되고, 인터커넥트 다이(106)는 도 3d와 도 3e에 도시하는 바와 같이, 전기적 다이간 접속부(108)를 사용하여 다이(102)에 장착된다. 캐리어 웨이퍼(302)에 장착된 개별 다이(102)는 상이한 웨이퍼(300)로부터 유래할 수도 있다고 고려된다.
그런 다음 도 3f에 도시하는 바와 같이 오버몰드(304)가 다이(102, 106) 위에 도포된다. 오버몰드(304)는 에폭시 몰딩 화합물과 같은, 이러한 용도에 적합한 임의의 유형의 재료를 포함할 수 있다. 오버몰드(304)의 상단 표면(306)은 인터커넥트 다이(106) 위로 연장되어, 인터커넥트 다이(106)를 효과적으로 밀봉한다. 오버몰드(304)의 상단 표면(306)은 전도성 기둥부(116)를 덮는다. 오버몰드(304)는 추가 처리를 위해 다이(102, 106)를 고정시키는 기계적 상호접속을 제공한다.
도 3g에 도시하는 바와 같이, 후면연삭, 화학적 기계 연마, 에칭, 밀링, 또는 인터커넥트 다이(106)를 박화하는 기타 적절한 제거 공정 등의 재료 제거 공정 시에 오버몰드(304)의 상단 표면(306)이 제거된다. 후면연삭 후에, 오버몰드(304)의 새로운 상단 표면(308)은 인터커넥트 다이(106)의 접지면(312)(도 2에서는 208)과 실질적으로 동일 평면 상에 있게 된다. 후면연삭 공정은 또한 인터커넥트 다이(106) 상에 형성된 패드(206)(도 2에 도시)를 노출시킨다. 또한, 그렇게 오버몰드(304)를 관통해 노출되는, 전도성 기둥부(116)의 말단부(310)도 오버몰드의 상단 표면(308) 및 노출된 패드(206)를 가진 인터커넥트 다이(106)의 접지면(312)과 실질적으로 동일 평면 상에 있게 된다. 이 평탄면은, 도 3h에 도시하는 바와 같이, 인터커넥트 다이(106)의 패드(206) 및 전도성 기둥부(116) 양쪽에 균일한 크기를 갖는 전기적 상호접속부(110)를 사용하게 한다.
도 3i에 도시하는 바와 같이, 캐리어 웨이퍼(302)는 제거되어, 전기적 상호접속부(110)를 사용해 인터커넥트 다이(106)와 전기 및 기계 양자적으로 직접 결합되는 다이(102)를 필수로 포함하는 반도체 어셈블리(314)가 남게 된다. 바람직하게는, 완전한 패키지 기판을 생성하기 위해 추가의 시간 및 재료를 투자하지 않고서 이 제조 단계에서 반도체 어셈블리(314)를 테스트하여 다이(102) 및 인터커넥트 다이(106)의 기능성을 확인할 수 있다. 예를 들어, 테스트 장비가 프로브를 사용하여 인터커넥트 다이(106)의 패드(206) 및 반도체 어셈블리(314)를 포함하는 IC 다이(102)의 전도성 기둥부(116) 상에 형성된 상호접속부(110)에 접촉함으로써, 테스트 장비와 IC 다이(102) 및 인터커넥트 다이(106)와의 인터뷰를 가능하게 하여 다이(102, 106)의 기능성을 확인하기 위한 테스트 루틴을 수행할 수 있다. 반도체 어셈블리(314)는 다른 패브리케이터(fabricator)로의 출하를 위해 세정되어 폴리배깅(poly-bag)될 수 있거나, 도 3j에 도시하는 바와 같이, 반도체 어셈블리(314)는 패키지 기판(104)과 전기 및 기계적으로 직접 결합될 수 있다. 반도체 어셈블리(314)가 패키지 기판(104)에 장착되면, 도 1을 참조하여 도시하고 설명한 바와 같이 언더 몰드(124)가 도포되어 완성된 IC 패키지(100)를 형성한다.
전술한 바와 같이, 단일 인터커넥트 다이(106)는 2개 이상의 다이(102)를 접속시키는데 사용될 수 있다. 또한, 2개 이상의 인터커넥트 다이(106)가 2개 이상의 다이(102)를 직접 접속시키는데 사용될 수도 있다. 다른 구현예에서는, 2개 이상의 인터커넥트 다이(106)가 2개 이상의 다이(102)를 접속시키는데 사용될 수 있다. 적어도 2개의 다이를 결합하는 적어도 하나의 인터커넥트 다이를 구비한 IC 패키지의 상이한 구현예를 단순화한 개략적 평면도를 도시하는 도 4 내지 도 6에 3개의 비제한적인 예가 제공된다.
먼저 도 4를 참조하면, 도 1과 도 2에 도시한 방식과 유사하게 패키지 기판(104)에 장착된 적어도 2개의 다이(102)를 결합하는 적어도 하나의 인터커넥트 다이(106)를 구비한 IC 패키지(400)가 도시된다. 인터커넥트 다이(106)는 본 명세서에 설명한 바와 같이, 또는 2개의 다이(102) 사이에 통신을 제공하기에 적절한 다른 방식으로 구성될 수 있다. 도 4에 도시하는 구현예에서는, 3개의 다이(102)가 패키지 기판(104)에 장착되고, 각각의 인접한 다이(102) 쌍은 그 다이(102) 쌍 사이에 통신을 제공하는 2개의 인터커넥트 다이(106)를 갖는다. 도 2를 참조하여 설명하였지만, 인터커넥트 다이(106) 중 하나 이상은 선택적으로, 다이(102) 중 적어도 하나와 패키지 기판(104) 사이의 직접 통신을 위한 신호 경로를 제공할 수도 있다.
도 5에 도시한 구현예에는, 도 1과 도 2에 도시한 방식과 유사하게 패키지 기판(104)에 장착된 복수의 다이(102)를 결합하는 단일 인터커넥트 다이(106)를 구비한 IC 패키지(500)가 도시된다. 인터커넥트 다이(106)는 본 명세서에 설명한 바와 같이, 또는 2개의 다이(102) 사이에 통신을 제공하기에 적절한 다른 방식으로 구성될 수 있다. 도 5에 도시하는 구현예에서는, 4개의 다이(102)가 패키지 기판(104)에 장착되는데, 각각의 다이(102)는 각각의 다이(102) 사이에 통신을 제공하는 인터커넥트 다이(106)에 결합된다. 도 2를 참조하여 설명하였지만, 인터커넥트 다이(106)는 선택적으로, 다이(102) 중 적어도 하나와 패키지 기판(104) 사이에 직접 통신을 제공할 수도 있다.
도 6에 도시한 구현예에는, 도 1과 도 2에 도시한 방식과 유사하게 패키지 기판(104)에 장착된 적어도 3개의 다이(102)를 결합하는 적어도 2개의 인터커넥트 다이(106)를 구비한 IC 패키지(600)가 도시된다. 인터커넥트 다이(106)는 본 명세서에 설명한 바와 같이, 또는 2개의 다이(102) 사이에 통신을 제공하기에 적절한 다른 방식으로 구성될 수 있다. 도 6에 도시하는 구현예에서는, 4개의 다이(102)가 패키지 기판(104)에 장착되는데, 각각의 다이(102)는 다이(102) 사이에 통신을 제공하는 적어도 하나의 인터커넥트 다이(102)에 의해, 횡방으로 인접한 다이(102)에 결합된다. 도 2를 참조하여 설명하였지만, 인터커넥트 다이(106)는 선택적으로, 다이(102) 중 적어도 하나와 패키지 기판(104) 사이에 직접 통신을 제공할 수도 있다.
도 4 내지 도 6은 인터커넥트 다이(106)를 사용하여, IC 패키지의 적어도 2개의 다이(105) 사이에서 통신을 제공할 수 있는 IC 패키지의 몇몇 가능한 구현예일 뿐이다. 다른 구성도 고려된다. 인터포저를 사용하는 종래의 IC 패키지와 비교할 때에, 하나 이상의 인터커넥트 다이(106)를 사용해서 얻는 몇몇 효과는, 단위 면적당 더 많은 IC 다이를 허용하는 것과, 고가의 인터포저를 없애는 것과, 배선 경로의 단축 및 커패시턴스의 저감으로 인해 성능이 향상하고 전력 소비가 감소하는 것과, 다수의 FAB가 더 작은 인터커넥트 다이를 생산할 수 있는 기술을 보유하는 반면 극소수의 FAB가 대형 인터포저를 생산할 수 있기 때문에 공급 체인 유연성이 커지는 것과, 다이(102)에 장착하기 전에 인터커넥트 다이를 테스트할 수 있고 다이(102)에 장착되더라도 특정 배선 경로가 인터커넥트 다이 내의 회로 결함을 바이패스하도록 변경될 수 때문에 내결함성 및 내고장성이 더 좋아진다는 것을 포함한다.
전술한 바와 같이, 인터커넥트 다이(106) 내에 인터커넥트 회로(214)가 있다는 소정의 함의는, 메모리 디바이스 및 로직 디바이스 중 하나 이상과 같은 솔리드 스테이트 회로를 포함할 수 있다는 것이다. 솔리드 스테이트 회로의 대안으로 또는 추가하여, 인터커넥트 다이(106)는 광신호 전송 디바이스 및 MEMS 디바이스 중 하나 이상을 포함할 수 있다. 이러한 솔리드 스테이트 회로는 IC 패키지(100)의 기능성을 크게 향상시킨다. 솔리드 스테이트 회로의 일부 예는, 무엇보다도, 인터커넥트 다이(106) 내의 단일 도체를 통한 양방향 통신과, 인터커넥트 다이(106)를 통한 데이터 파이프라이닝을 가능하게 하는 프로그래밍 가능 소자, 인터커넥트 다이(106)를 통한 데이터 동기화 클록 지연을 가능하게 하는 프로그래밍 가능 소자, 및 인터커넥트 다이(106) 내에서 프로그래밍 가능 입력 패드 대 출력 패드 선택을 가능하게 하는 프로그래밍 가능 소자를 포함한다.
예를 들어, 도 7은 네트워크(712)를 형성하는 복수의 프로그래밍 가능 소자(702)를 구비한 인터커넥트 다이(106)의 일 구현예(700)의 개략도이다. 네트워크(712)의 각각의 프로그래밍 가능 소자(702)는 인터커넥트 다이(106) 내에 형성된 로직 회로를 포함한다. 프로그래밍 가능 소자(702)에 대한 제어 신호는 인터커넥트 다이(106) 상에 배치된 제어 로직(708)에 의해 제공될 수 있다. 다른 구현예에 있어서, 제어 로직은 외부 소스로부터 인터커넥트 다이(106)에 제공될 수도 있다. 프로그래밍 가능 소자(702)의 네트워크(712)를 사용함에 따른 효과는, 출력 드라이버의 와이어 부하가 감소하는 것과, 저전력에서 데이터 레이트가 높아지는 것을 포함한다.
도 7에 도시하는 인터커넥트 다이(106)는 인터커넥트 다이(106)의 제1 표면(204) 상에 형성된 패드(202)를 포함한다. 도 7의 개략도에 있어서, 프로그래밍 소자(702)의 네트워크(712)의 한쪽 면 상의 패드(202)는 하나의 IC 다이(102)에 결합될 수 있는 한편, 프로그래밍 소자(702)의 네트워크(712)의 반대쪽 면 상의 패드(202)는 상이한 IC 다이(102)에 결합될 수 있다. 한편, 도 7에 도시하는 패드(202) 중 일부는 패키지 기판(104)과의 결합을 위한 패드(206)일 수 있다. 라우팅(710)은 일반적으로 인터커넥트 다이(106)를 통해 클록 신호를 제공하기 위해 패드(202) 세트 사이에서 실행된다. 다른 패드(202) 세트 사이에서, 인터커넥트 다이(106)를 통해 전송될 수 있는 데이터의 용량을 증가시키기 위해 양방향 데이터 경로를 제공하도록 하나 이상의 프로그래밍 가능 소자(702)가 배열됨으로써, IC 패키지(100)의 속도 및 대역폭을 증가시킨다. 양방향 데이터 경로는 또한 채널마다 단일 트랙을 허용해 필요한 도체 수를 줄이고 상응하여 커패시턴스 및 제조 복잡성이 감소한다.
도 7에 도시하는 구현예에서는, 프로그래밍 가능 소자(702)의 복수의 직렬 스트링이 미리 정해진 패드(202) 쌍 사이에서 라우팅된다. 프로그래밍 가능 소자(702)의 직렬 스트링에서의 각각의 프로그래밍 가능 소자(702)는 양방향성 도체(704)에 의해 결합되고, 프로그래밍 가능 소자(702)의 각각의 직렬 스트링의 단부에 있는 프로그래밍 가능 소자(702)는 또한 양방방 도체(704)에 의해 각각의 패드(202)에 결합된다. 프로그래밍 가능 소자(702)는 바이패스 로직(706)에 의해 제어되는 바이패스 기능을 포함한다. 프로그래밍 가능 소자(702)에 대한 바이패스 제어 신호는 인터커넥트 다이(106) 상에 배치된 바이패스 로직(706)에 의해 제공될 수 있다. 다른 구현예에 있어서, 바이패스 로직은 외부 소스로부터 인터커넥트 다이(106)에 제공될 수도 있다.
도 8은 인터커넥트 다이(106) 상에 형성된 2개의 패드(202, 206) 사이에서 신호의 양방향 전송을 가능하게 하는, 도 7에 예시한 구현예(700)에 도시된 프로그래밍 가능 소자(702)의 기능적 구현의 일 실시형태의 개략도이다. 프로그래밍 소자(702)는 제1 노드(810)와 제2 노드(812)를 교대로 포함한다. 제1 노드(810)와 제2 노드(812) 각각은 소자(702) 외부의 양방향성 도체(704)와 결합한다. 도체(704)는 패드(202, 206) 또는 다른 소자(702)에 접속하는데 사용될 수 있다.
제1 노드(810)는 제1 먹스(mux)(802)의 한쪽 입력에 결합된다. 제1 노드(810)는 제1 3상 버퍼(806)의 출력에도 결합된다. 제2 노드(812)는 제1 3상 버퍼(806)의 입력에 결합된다. 전술한 제어 로직(702)은 제1 3상 버퍼(806)의 상태를 제어한다.
제2 노드(812)는 제1 먹스(802)의 다른쪽 입력에 결합된다. 제1 먹스(802)의 상태는 제어 로직(708)에 의해 제어된다. 제1 먹스(802)의 출력은 제2 먹스(804)와 플립플롭(800) 둘 다에 결합된다. 플립플롭(802)은 도체(710) 상에 제공되는 클록 신호에 의해 제어된다. 플립플롭(800)의 출력은 제2 먹스(804)에 결합된다.
제2 먹스(804)의 출력은 3상 버퍼(806)의 입력과 3상 버퍼(808)의 입력 둘 다에 결합된다. 전술한 제어 로직(708)은, 3상 버퍼(806, 808)가 함께 멀티플렉서의 선택 입력으로서 제어 로직(708)의 출력을 가진 멀티플렉서라고 간주될 수 있는 방식으로 3상 버퍼(808)의 상태를 제어한다. 3상 버퍼(808)의 출력은 제2 노드(812)에 결합된다.
동작시, 제어 로직(708)과 바이패스 로직(706)은 3상 버퍼 및 먹스의 상태를 선택한다. 제어 로직(708)의 상태는 프로그래밍 가능 소자(702)에 의해 구성되는 인터커넥트 회로(214)를 통한 신호 전송의 방향을 설정한다. 바이패스 로직의 상태는 플립플롭(800)이 노드(810)로부터 노드(812)로의 신호 전송으로 또는 그 반대로 바이패싱되는지의 여부를 결정한다.
도 9는 인터커넥트 다이(106) 상에 프로래밍 가능한 점 대 점 네트워크(912)를 형성하는, 복수의 프로그래밍 가능 소자(904)로 구성된 인터커넥트 회로(214)를 구비한 인터커넥트 다이(106)의 다른 구현예(900)의 개략도이다. 각각의 프로그래밍 가능 소자(904)는 인터커넥트 다이(106) 내에 형성된 로직 회로를 포함한다. 프로그래밍 가능 소자(904)에 대한 제어 신호는 인터커넥트 다이(106) 상에 배치된 제어 로직(예컨대, 도 7에 도시)에 의해 제공될 수 있다. 다른 구현예에 있어서, 제어 로직은 외부 소스로부터 인터커넥트 다이(106)에 제공될 수도 있다.
도 9에 도시하는 인터커넥트 다이(106)는 인터커넥트 다이(106)의 제1 표면(204) 상에 형성된 패드(202)를 포함한다. 도 9의 개략도에 있어서, 프로그래밍 소자(904)의 네트워크(912)의 한쪽 면 상의 패드(202)는 하나의 IC 다이(102)에 결합될 수 있는 한편, 프로그래밍 소자(904)의 네트워크(912)의 반대쪽 면 상의 패드(202)는 상이한 IC 다이(102)에 결합될 수 있다. 한편, 도 9에 도시하는 패드(202) 중 일부는 패키지 기판(104)과의 결합을 위한 패드(206)일 수 있다. 양방향 전도성 경로(902)를 사용하여 복수의 프로그래밍 가능 소자(904)가 복수의 패드(202) 사이에 배열되어 있다. 제어 로직은, 프로그래밍 가능 소자(904)를 통한 데이터 흐름의 방향을 제어하고, 프로그래밍 가능 소자(904)가 데이터를 라우팅하는 방식으로 각각의 프로그래밍 가능 소자(904)의 상태가 설정되게 한다. 따라서, 제어 로직은, 각각의 패드(202)가 미리 결정된 방향으로의 통신을 위해 패드(202) 중 선택된 다른 하나에 선택적으로 접속될 수 있도록, 각각의 프로그래밍 가능 소자(904)의 상태가 설정되게 한다. 인터커넥트 회로(214)의 프로그래밍 가능 패드(202) 대 패드(202) 구성은 인터커넥트 다이(106)에 의해 접속되는 다이(102) 사이의 상호접속 라우팅의 사실상 프로그래밍 가능한 선택을 가능하게 하여, IC 패키지(100)의 기능적 능력 및 설계 유연성을 크게 증가시킨다.
도 9에 도시하는 구현예에 있어서, 인터커넥트 다이(106)의 인터커넥트 회로(214)는 양방향 전도성 경로(902)에 의해 패드(202) 사이에 접속되는 프로그래밍 가능 소자(904)의 네트워크(912)를 포함한다. 프로그래밍 가능 소자(904)의 네트워크(912) 외부에 있는 프로그래밍 가능 소자(904)도 양방향 전도성 경로(902)에 의해 패드(202)에 결합된다. 각각의 프로그래밍 가능 소자(904)는 전술한 바와 같이 제어 로직에 의해 제어된다. 각각의 프로그래밍 가능 소자(904)는 상태를 변경하여, 예를 들어 왼쪽에서 오른쪽으로 또는 오른쪽에서 왼쪽으로, 프로그래밍 가능 소자(904)를 통한 데이터의 방향을 설정하고, 인접한 프로그래밍 가능 소자(904)가 프로그래밍 가능 소자(904)에서 출력되는 신호를 수신하도록 설정할 수 있다.
도 10은 인터커넥트 다이(106) 상에 형성된 2개의 패드(202) 사이에서 신호의 양방향 전송을 가능하게 하는, 도 9에 예시한 구현예(900)에 도시된 프로그래밍 가능 소자(904)의 네트워크(912)의 기능적 구현의 일 실시형태의 개략도이다. 프로그래밍 소자(904)는 제1 노드(1002), 제2 노드(1004), 제3 노드(1006), 및 제4 노드(1008)를 포함하고, 각각의 노드는 도 10에 도시하는 바와 같이 양방향 전도성 경로(902)를 통해 다른 구성요소에 접속된다. 도체(902)는 패드(202, 206) 또는 다른 소자(904)에 접속하는데 사용될 수 있다.
제1 3상 버퍼(1010) 및 제2 3상 버퍼(1012)의 출력이 제1 노드(1002)에 결합된다. 제1 먹스(1030)에 대한 입력이 제1 노드(1002)에 결합된다. 제1 노드(1002)는 양방향 전도성 경로(902)에 의해 프로그래밍 가능 소자(904)의 다음 열에 있는 프로그래밍 가능 소자(904) 중 하나에 또는 인터커넥트 네트워크(912)의 한쪽 면 상에 형성된 패드(202, 206)에 접속될 수 있다.
제3 3상 버퍼(1014) 및 제4 3상 버퍼(1016)의 출력이 제2 노드(1004)에 결합된다. 제2 먹스(1032)에 대한 입력이 제2 노드(1004)에 결합된다. 제2 노드(1004)는 양방향 전도성 경로(902)에 의해 프로그래밍 가능 소자(904)의 다음 열에 있는 프로그래밍 가능 소자(904) 중 하나에 또는 인터커넥트 네트워크(912)의 한쪽 면 상에 형성된 패드(202, 206)에 접속될 수 있다.
제5 3상 버퍼(1020) 및 제6 3상 버퍼(1022)의 출력이 제3 노드(1006)에 결합된다. 제1 먹스(1030)에 대한 입력이 제3 노드(1006)에 결합된다. 제3 노드(1006)는 양방향 전도성 경로(902)에 의해 프로그래밍 가능 소자(904)의 다음 열에 있는 프로그래밍 가능 소자(904) 중 하나에 또는 인터커넥트 네트워크(912)의 한쪽 면 상에 형성된 패드(202, 206)에 접속될 수 있다.
제7 3상 버퍼(1024) 및 제8 3상 버퍼(1026)의 출력이 제4 노드(1008)에 결합된다. 제2 먹스(1032)에 대한 입력이 제4 노드(1008)에 결합된다. 제4 노드(1008)는 양방향 전도성 경로(902)에 의해 프로그래밍 가능 소자(904)의 다음 열에 있는 프로그래밍 가능 소자(904) 중 하나에 또는 인터커넥트 네트워크(912)의 한쪽 면 상에 형성된 패드(202, 206)에 접속될 수 있다.
제1 먹스(1030)로부터의 출력이 제1 플립플롭(1040)의 입력과 제3 먹스(1050)의 입력에 결합된다. 제1 플립플롭(1040)으로부터의 출력이 제3 먹스(1050)의 입력에 결합된다.
제2 먹스(1032)로부터의 출력이 제2 플립플롭(1042)의 입력과 제4 먹스(1052)의 입력에 결합된다. 제2 플립플롭(1042)으로부터의 출력이 제4 먹스(1052)의 입력에 결합된다.
제3 먹스(1050)로부터의 출력이 제2 3상 버퍼(1012), 제3 3상 버퍼(1014), 제6 3상 버퍼(1022) 및 제7 3상 버퍼(1024)의 입력에 결합된다.
제4 먹스(1052)로부터의 출력이 제1 3상 버퍼(1010), 제4 3상 버퍼(1016), 제5 3상 버퍼(1020) 및 제8 3상 버퍼(1026)의 입력에 결합된다.
프로그래밍 가능 소자(904)의 다양한 먹스, 플립플릅 및 버퍼에 대한 제어 신호는 인터커넥트 다이(106) 상에 배치된 제어 로직(예컨대, 도 7에 도시)에 의해 제공될 수 있다. 다른 구현예에 있어서, 제어 로직은 외부 소스로부터 인터커넥트 다이(106)에 제공될 수도 있다.
도 11은 도 10에 도시한 프로그래밍 가능 소자(904)의 기능 구현을 위한 논리표(1000)이다. 표(1100)의 표제 "구성" 밑의 열들은 프로그래밍 가능 소자(904)의 방향, 경로 및 바이패스 상태를 제공한다. 경로는 두 가지 추가 모드, (1) 하단으로부터의 브로캐스트와 (2) 상단으로부터의 브로캐스트로 제공될 수 있다. 먹스와 버퍼 각각에 대한 "제어 신호"는 "구성" 오른편에 나열된다. 도 9에 도시한 모든 프로그래밍 가능 소자(904)에 걸쳐 분배될 때, 단일 프로그래밍 가능 소자(904)의 어느 노드가 접속되는지에 관해서 접속이 제공되더라도 궁극적으로는 접속은, 네트워크(912)의 한쪽 면 상의 패드(202, 206)와 네트워크(912)의 반대쪽 면 상의 패드(202, 206) 사이에서, 네트워크(912)의 한쪽 면 상의 패드(202, 206)와 네트워크(912)의 반대쪽 면 상의 패드(202, 206) 사이의 일 대 일 맵핑 또는 순열 방식으로, 이루어진다. 네트워크(912)의 프로그래밍 가능 소자(904)는 네트워크(912)의 한쪽 면 상의 패드(202, 206)와 네트워크(912)의 반대쪽 면 상의 패드(202, 206) 사이의 모든 가능한 순열을 실현하기 위해 제어 로직을 사용하여 프로그래밍될 수 있다. 표(1100)의 제1 행에 있어서, 제어 신호는, 플립플롭(1040)의 바이패싱 없이 노드(1004)를 통해 노드(1002)와 노드(1006)를, 플립플롭(1042)의 바이패싱 없이 노드(1008)에 왼쪽에서 오른쪽 신호 방향으로 접속시키는 방식으로 설정된다. 표(1100)의 제2 행에 있어서, 제어 신호는 플립플롭(1040, 1042)의 바이패싱을 제외하면 표(1100)의 제1 행과 동일한 방식으로 설정된다. 표(1100)의 제3 행에 있어서, 제어 신호는, 플립플롭(1040)의 바이패싱 없이 노드(1004)를 통해 노드(1002)와 노드(1008)를, 플립플롭(1042)의 바이패싱 없이 노드(1006)에 왼쪽에서 오른쪽 신호 방향으로 접속시키는 방식으로 설정된다. 표(1100)의 제4 행에 있어서, 제어 신호는 플립플롭(1040, 1042)의 바이패싱을 제외하면 표(1100)의 제3 행과 동일한 방식으로 설정된다. 표(1100)의 제5 행에 있어서, 제어 신호는, 플립플롭(1040)의 바이패싱 없이 노드(1008)를 통해 노드(1006)와 노드(1002)를, 플립플롭(1042)의 바이패싱 없이 노드(1004)에 오른쪽에서 왼쪽 신호 방향으로 접속시키는 방식으로 설정된다. 표(1100)의 제6 행에 있어서, 제어 신호는 플립플롭(1040, 1042)의 바이패싱을 제외하면 표(1100)의 제5 행과 동일한 방식으로 설정된다. 표(1100)의 제7 행에 있어서, 제어 신호는, 플립플롭(1040)의 바이패싱 없이 노드(1008)를 통해 노드(1006)와 노드(1004)를, 플립플롭(1042)의 바이패싱 없이 노드(1002)에 오른쪽에서 왼쪽 신호 방향으로 접속시키는 방식으로 설정된다. 표(1100)의 제8 행에 있어서, 제어 신호는 플립플롭(1040, 1042)의 바이패싱을 제외하면 표(1100)의 제7 행과 동일한 방식으로 설정된다. 따라서, 인터커넥트 다이(106)의 인터커넥트 회로(214) 내에 어레이로 배치될 때에, 프로그래밍 가능 소자(904)는 상이한 IC 다이(102)에 결합된 모든 패드(202) 사이에서 그리고 일부 실시형태의 경우, 하나 이상의 IC 다이(102)와 패키지 기판(104)에 연결된 패드(206) 사이에서 완전히 어드레스 지정 가능한 양방향 신호를 가능하게 한다.
도 12는 인터커넥트 다이(106)를 통해 직접 전력이 공급되는 인터커넥트 다이(106)를 구비한 반도체 어셈블리(1200)의 일례의 개략적 단면도이다. 반도체 어셈블리(1200)는 대체로, 도 1과 도 2을 참조하여 설명한 바와 유사하게 구성된다. 인터커넥트 다이(106)는 능동형 솔리드 스테이트 소자를 포함하는 인터커넥트 회로(214)를 포함하기 때문에, 인터커넥트 다이(106)의 인터커넥트 회로(214)에 전력을 공급해야 한다. 도 12에 도시하는 실시형태에서는, 인터커넥트 다이(106)를 패키지 기판(104)(도 1과 도 2에 도시)에 결합시키는 전기적 상호접속부(110) 중 하나를 통해 인터커넥트 다이(106)에 전력이 공급된다. 예를 들어, 인터커넥트 회로(214)에 대한 전력 공급 경로(1202)는 인터커넥트 다이(106)를 패키지 기판(104)에 결합시키는 전기적 상호접속부(110) 중 하나를 통해 제공될 수 있는 한편, 전력 복귀 경로(1204)는 인터커넥트 다이(106)를 패키지 기판(104)에 결합시키는 전기적 상호접속부(110) 중 다른 하나를 통해 제공될 수 있다. 도 12의 구성의 한가지 효과는, 다이(102)와는 절연되어 있는, 인터커넥트 다이(106)를 관통해 연장되는 비아의 형태일 수 있는 전력 공급 및 복귀 경로(1202, 1204)가 제조 및 동작 시에 IC 패키지(100)에 유발되는 스트레스에 최소한의 기여를 한다는 것이다. 도 12에 도시한 구성의 또 다른 효과는 전력 공급 다이(102)가 인터커넥트 다이(106)의 전력 공급 설계와 독립적으로 설계될 수 있다는 것이다. 또한, 인터커넥트 회로(214)의 프로그래밍 가능 소자로부터의 전력 전송을 데이터 전송을 위해 구성된 인터커넥트 회로(214)의 부분과 분리시키는 방식으로, 인터커넥트 다이(106)에 걸쳐 다수의 전력 공급 및 복귀 경로(1202, 1204)를 분배할 수 있는데, 이것은 인터커넥트 다이(106)의 인터커넥트 회로(214)의 성능을 잠재적으로 떨어뜨릴 수 있는, 프로그래밍 가능 소자(702 및 904)를 포함하는 디바이스에 영향을 주는 바람직하지 않은 기계적 스트레스 및 프로그래밍 가능 소자(702 및 904)의 불필요한 가열을 감소시키고 잠재적인 데이터 손상을 감소시키는 역할을 한다.
한편, 전력 공급 및 복귀 경로는 다이(102)를 통해 인터커넥트 다이(106)에 제공될 수도 있다. 예를 들어 도 13에 반도체 어셈블리(1300)의 다른 예의 개략적 단면도로 도시하는 바와 같이, 전력 공급 경로(1302)는 패키지 기판(104)(도 1 및 도 2에 도시)으로부터 다이(102)를 통해 인터커넥트 다이(106)의 인터커넥트 회로(214)로 라우팅된다. 마찬가지로, 전력 복귀 경로(1304)는 인터커넥트 다이(106)의 인터커넥트 회로(214)로부터 다이(102)를 통해 패키지 기판(104)으로 라우팅된다. 도 13의 구성은 전력 공급 및 복귀 경로(1302, 1304)가 양 다이(102, 106)에 공유 전력을 제공할 때에 유리할 수 있다. 또한, 인터커넥트 다이(106)는 전력 공급 및 복귀 경로(1302, 1304)에 대한 비아를 필요로 하지 않는다.
도 14는 인터커넥트 다이를 구비한 칩 패키지에서의 전력 전달 스킴(1400)의 개략도이다. 전력 전달 스킴(1400)은 전술한 칩 패키지 및 인터커넥트 다이, 또는 기타 적절한 칩 패키지에서 사용될 수 있다.
전력 전달 스킴(1400)은, 도 12에 도시한 전력 공급 및 복귀 경로(1202, 1204) 및 도 13에 도시한 전력 공급 및 복귀 경로(1302, 1304) 등의 인터커넥트 다이(106)에 전력을 공급하기 위한 전력 공급 및 복귀 경로를, 다이(102) 또는 다이(106) 중 어느 하나와 통신하기 위한 비전력 신호 경로와는 분리된 구별된 그룹핑으로 그룹화한다. 예를 들어, 인터커넥트 다이(106)에 전력을 공급하기 위한 전력 공급 및 복귀 경로는 다이(102) 또는 다이(106) 중 어느 하나와 통신하기 위한 데이터 전송 경로에 사용되는 영역(1404)과는 분리된 구별된 개별 영역(1402)으로 그룹화될 수 있다. 일부 실시형태에 있어서, 전력 전송에 사용되는 영역(1402)은 비아를 포함할 수 있지만, 데이터 전송에 사용되는 영역(1404)은 비아를 포함하지 않을 수 있다.
전력 공급 및 복귀 경로를 위한 개별 영역(1402)은 다이(102)로부터 절연되는 데이터 전송 영역(1404)과는 어느 정도의 절연을 제공하고, 따라서 제조 및 동작 시에 IC 패키지(100)에 유발되는 스트레스에 최소한의 기여를 한다. 또한, 도 14에 도시한 구성의 다른 효과로는, 인터커넥트 회로(214)의 프로그래밍 가능 소자로부터의 전력 전송을 데이터 전송을 위해 구성된 인터커넥트 회로(214)의 부분과 분리시키는 방식으로, 인터커넥트 다이(106)에 걸쳐 전력 공급 및 복귀 경로의 다수의 영역(1402)을 분배할 수 있다는 것이며, 이것은 인터커넥트 다이(106)의 인터커넥트 회로(214)의 성능을 잠재적으로 떨어뜨릴 수 있는, 프로그래밍 가능 소자를 포함하는 디바이스 및 구성요소에 미치는 바람직하지 않은 기계적 스트레스 및 프로그래밍 가능 소자의 불필요한 가열을 감소시키고 잠재적인 데이터 손상을 감소시키는 역할을 한다.
전술한 구현예에 있어서, 인터커넥트 다이의 사용은 반도체 어셈블리 및 IC 패키지를 개선시키는 것으로 증명되고 있다. 인터커넥트 다이는 전력 소비 및 RC 부하를 줄이는 다이 대 다이 상호접속을 가능하게 하면서, 소형의 풋프린트로 고속 동작을 가능하게 한다. 일부 구현예에 있어서, 인터커넥트 다이는 IC 패키지의 기능성을 높일 수 있는 솔리드 스테이트 인터커넥트 회로를 포함한다. 예를 들어, 인터커넥트 다이의 솔리드 스테이트 인터커넥트 회로는 프로그래밍 유연성, 인터커넥트 다이를 통한 신호의 파이프라이닝 능력을 강화하여, 인터커넥트 다이를 통한 접속을 다중화시키고, 인터커넥트 다이 내에서 신호를 재라우팅시켜 현재의 결함 및 추후 사용시 나타나는 결함을 방지함으로써 내결함성 및 내고장성을 향상시킬 수 있다.
본 기술의 소정의 실시형태는 방법으로서 표현될 수도 있다. 제1 예에 있어서, 제공되는 반도체 어셈블리를 제조하는 방법은, 적어도 2개의 집적 회로(IC) 다이를 캐리어 기판에 고정시키는 단계로서, IC 다이는 그로부터 연장되는 복수의 전도성 기둥부를 갖는 것인, 고정 단계와, 인터커넥트 다이를 IC 다이에 접속시키는 단계로서, 인터커넥트 다이와 IC 다이들 사이의 접속은 그 사이에 신호를 전송하기에 적절한 것인 접속 단계와, 인터커넥트 다이와 IC 다이를 오버몰드로 덮는 단계와, 오버몰드와 인터커넥트 다이의 일부를 제거하여 전도성 기둥부를 노출시키는 단계와, 전도성 기둥부와 인터커넥트 다이 상에 전기적 상호접속부를 형성하는 단계와, 캐리어 기판을 제거하는 단계를 포함한다.
제2 예에 있어서, 제1 예의 방법은 전기적 상호접속부를 사용하여 인터커넥트 다이와 IC 다이를 패키지 기판에 접속시키는 단계를 더 포함할 수 있다.
제3 예에 있어서, 제공되는 IC 패키지에서 신호를 라우팅하는 방법은, 다이간 접속부에 의해 IC 다이에 직접 결합된 제1 인터커넥트 다이를 통해 제1 집적 회로(IC) 다이로부터의 신호를 제2 IC 다이에 전송하는 단계와, 전기적 상호접속부를 통해 IC에 의해 패키지 기판에 직접 결합된 제1 인터커넥트 다이 사이에 신호를 전송하는 단계를 포함한다.
제4 예에 있어서, 제3 예의 방법에서, 제1 IC 다이로부터의 신호를 제2 다이로 전송하는 단계는, 전송된 신호를 제1 인터커넥트 다이에 형성된 솔리드 스테이트 회로를 통해 라우팅하는 단계를 더 포함할 수 있다.
제5 예에 있어서, 제3 예의 방법에서, 전송된 신호를 솔리드 스테이트 회로를 통해 라우팅하는 단계는, 전송된 신호를 제1 인터커넥트 다이를 통해 파이프라이닝하는 단계와, 제1 인터커넥트 다이를 통해 전달된 클록 신호를 지연시키고 전송된 신호를 제1 인터커넥트 다이에 형성된 프로그래밍 가능 네트워크를 통해 전달하는 단계 중 적어도 하나를 더 포함할 수 있다.
제6 예에 있어서, 제3 예의 방법은 다이간 접속부에 의해 IC 다이에 직접 결합된 제2 인터커넥트 다이를 통해 제1 집적 회로(IC) 다이로부터의 신호를 제2 IC 다이로 전송하는 단계를 더 포함할 수 있다.
제7 예에 있어서, 제3 예의 방법은 다이간 접속부에 의해 제1 및 제3 IC 다이에 직접 결합된 제2 인터커넥트 다이를 통해 제1 집적 회로(IC) 다이로부터의 신호를 제3 IC 다이로 전송하는 단계를 더 포함할 수 있다.
제8 예에 있어서, 제공되는 2개 이상의 IC 다이와 결합된 인터커넥트 다이를 테스트하는 방법은, 인터커넥트 다이와 IC 다이를 패키지 기판에 결합하기 전에, IC 다이 및 인터커넥트 다이에 형성된 회로에 프로브를 전기적으로 접촉시키는 단계와, 인터커넥트 다이의 기능성을 테스트하는 단계를 포함한다.
제9 예에 있어서, 제8 예의 방법은, 인터커넥트 다이의 기능성을 테스트할 때에, 2개 이상의 IC 다이 중 제1 IC 다이를 인터커넥트 다이에 접속시키는 제1 복수의 전도성 패드의 각각의 전도성 패드가, 2개 이상의 IC 다이 중 제2 IC 다이를 인터커넥트 다이에 접속시키는 제2 복수의 전도성 패드 중 선택된 하나와 선택적으로 접속될 수 있음을 확인하는 단계를 더 포함할 수 있다.
제10 예에 있어서, 제8 예의 방법은 인터커넥트 다이의 기능성을 테스트할 때에, 신호가 인터커넥트 다이를 통해 IC 다이들 사이에서 파이프라이닝될 수 있음을 확인하는 단계를 더 포함할 수 있다.
이해를 용이하게 하기 위해, 가능하다면 도면에서 공통된 동일한 요소를 가리키는 데에 동일한 도면 부호를 사용하였다. 일례의 요소들이 다른 예들에 유리하게 포함될 수 있는 것이 고려된다.
이상의 내용은 특정 예에 관한 것이지만, 다른 예와 추가 예도 본 개시내용의 기본 범위를 벗어나지 않고 고안될 수 있으며, 그 범위는 이어지는 청구범위에 의해 결정된다.

Claims (16)

  1. 인터커넥트 다이에 있어서,
    다이 본체로서, 상기 본체의 양면(opposite sides) 상에 규정된 제1 표면 및 제2 표면을 갖는 상기 다이 본체와,
    상기 다이 본체의 제1 표면 상에 형성된 제1 복수의 전도성 패드들과,
    상기 다이 본체의 제1 표면 상에 형성된 제2 복수의 전도성 패드들로서, 상기 제2 복수의 전도성 패드들은, 그룹화되고, 분리된 집적 회로(IC) 다이들을, 상기 IC 다이들과 상기 인터커넥트 다이 사이에서 신호들을 통과시키기 위한 전기적 다이간 접속부들을 통해 상기 인터커넥트 다이와 물리적 그리고 전기적으로 접속시키도록 구성된 방향으로 상기 제1 복수의 전도성 패드들로부터 물리적으로 이격되는 것인, 상기 제2 복수의 전도성 패드들과,
    상기 다이 본체 내에 배치되며, 상기 제2 복수의 전도성 패드들 중 선택된 하나와의 양방향 접속을 위해 상기 제1 복수의 전도성 패드들 중 하나를 선택하도록 동작 가능한 솔리드 스테이트 회로를 포함하는 인터커넥트 회로
    를 포함하고, 상기 솔리드 스테이트 회로는,
    상기 인터커넥트 다이를 통해 데이터를 파이프라이닝하는 것, 및 상기 인터커넥트 다이 상에 프로그래밍 가능한 점 대 점 네트워크를 형성하는 것, 중 적어도 하나를 하도록 동작 가능한 복수의 프로그래밍 가능 소자들을 포함하고, 상기 복수의 프로그래밍 가능 소자들 각각은, 바이패스 로직에 의해 제어되는 바이패스 기능을 포함하고, 상기 바이패스 로직은 상기 인터커넥트 다이 상에 배치되는 것인 인터커넥트 다이.
  2. 제1항에 있어서,
    전기적 다이간 접속부들을 통해 상기 제1 복수의 전도성 패드들과 결합된 제1 IC 다이와,
    전기적 다이간 접속부들을 통해 상기 제2 복수의 전도성 패드들과 결합된 제2 IC 다이를 더 포함하고,
    상기 제1 및 제2 IC 다이는 동일한 유형의 다이가 아닌 것인 인터커넥트 다이.
  3. 제1항에 있어서, 상기 다이 본체는,
    상기 제1 표면과 상기 제2 표면 사이에 규정된 250 마이크론 미만의 두께를 포함하는 것인 인터커넥트 다이.
  4. 제1항에 있어서,
    상기 다이 본체의 제1 표면 상에 형성된 제3 복수의 전도성 패드들을 더 포함하고,
    상기 제3 복수의 전도성 패드들은, 그룹화되고, 하나 이상의 분리된 집적 회로(IC) 다이들을, 상기 IC 다이들과 상기 인터커넥트 다이 사이에서 신호들을 통과시키기 위한 전기적 다이간 접속부들을 통해 상기 인터커넥트 다이와 물리적 그리고 전기적으로 접속시키도록 구성된 방향으로 상기 제1 및 제2 복수의 전도성 패드로부터 물리적으로 이격되며, 상기 인터커넥트 회로는, 상기 복수의 제3 전도성 패드들 중 선택된 하나와의 접속을 위해 상기 제1 또는 제2 복수의 전도성 패드들 중 하나를 선택하도록 동작 가능한 것인 인터커넥트 다이.
  5. 제1항에 있어서,
    상기 다이 본체의 제1 표면과 제2 표면 사이에서 연장되는 복수의 비아들을 더 포함하고,
    상기 비아들은 하나 이상의 제2 개별 영역들과는 분리되고 구별되는 하나 이상의 제1 개별 영역들에 배열되며, 상기 복수의 전도성 패드들은 상기 하나 이상의 제2 개별 영역들 내에 한정된 상기 솔리드 스테이트 회로에 선택적으로 결합되고, 상기 다이 본체의 제1 표면과 제2 표면 사이에서 연장되는 비아들은 상기 하나 이상의 제2 개별 영역들에는 존재하지 않는 것인 인터커넥트 다이.
  6. 제1항에 있어서, 상기 인터커넥트 다이는 상기 IC 다이들 중 적어도 하나의 계획 면적(plan area)보다 작은 계획 면적을 갖는 것인 인터커넥트 다이.
  7. 반도체 어셈블리에 있어서,
    제1 집적 회로(IC) 다이와,
    제2 IC 다이와,
    다이간 접속부들에 의해 상기 IC 다이들에 결합된 제1 인터커넥트 다이
    를 포함하고,
    상기 제1 인터커넥트 다이는 상기 제1 인터커넥트 다이를 통해 상기 IC 다이들 사이에 프로그래밍 가능한 양방향 신호 전송 경로를 제공하는 솔리드 스테이트 회로를 구비하며, 상기 솔리드 스테이트 회로는, 상기 제1 인터커넥트 다이 상에 형성된 제2 복수의 전도성 패드들 중 어느 하나와의 접속을 위해 상기 제1 인터커넥트 다이 상에 형성된 제1 복수의 전도성 패드들 중 어느 하나와의 사이에서 양방향 신호 전송 경로의 라우팅을 선택하도록 동작 가능하고,
    상기 제1 인터커넥트 다이의 솔리드 스테이트 회로는,
    상기 제1 인터커넥트 다이를 통해 데이터를 파이프라이닝하는 것, 및 상기 제1 인터커넥트 다이 상에 프로그래밍 가능한 점 대 점 네트워크를 형성하는 것, 중 적어도 하나를 하도록 동작 가능한 복수의 프로그래밍 가능 소자들을 포함하고, 상기 복수의 프로그래밍 가능 소자들 각각은, 바이패스 로직에 의해 제어되는 바이패스 기능을 포함하고, 상기 바이패스 로직은 상기 제1 인터커넥트 다이 상에 배치되는 것인 반도체 어셈블리.
  8. 제7항에 있어서,
    상기 제1 IC 다이로부터 연장되는 복수의 전도성 기둥부(pillar)들과,
    상기 전도성 기둥부들의 말단부들과 실질적으로 동일 평면인 오버몰드의 표면을 더 포함하는 반도체 어셈블리.
  9. 제7항에 있어서,
    다이간 접속부들에 의해 상기 IC 다이들 중 적어도 하나에 결합된 제2 인터커넥트 다이를 더 포함하는 반도체 어셈블리.
  10. 제7항에 있어서,
    복수의 전기적 상호접속부들에 의해 상기 IC 다이들에 결합된 패키지 기판을 더 포함하고,
    상기 패키지 기판은 복수의 전기적 상호접속부들에 의해 상기 제1 인터커넥트 다이에 결합되는 것인 반도체 어셈블리.
  11. 제7항에 있어서, 상기 제1 인터커넥트 다이는 상기 IC 다이들 중 적어도 하나의 계획 면적보다 작은 계획 면적을 갖는 것인 반도체 어셈블리.
  12. 제7항에 있어서,
    다이간 접속부들에 의해 상기 제1 인터커넥트 다이에 결합된 적어도 제3 IC 다이를 더 포함하고,
    상기 솔리드 스테이트 회로는, 상기 제1 인터커넥트 다이를 통해 상기 제1, 제2 및 적어도 제3 IC 다이 사이에 프로그래밍 가능한 점 대 점 신호 전송 경로를 제공하도록 구성되는 것인 반도체 어셈블리.
  13. 제7항에 있어서, 상기 제1 인터커넥트 다이는,
    80 마이크론 미만의 두께를 포함하는 것인 반도체 어셈블리.
  14. 제7항에 있어서,
    제1 면을 갖는 패키지 기판을 더 포함하고,
    상기 IC 다이들의 각각의 하단 표면은 제1 복수의 전기적 상호접속부들에 의해 상기 패키지 기판의 상기 제1 면에 직접 결합되고, 상기 제1 면은 제2 복수의 전기적 상호접속부들에 의해 상기 제1 인터커넥트 다이의 하단 표면에 직접 결합되며, 상기 제1 인터커넥트 다이의 상단 표면은 상기 다이간 접속부들에 의해 상기 IC 다이들 각각의 하단 표면에 결합되는 것인 반도체 어셈블리.
  15. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163877B2 (en) * 2011-11-07 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. System in package process flow
US10163856B2 (en) 2015-10-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuit structure and method of forming
US20180166419A1 (en) * 2016-12-12 2018-06-14 Nanya Technology Corporation Semiconductor package
WO2018220846A1 (ja) 2017-06-02 2018-12-06 ウルトラメモリ株式会社 半導体モジュール
US11569173B2 (en) * 2017-12-29 2023-01-31 Intel Corporation Bridge hub tiling architecture
DE112017008336T5 (de) 2017-12-29 2020-09-17 Intel Corporation Mikroelektronische Anordnungen
US11217535B2 (en) 2017-12-29 2022-01-04 Intel Corporation Microelectronic assemblies with communication networks
DE112017008327T5 (de) 2017-12-29 2020-10-08 Intel Corporation Mikroelektronische anordnungen
DE112017008326T5 (de) 2017-12-29 2020-10-08 Intel Corporation Mikroelektronische Anordnungen
WO2019132963A1 (en) 2017-12-29 2019-07-04 Intel Corporation Quantum computing assemblies
WO2019135739A1 (en) * 2018-01-03 2019-07-11 Intel Corporation Stacked semiconductor die architecture with multiple layers of disaggregation
CN110197793A (zh) * 2018-02-24 2019-09-03 华为技术有限公司 一种芯片及封装方法
US10854533B2 (en) * 2018-03-26 2020-12-01 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing the same
US11476168B2 (en) * 2018-04-09 2022-10-18 Intel Corporation Die stack override for die testing
US20190312019A1 (en) * 2018-04-10 2019-10-10 Intel Corporation Techniques for die tiling
US10622321B2 (en) * 2018-05-30 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structures and methods of forming the same
US10700051B2 (en) * 2018-06-04 2020-06-30 Intel Corporation Multi-chip packaging
US11469206B2 (en) 2018-06-14 2022-10-11 Intel Corporation Microelectronic assemblies
US11355438B2 (en) 2018-06-29 2022-06-07 Intel Corporation Hybrid fan-out architecture with EMIB and glass core for heterogeneous die integration applications
KR102560697B1 (ko) * 2018-07-31 2023-07-27 삼성전자주식회사 인터포저를 가지는 반도체 패키지
CN112889149B (zh) * 2019-01-18 2023-09-08 华为技术有限公司 一种多中介层互联的集成电路
US11756941B2 (en) * 2019-04-09 2023-09-12 Intel Corporation Enhanced dummy die for MCP
US11133256B2 (en) * 2019-06-20 2021-09-28 Intel Corporation Embedded bridge substrate having an integral device
JP2021093516A (ja) * 2019-12-11 2021-06-17 インテル・コーポレーション 集積回路パッケージのためのコンポジットブリッジダイツーダイ相互接続
US11605594B2 (en) * 2020-03-23 2023-03-14 Qualcomm Incorporated Package comprising a substrate and a high-density interconnect integrated device coupled to the substrate
WO2021247083A1 (en) * 2020-06-01 2021-12-09 Intel Corporation Chip-to-chip interface of a multi-chip module (mcm)
CN111753479B (zh) * 2020-07-01 2022-03-18 无锡中微亿芯有限公司 利用硅连接层集成多裸片的片上网络的多裸片fpga
CN111753478B (zh) * 2020-07-01 2022-02-18 无锡中微亿芯有限公司 利用有源硅连接层实现内置模拟电路的多裸片fpga
CN115885269A (zh) * 2020-08-31 2023-03-31 华为技术有限公司 芯片及芯片封装
US12125815B2 (en) * 2020-12-22 2024-10-22 Intel Corporation Assembly of 2XD module using high density interconnect bridges
US20230137977A1 (en) * 2021-10-29 2023-05-04 Nxp B.V. Stacking a semiconductor die and chip-scale-package unit
US20230411297A1 (en) * 2022-06-15 2023-12-21 Google Llc Active Silicon D2D Bridge

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120147567A1 (en) * 2010-12-09 2012-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Networking Packages Based on Interposers
US20140048928A1 (en) * 2012-08-17 2014-02-20 Cisco Technology, Inc. Multi-Chip Module with Multiple Interposers

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6301696B1 (en) * 1999-03-30 2001-10-09 Actel Corporation Final design method of a programmable logic device that is based on an initial design that consists of a partial underlying physical template
JP4686124B2 (ja) * 2002-12-06 2011-05-18 三星電子株式会社 装置の構成をテストする方法および半導体装置
KR100518593B1 (ko) * 2003-09-04 2005-10-04 삼성전자주식회사 다수개의 전원들을 사용하는 시스템-인-패키지(ｓｉｐ)에내장되는 정전기 방지 회로
US7098542B1 (en) * 2003-11-07 2006-08-29 Xilinx, Inc. Multi-chip configuration to connect flip-chips to flip-chips
US20050230842A1 (en) * 2004-04-20 2005-10-20 Texas Instruments Incorporated Multi-chip flip package with substrate for inter-die coupling
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US7698470B2 (en) * 2007-08-06 2010-04-13 Qimonda Ag Integrated circuit, chip stack and data processing system
US8227904B2 (en) * 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US8237274B1 (en) 2010-05-13 2012-08-07 Xilinx, Inc. Integrated circuit package with redundant micro-bumps
US9136236B2 (en) 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
US9065722B2 (en) 2012-12-23 2015-06-23 Advanced Micro Devices, Inc. Die-stacked device with partitioned multi-hop network
US9106229B1 (en) * 2013-03-14 2015-08-11 Altera Corporation Programmable interposer circuitry
JP2014202634A (ja) * 2013-04-05 2014-10-27 国立大学法人徳島大学 電子回路の双方向信号線の電気検査法
US9418966B1 (en) 2015-03-23 2016-08-16 Xilinx, Inc. Semiconductor assembly having bridge module for die-to-die interconnection

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120147567A1 (en) * 2010-12-09 2012-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Networking Packages Based on Interposers
US20140048928A1 (en) * 2012-08-17 2014-02-20 Cisco Technology, Inc. Multi-Chip Module with Multiple Interposers

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