KR102659507B1 - 세라믹 기판 및 정전 척 - Google Patents

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Abstract

세라믹 기판은 기판 본체; 및 기판 본체 내에 마련된 도전체 패턴을 포함한다. 기판 본체는 산화알루미늄을 함유하는 세라믹으로 이루어진다. 도전체 패턴은, 텅스텐을 주성분으로 함유하고 산화니켈, 산화알루미늄 및 이산화규소를 더 함유하는 소결체이다.

Description

세라믹 기판 및 정전 척{CERAMICS SUBSTRATE AND ELECTROSTATIC CHUCK}
본 출원은 일본 특허출원 2018-165830(2018년 9월 5일에 출원) 및 2019-147509(2019년 8월 9일에 출원)에 대한 우선권을 주장하고, 그 전체 내용은 참조에 의해 본원에 포함된다.
본 발명은 세라믹 기판 및 정전 척에 관한 것이다.
배경기술에서, 반도체 웨이퍼 등과 같은 기판을 처리하기 위한 반도체 제조 장치는 반도체 웨이퍼를 유지하기 위한 정전 척을 갖는다. 반도체 제조 장치는, 예를 들면, CVD 장치 또는 PVD 장치, 플라스마 에칭 장치 등과 같은 성막 장치이다. 정전 척은 세라믹 기판의 재치 테이블, 및 재치 테이블의 내부에 배치된 도체 패턴을 갖는다. 이 구성에서, 정전 척은 정전 전극으로서의 도체 패턴으로 재치 테이블에 기판을 유지할 수 있다. 예를 들면, 도체 패턴은, 텅스텐과 같은 고융점 재료를 함유하는 도전성 페이스트를 사용하여 세라믹 기판과 동시에 소성하는 방식으로 형성된다(예를 들면, PTL 1 및 PTL 2 참조). 또한, 반도체 디바이스용 세라믹 기판도 유사한 방식 또는 동일한 방식으로 형성된다(예를 들면, JP-A-H4-331779 및 JP-A-H6-290635 참조).
상술한 정전 척은, 도전성 페이스트가 그린 시트 상에 인쇄되고, 그린 시트 및 도전성 페이스트가 동시에 소결되는 방식으로 형성된다. 예를 들면, 그린 시트는 산화알루미늄(알루미나)을 주성분으로 함유하는 세라믹(알루미나 세라믹)으로 이루어지고, 도전성 페이스트는 텅스텐으로 이루어진다고 상정한다. 이 경우에, 일반적으로 알루미나 세라믹에는 소결조제(예를 들면, 실리카, 마그네시아, 칼시아, 이트리아 등)가 종종 함유된다. 이 방식으로 소결조제를 함유하는 세라믹은, 사용 환경의 온도가 상승함에 따라 감소하기 쉬운 절연 저항값을 갖는다. 따라서, 절연 저항의 온도 의존성이 낮은 소결조제-비함유 알루미나 세라믹을 사용하는 것이 바람직하다. 그러나, 소성 중에 액상으로 변할 수 있는 소결조제가 없으므로, 세라믹과 도체로서 기능하는 텅스텐 사이의 본딩 강도를 얻는 것이 불가능할 수 있다.
특정 실시형태는 세라믹 기판을 제공한다 .
세라믹 기판은,
기판 본체(substrate body); 및
상기 기판 본체 내에 마련된 도전체 패턴을 포함한다.
상기 기판 본체는 산화알루미늄을 함유하는 세라믹으로 이루어진다.
상기 도전체 패턴은, 텅스텐을 주성분으로 함유하고 산화니켈, 산화알루미늄 및 이산화규소를 더 함유하는 소결체이다.
도 1은 제1 실시형태에 따른 정전 척의 개략적인 단면도.
도 2는 정전 척의 개략적인 평면도.
도 3은 정전 척의 제조 프로세스를 나타내는 사시도.
도 4는 정전 척의 제조 프로세스를 나타내는 사시도.
도 5는 정전 척의 제조 프로세스를 나타내는 사시도.
도 6은 정전 척의 제조 프로세스를 나타내는 사시도.
도 7a는 스크래칭 테스트를 나타내는 사시도.
도 7b는 박리 테스트를 나타내는 사시도.
도 8은 시료 각각의 첨가량, 저항, 및 소결성 및 접착성의 평가 결과를 나타내는 설명도.
도 9a 및 도 9b는 시료의 세라믹 및 전극을 나타내는 단면 화상.
도 10은 분석된 시료의 2차 전자 화상(electron image).
도 11은 시료의 산소 분석 결과를 나타내는 단면 화상.
도 12는 시료의 텅스텐 분석 결과를 나타내는 단면 화상.
도 13은 시료의 니켈 분석 결과를 나타내는 단면 화상.
도 14는 시료의 알루미늄 분석 결과를 나타내는 단면 화상.
도 15는 시료의 실리콘 분석 결과를 나타내는 단면 화상.
도 16은 테스트 결과를 나타내는 설명도.
도 17은 세라믹의 온도와 저항값 사이의 관계를 나타내는 설명도.
도 18은 제2 실시형태에 따른 반도체 디바이스 패키지의 개략적인 단면도.
도 19는 반도체 디바이스 패키지의 개략적인 평면도.
이하, 실시형태를 기술한다.
또한, 일부 첨부 도면은 구성 요소를 이해하기 쉽게 하기 위해 구성 요소를 확대해서 나타낸다. 일부 도면에서의 구성 요소는 실제의 것 또는 다른 도면 또는 다른 도면들에서의 것과 치수 비율이 다르다. 또한, 단면도에서, 구성 요소를 이해하기 쉽게 하기 위해 해칭될 일부 구성 요소를 해칭하지 않고 있다.
(제1 실시형태)
도 1은 제1 실시형태에 따른 정전 척의 개략적인 단면도를 나타낸다. 도 1에 나타난 바와 같이, 정전 척(1)은 베이스 플레이트(10), 및 베이스 플레이트(10) 상에 배치된 재치 테이블(20)을 갖는다. 재치 테이블(20)은, 예를 들면, 실리콘 수지 등의 접착제에 의해 베이스 플레이트(10)의 상면에 고정된다. 또한, 재치 테이블(20)은 나사에 의해 베이스 플레이트(10)에 고정될 수 있다.
베이스 플레이트(10)의 재료는, 예를 들면, 알루미늄 또는 초경 합금과 같은 금속 재료, 또는 금속 재료 및 세라믹 재료를 함유하는 복합 재료이다. 예를 들면, 알루미늄 또는 그 합금이 사용되고 그 표면이 알루마이트 처리(절연층을 형성하기 위함)가 되는 방식으로 형성된 재료가, 이용 가능성, 가공 용이성, 우수한 열 전도성 등의 관점에서 사용된다. 예를 들면, 베이스 플레이트(10)에는, 재치 테이블(20)의 상면에 재치된 기판(W)을 냉각하기 위한 냉각제(가스, 냉각수 등)의 공급 경로가 또한 마련될 수 있다. 기판(W)은, 예를 들면, 반도체 웨이퍼이다.
재치 테이블(20)은 기판 본체(21), 및 기판 본체(21) 내부에 마련된 정전 전극(22) 및 발열체(23)를 갖는다.
기판 본체(21)는 기판(W)의 형상을 따른 디스크 형상으로 형성된다. 기판 본체(21)는 산화알루미늄(Al2O3)을 함유하는 세라믹으로 이루어진다. "산화알루미늄을 함유하는 세라믹"은, 산화알루미늄 이외에는 어떠한 다른 무기 성분의 첨가도 없는 세라믹을 의미한다. 세라믹으로 이루어진 기판 본체(21)용 산화알루미늄은 바람직하게는 순도 99.5% 이상이다. 순도 99.5% 이상은 어떠한 소결조제의 첨가도 없이 기판 본체(21)가 형성됨을 의미한다. 또한, 순도 99.5% 이상은 또한 제조 프로세스 등에서 기판 본체(21)가 의도하지 않은 불순물을 함유할 수 있음을 의미한다. 기판 본체(21)는 바람직하게는 상대 밀도가 98% 이상이다. 구체적으로, 산화알루미늄만을 함유하는 세라믹에 대한 기판 본체(21)의 상대 밀도는 바람직하게는 98% 이상이다. 기판 본체(21)에 대한 산화알루미늄의 평균 입도(grain size)는 바람직하게는 1.0㎛ 이상 및 3.0㎛ 이하이다.
재치 테이블(20)을 제조하기 위한 방법으로서, 정전 전극(22)용 금속 재료 및 발열체(23)용 전열(electric heating) 재료의 각각이 그린 시트 사이에 개재되고, 결과적인 그 적층체가 소결된다. 따라서, 기판 본체(21)에 정전 전극(22) 및 발열체(23)가 마련된 재치 테이블(20)이 얻어질 수 있다.
정전 전극(22)은 필름 형상으로 형성된 도전체이다. 본 실시형태에 따른 정전 전극(22)은 바이폴라형이고, 제1 정전 전극(22a) 및 제2 정전 전극(22b)을 갖는다. 또한, 하나의 정전 전극으로 구성되는 유니폴라형 정전 전극이 정전 전극(22)으로서 사용될 수 있다. 텅스텐(W)을 주성분으로 함유하고 산화니켈(NiO), 산화알루미늄 및 이산화규소(SiO2)가 첨가된 도전성 페이스트가 정전 전극(22)의 재료로서 사용될 수 있다.
발열체(23)는 제1 정전 전극(22a) 및 제2 정전 전극(22b) 아래에 배치된다. 발열체(23)는 필름 형상으로 형성된 도전체이다. 발열체(23)는, 기판 본체(21)의 복수의 평면 영역(히터 존)에 대해 독립적으로 가열 제어할 수 있는 복수의 히터 전극으로서 마련된다. 또한, 발열체(23)는 하나의 히터 전극으로서 마련될 수 있다. 텅스텐(W)을 주성분으로 함유하고 산화니켈(NiO), 산화알루미늄 및 이산화규소(SiO2)가 첨가된 도전성 페이스트가 발열체(23)의 재료로서 사용될 수 있다.
도 2에 나타난 바와 같이, 정전 척(1)에 있어서, 재치 테이블(20)의 둘레에서 베이스 플레이트(10)의 둘레부가 노출되도록, 재치 테이블(20)이 디스크 형상의 베이스플레이트(10) 상에 배치된다. 베이스 플레이트(10)의 둘레부에는, 정전 척(1)을 반도체 제조 장치의 챔버에 부착하기 위한 부착 홀(11)이 둘레부를 따라 배열된다. 또한, 재치 테이블(20) 및 베이스 플레이트(10)의 각각은 그 중앙부에 복수의(도 1에서는 3개) 리프트 핀 개구부(12)를 갖는다. 리프트 핀 개구부(12) 내에는, 기판(W)을 상하 방향으로 움직이기 위한 리프트 핀이 삽입된다. 기판이 리프트 핀에 의해 재치 테이블로부터 들어 올려질 경우, 기판(W)은 반송 장치에 의해 자동적으로 반송될 수 있다.
도 1에 나타난 바와 같이, 본 실시형태에 따른 정전 척(1)의 재치 테이블(20) 상에는 기판(W)이 재치된다. 양(+) 전압이 제1 정전 전극(22a)에 인가되고 음(-) 전압이 제2 정전 전극(22b)에 인가된다. 따라서, 제1 정전 전극(22a)에는 양(+) 전하가 축적되고, 제2 정전 전극(22b)에는 음(-) 전하가 축적된다. 이에 따라, 제1 정전 전극(22a)에 대응하는 기판(W)의 부분(Wa)에는 음(-) 전하가 유도되고, 제2 정전 전극(22b)에 대응하는 기판(W)의 부분(Wb)에는 양(+) 전하가 유도된다.
기판(W), 정전 전극(22) 및 기판(W)과 정전 전극(22) 사이에 배치된 재치 테이블(20)의 세라믹 부분(24)(기판 본체(21))을 커패시터로 간주할 경우, 세라믹 부분(24)은 유전층에 대응한다. 기판(W)은, 정전 전극(22)과 기판(W) 사이에서 세라믹 부분(24)을 통해 발생된 쿨롱 힘에 의해, 재치 테이블(20) 상에 정전 흡착된다. 발열체(23)에 의해 재치 테이블(20)이 가열되도록, 미리 정해진 전압이 발열체(23)에 인가된다. 기판(W)은 재치 테이블(20)의 온도에 의해 미리 정해진 온도로 제어된다. 정전 척(1)의 가열 온도는 50℃ 내지 200℃의 범위로 설정되고, 예를 들면, 150℃로 설정된다.
(제조 방법)
다음으로, 상술한 재치 테이블(20)의 제조 방법을 기술한다. 우선, 도 3에 나타난 바와 같이, 세라믹 재료 및 유기 재료로 이루어진 그린 시트(51 내지 53)를 준비한다. 그린 시트(51 내지 53)의 각각은 직사각형 플레이트 형상으로 형성된다. 그린 시트(51 내지 53)의 세라믹 재료는 산화알루미늄을 함유하고 어떠한 소결조제도 없다.
그린 시트(51)에서, 유기 성분이 제거되며, 세라믹 재료는 치밀화되게 소결된다. 따라서, 결과적인 그린 시트(51)는, 도 1에 나타난 기판(W)을 재치할 기판 본체(21)의 부분으로서 기능한다. 그린 시트(52) 상에 도 1에 나타난 정전 전극(22)이 형성되도록, 그린 시트(52)를 소성하여 정전 전극(22)과 발열체(23) 사이의 기판 본체(21)의 부분을 형성한다. 그린 시트(53) 상에 도 1에 나타난 발열체(23)가 형성되도록, 그린 시트(53)를 소성하여 베이스 플레이트(10)에 본딩될 기판 본체(21)의 부분을 형성한다.
다음으로, 도전체 패턴(54)은, 예를 들면 도전성 페이스트를 이용한 인쇄법(스크린 인쇄)에 의해, 그린 시트(52)의 상면에 형성된다. 도전성 페이스트는 텅스텐을 주성분으로 함유하고, 산화니켈, 산화알루미늄, 이산화규소, 및 유기 재료의 혼합물을 더 함유한다. 후술하는 스텝에서, 도전체 패턴(54)을 소성해서, 도 1에 나타난 정전 전극(22)을 형성한다. 또한, 상술한 그린 시트(51)의 하면에 도전체 패턴(54)이 형성될 수 있다.
도전체 패턴(54)의 형성을 위해 사용되는 도전성 페이스트는 텅스텐을 주성분으로 함유하고, 산화니켈, 산화알루미늄, 이산화규소 및 유기 재료의 혼합물을 더 함유한다. 텅스텐에 대한 산화니켈의 첨가량은 바람직하게는 0.2wt% 이상 및 1.0wt% 이하이다. 텅스텐의 소결성을 개선하기 위해, 산화니켈 0.2wt% 이상을 첨가하는 것이 바람직하다. 한편, 산화니켈 5wt% 이상을 첨가할 경우, 텅스텐의 결정이 너무 커져, 정전 전극(22)과 기판 본체(21) 사이에 충분한 접착력을 얻지 못한다. 도전성 페이스트 및 그린 시트의 동시 소성 시, 텅스텐의 평균 입도는 0.5㎛ 이상 및 3.0㎛ 이하일 수 있고, 산화니켈의 평균 입도는 5.0㎛ 이상 및 15.0㎛ 이하일 수 있다.
텅스텐에 대한 산화알루미늄의 첨가량은 바람직하게는 0.2wt% 이상 및 3.0wt% 이하이다. 산화알루미늄을 함유하는 세라믹으로 이루어진 기판 본체(21)와 정전 전극(22) 사이의 접착성을 향상시키기 위해, 산화알루미늄 0.2wt% 이상을 첨가하는 것이 바람직하다. 한편, 산화알루미늄 3.0wt% 초과로 첨가할 경우, 소결성이 낮아진다. 또한, 저항이 증가한다. 도전성 페이스트 및 그린 시트의 동시 소성 시, 산화알루미늄의 평균 입도는 1.0㎛ 이상 및 4.0㎛ 이하일 수 있다.
텅스텐에 대한 이산화규소의 첨가량은 바람직하게는 0.2wt% 이상 및 3.0 이하이다. 이산화규소는 소성 중에 액상으로 변한다. 텅스텐의 소결성 및 정전 전극(22)과 기판 본체(21) 사이의 접착성을 개선하기 위해, 이산화규소 0.2wt% 이상이 첨가되는 것이 바람직하다. 한편, 이산화규소 3.0wt% 초과로 첨가할 경우, 소결성 및 접착성이 낮아진다. 또한, 저항이 증가한다. 도전성 페이스트 및 그린 시트의 동시 소성 시, 이산화규소의 평균 입도는 1.0㎛ 이상 및 12.0㎛ 이하일 수 있다.
다음으로, 도전체 패턴(55)이, 예를 들면, 도전성 페이스트를 이용하는 인쇄법(스크린 인쇄)에 의해, 그린 시트(53)의 상면에 형성된다. 도전체 패턴(55)을 형성하기 위한 도전성 페이스트는, 상술한 도전체 패턴(54)을 형성하기 위한 도전성 페이스트와 동일한 재료를 사용할 수 있다. 후술하는 스텝에서, 도전체 패턴(55)을 소성하여 발열체(23)를 형성한다. 또한, 도전체 패턴(55)은 상술한 그린 시트(52)의 하면에 형성될 수 있다.
다음으로, 도 4에 나타난 바와 같이, 구조체(71a)를 형성하도록, 그린 시트(51 내지 53)를 서로 적층한다. 그린 시트(51 내지 53)가 서로 본딩되도록, 그린 시트(51 내지 53)를 가열 가압한다.
다음으로, 도 5에 나타난 바와 같이, 구조체(71a)의 둘레를 절단하여, 디스크 형상 구조체(71b)를 형성한다. 다음으로, 구조체(71b)를 소성하여, 도 6에 나타난 세라믹 기판(72a)을 얻는다. 소성 중의 온도는, 예를 들면, 1,600℃이다. 도 3 및 도 4에 나타난 도전체 패턴(54 및 55)을 소결함에 의해 얻어진 정전 전극(22) 및 발열체(23)(도 1 참조)는 세라믹 기판(72a)에 내장된다. 이러한 세라믹 기판(72a)은 다양하게 가공된다.
예를 들면, 세라믹 기판(72a)의 대향하는 상면 및 하면을 연마하여, 재치면 및 본딩면을 형성한다. 또한, 도 1에 나타난 리프트 핀 개구부(12)를 세라믹 기판(72a)에 형성한다.
상술한 프로세스에 의해, 재치 테이블(20)이 얻어진다.
(효과)
(시료의 제조)
도 7a에 나타난 시료(80)를 제조했다. 시료(80)는 세라믹 기판(81), 및 세라믹 기판(81)의 상면에 마련된 도전체 패턴(82)을 가졌다. 세라믹 기판(81)은 산화알루미늄을 함유하는 세라믹으로 이루어졌다. 또한, 세라믹 기판(81)은 어떠한 소결조제도 없는 원재료 조성을 가졌다. 세라믹 기판(81)의 산화알루미늄의 순도는 99.5% 이상이었다. 텅스텐을 함유한 도전성 페이스트, 또는 텅스텐을 주성분으로 함유하고 산화니켈, 산화알루미늄 및 이산화규소의 첨가량을 조정한 도전성 페이스트로 도전체 패턴(82)을 형성했다. 도전성 페이스트를 그린 시트 상에 인쇄하여, 일체로 동시에 소성시켰다. 결과적으로, 시료(80)가 형성되었다. 소결된 세라믹 기판(81)에서, 산화알루미늄의 평균 입도는 1.0㎛ 내지 3.0㎛의 범위였다.
도 7b에 나타난 바와 같이, 박리 테스트 중에, 시료(80)의 도전체 패턴(82)의 상면에 구리를 함유하는 은 솔더를 통해 코바르로 이루어진 링(83)을 가열 본딩했다. 장력 테스트 장치는 세라믹 기판(81)을 고정하고, 링(83)의 일 단부를 위로 당기고, 도전체 패턴(82)이 세라믹 기판(81)으로부터 박리될 수 있었던 테스트 힘을 기록했다.
도 8은, 본 발명자에 의해 제조된 각각의 시료(80)의 도전체 패턴(82)을 형성하는 도전성 페이스트에 첨가된 산화니켈(NiO), 산화알루미늄(Al2O3) 및 이산화규소(SiO2)의 첨가량[wt%], 도전체 패턴(82)의 저항[Ωm], 및 도전체 패턴(82)의 소결성 및 접착성의 평가 결과를 나타낸다. 제조된 시료(80)의 도전체 패턴(82)에 대해, 스크래칭 테스트(스크래치 테스트)에 의해 소결성을 평가했고 박리 테스트에 의해 접착성을 평가했다. 또한, 다음 설명에서, 시료 번호 1 내지 시료 번호 20을 시료 1 내지 20으로서 기술한다.
시료 1은, 텅스텐을 함유했지만 산화니켈, 산화알루미늄 및 이산화규소의 어느 것도 첨가하지 않은(즉 첨가가 없는) 도전성 재료의 사용에 의해 형성된 도전체 패턴(82)을 포함했다. 시료 1에서, 도전체 패턴(82)의 저항은 2.85×10-7[Ωm]이었다. 또한, 텅스텐의 저항은 5.29×10-8[Ωm]이다.
그린 시트에 도전성 페이스트를 인쇄하고 그린 시트 및 도전성 페이스트를 소성함으로써 시료 1을 얻었다. 그린 시트는 산화알루미늄으로 이루어졌고 어떠한 소결조제도 없었다. 도전성 페이스트는 텅스텐만으로 이루어졌다. 시료 1에서, 액상 성분은 그린 시트 및 도전성 페이스트에 함유되지 않았다. 따라서, 도전성 페이스트에 함유된 텅스텐의 소성은 진행되지 않아 도전성 패턴(82)의 강도를 얻을 수 없었다. 또한, 세라믹 기판(81) 및 도전성 패턴(82) 사이의 접착력을 얻을 수 없었다.
시료 2 내지 20의 각각은 도전성 페이스트의 사용에 의해 형성된 도전체 패턴을 포함한다. 도전성 페이스트는 텅스텐을 주성분으로 함유했고 산화니켈, 산화알루미늄 및 이산화규소가 첨가되었다. 시료 3 내지 12 및 시료 14 내지 20은 상술한 적절한 조성물(내용물)을 갖는 도전성 페이스트를 사용한 도전성 패턴(82)을 각각 포함한 시료였다. 시료 3 내지 12 및 시료 14 내지 20에서의 각각의 도전체 패턴(82)과 세라믹 기판(81) 사이의 도전성 패턴(82)의 소결성 및 접착성이 우수로 평가되었다.
시료 2에 대하여, 산화니켈, 산화알루미늄 및 이산화규소의 첨가량이 각각 0.1wt%인 도전성 페이스트를 사용했다. 시료 13에 대하여, 산화니켈의 첨가량이 0.1wt%이었고 산화알루미늄 및 이산화규소의 첨가량이 각각 1wt%인 도전성 페이스트를 사용했다. 산화니켈의 첨가량이 적었으므로(0.1wt%), 텅스텐의 소결성이 낮아 나쁨으로 평가되었다.
또한, 소결성이 나쁨이었던 각각의 도전체 패턴(82)(나쁨으로 평가된 각각의 시료 1, 2 및 13에 대해)에서, 박리 테스트용 시험편을 도전체 패턴(82)에 연결할 수 없었다. 따라서, 장력 테스트에 의한 도전체 패턴(82)의 접착성의 평가를 수행할 수 없었다.
도 9a는, 도전성 페이스트를 그린 시트의 전면에 인쇄하여, 일체로 동시에 소성한 시료의 SEM 화상을 나타낸다. 도전성 페이스트는 텅스텐을 주성분으로 함유했고 산화니켈 0.5wt%, 산화알루미늄 2.0wt%, 및 이산화규소 2.0wt%가 첨가되었다. 그린 시트는 상술한 세라믹 기판(81)을 형성했다. 도 9a에서, 도전체 패턴(82)은 중앙부에 배치되고, 세라믹 기판(81)은 도전체 패턴(82)의 하측에 배치된다. 시료에서, 우수한 소결성을 갖는 도전체 패턴(82)을 확인할 수 있다.
도 9b는, 텅스텐으로 이루어진 첨가제-비함유 도전성 재료의 사용에 의해 도전체 패턴(82)이 형성된 시료의 SEM 화상을 나타낸다. 시료에서, 도전체 패턴(82)은 소결성이 낮았고, 또한 강도가 낮았다.
도 9a에 나타난 시료를 EPMA(Electron Probe MicroAnalyzer)에 의해 분석했다. 도 10은 분석된 시료의 2차 전자 화상이다.
도 11은 시료의 산소 분석 결과를 나타내는 단면 화상이다. 산소는 세라믹 기판(81) 및 도전체 패턴(82) 모두에 존재한다. 산소는 알루미늄 또는 실리콘(후술함)과 거의 동일한 위치에 존재하고, 이에 따라 알루미늄 및 실리콘이 소성 후에도 산화물로서 존재함이 밝혀졌다. 도 12는 시료의 텅스텐 분석 결과를 나타내는 단면 화상이다. 텅스텐은 도전체 패턴(82)에 로컬화되고, 세라믹 기판(81)으로 확산되지 않는다. 도전체 패턴(82)의 양호한 소결 특성 및 세라믹 기판(81)의 양호한 전기적 특성을 얻기 위해, 텅스텐은 도전체 패턴(82)에만 존재하는 것이 바람직하다.
도 13은 시료의 니켈 분석 결과를 나타내는 단면 화상이다. 니켈은 도전체 패턴(82)에 로컬화되고, 세라믹 기판(81)으로 확산되지 않는다. 도전체 패턴(82)의 양호한 소결 특성 및 세라믹 기판(81)의 양호한 전기적 특성을 얻기 위해, 니켈은 도전체 패턴(82)에만 존재하는 것이 바람직하다.
도 14는 시료의 알루미늄 분석 결과를 나타내는 단면 화상이다. 알루미늄은 도전체 패턴(82) 및 세라믹 기판(81)의 모두에 존재한다. 도전체 패턴(82)과 세라믹 기판(81) 사이의 본딩 강도가 개선된다고 여겨진다.
도 15는 시료의 실리콘 분석 결과를 나타내는 단면 화상이다. 실리콘은 도전체 패턴(82) 및 세라믹 기판(81)의 모두에 존재한다. 이와 관련해서, 세라믹 기판(81) 내의 실리콘은 도전체 패턴(82)과 세라믹 기판(81) 사이의 계면으로부터 10㎛의 범위 내에만 존재했고 그 범위 넘어서는 존재하지 않았음을 확인했다. 따라서, 도전체 패턴(82)과 세라믹 기판(81) 사이의 본딩 강도는 세라믹 기판(81)의 전기적 특성의 열화 없이 개선된다고 여겨진다.
한편, 이산화규소 대신에 산화마그네슘을 사용했을 경우, 상술한 것에 가까운 분포를 얻었지만, 세라믹 기판(81)을 향한 마그네슘의 확산 양이 컸고, 도전체 패턴(82)과 세라믹 기판(81) 사이의 본딩 강도가 산화규소가 사용된 경우에서보다 약했음을 확인했다.
도 16에 나타난 바 B1, B2 및 B3은, 후술하는 시료의 도전체 패턴에 대한 접착 강도를 박리 테스트에 의해 확인한 경우의 테스트 힘[N]의 범위를 나타낸다. 바 B1는, 첨가제-비함유 도전성 페이스트의 사용에 의해 형성된 도전체 패턴의 테스트 결과를 나타낸다. 바 B2는, 산화니켈 0.5wt%, 산화알루미늄 1.0wt%, 및 이산화규소 1.0wt%가 첨가된 도전성 페이스트의 사용에 의해 형성된 도전체 패턴의 테스트 결과를 나타낸다. 바 B3은, 산화니켈 0.5wt%, 산화알루미늄 2.0wt%, 및 이산화규소 2.0wt%가 첨가된 도전성 페이스트의 사용에 의해 형성된 도전체 패턴의 테스트 결과를 나타낸다. 산화알루미늄 및 이산화규소가 첨가되므로, 도전체 패턴의 접착 강도가 개선될 수 있다. 또한, 산화알루미늄 및 이산화규소의 함유량이 증가될 경우, 도전체 패턴의 접착 강도가 보다 크게 개선될 수 있다.
도 17에서, 실선은, 어떠한 소결조제도 함유하지 않는 산화알루미늄의 그린 시트를 소결한 세라믹(이하 첨가제-비함유 세라믹이라고 함)의 저항값과 온도 사이의 관계를 나타내고, 일점 쇄선은 소결조제를 함유하는 조성물을 갖는 그린 시트를 소결한 세라믹(이하 첨가제 함유 세라믹이라고 함)의 저항값과 온도 사이의 관계를 나타낸다. 첨가제-비함유 세라믹은 온도 변화에 대한 저항값의 변화가 작지만, 첨가제 함유 세라믹은 첨가제-비함유 세라믹보다 온도 변화에 대한 저항값의 변화가 크다. 즉, 첨가제-비함유 세라믹은 절연 저항의 낮은 온도 의존성을 갖는다. 정전 척에 사용되는 세라믹의 요구 특성으로서, 사용 환경의 온도가 상승할 경우에도 절연 저항이 그다지 감소하지 않는 것이 바람직하다. 이러한 특성을 갖는 첨가제-비함유 세라믹은 정전 전극(22)을 포함하는 기판 본체(21)로서 효과적이다.
(다른 비교예)
· 소결성의 확인
산화니켈 5wt%를 함유하는 도전성 페이스트를 소결조제-비함유 그린 시트 상에 인쇄하고 일체로 동시에 소성하는 방식으로 시료를 제조했다. SEM(Scanning Electron Microscope) 및 EDX(Energy Dispersive X-ray spectrometry)에 기초한 시료의 단면 화상을 얻었다. 단면 화상에서, 소성 후의 전극에서 텅스텐의 결정이 너무 커졌다. 이러한 텅스텐의 결정은 세라믹 기판으로부터 박리되기 쉬웠다.
· 도전체 패턴의 저항의 확인
산화니켈, 산화알루미늄 및 이산화규소가 없는 도전성 페이스트를 소결조제-비함유 그린 시트에 인쇄하여, 일체로 동시에 소성하는 방식으로 시료를 제조했다. 시료에서, 도전체 패턴의 저항은 2.85×10-7[Ωm]이었다.
산화니켈 1wt%, 산화알루미늄 3wt% 및 이산화규소 3wt%를 함유하는 도전성 페이스트를 소결조제-비함유 그린 시트에 인쇄하고, 일체로 동시에 소성하는 방식으로 시료를 제조했다. 시료에서, 도전체 패턴의 저항은 2.84×10-7[Ωm]이어서, 상술한 시료와 동일한 수준의 저항을 얻을 수 있었다.
산화니켈 1wt% 및 산화알루미늄 10wt%를 함유하지만 이산화규소가 없는 도전성 페이스트를 소결조제-비함유 그린 시트에 인쇄하여, 일체로 동시에 소성하는 방식으로 시료를 제조했다. 시료에서, 도전체 패턴의 저항은 1.24×10-6[Ωm]이어서, 저항이 증가했다.
본 실시형태에 따르면, 상술한 바와 같이, 다음 효과가 얻어질 수 있다.
(1) 정전 척(1)의 재치 테이블(20)은 기판 본체(21), 및 기판 본체(21) 내에 마련된 정전 전극(22)을 포함한다. 기판 본체(21)는 산화알루미늄(Al2O3)을 함유하는 세라믹으로 이루어진다. 정전 전극(22)은 텅스텐(W)을 주성분으로 함유하고 산화니켈(NiO), 산화알루미늄(Al2O3), 및 이산화규소(SiO2)를 더 함유하는 소결체이다. 정전 전극(22)이 이러한 구성을 갖도록 형성될 경우, 기판 본체(21)의 세라믹의 어떠한 특성도 저하시키지 않고 정전 전극(22)을 포함하는 재치 테이블(20)을 얻을 수 있다.
(2) 텅스텐의 소결성은 산화니켈로 인해 개선된다. 세라믹과 텅스텐 사이의 접착성은 산화알루미늄 및 이산화규소로 인해 개선된다. 따라서, 어떠한 소결조제도 사용할 필요가 없다. 따라서, 세라믹의 어떠한 특성도 저하시키지 않고 정전 전극(22)을 포함하는 재치 테이블(20)을 얻을 수 있다.
(3) 기판 본체(21)의 세라믹은 순도 99.5% 이상을 갖는다. 이러한 기판 본체(21)는 절연 저항의 낮은 온도 의존성을 갖고 온도 상승에 대해 절연 저항이 저하되는 것을 억제할 수 있다.
(4) 기판 본체(21)의 세라믹은 상대 밀도 98% 이상을 갖는다. 이러한 기판 본체(21)는 그 전면 및 내부에 적은 수의 포어(pore)를 갖는다. 포어는 기판 본체(21)의 흡착에 영향을 미친다. 따라서, 상대 밀도가 높은 기판 본체(21)는 정전 척(1)으로서 특히 바람직하다.
(제2 실시형태)
도 18은 제2 실시형태에 따른 반도체 디바이스 패키지의 개략적인 단면도이다. 도 13은 반도체 디바이스 패키지의 개략적인 평면을 나타낸다.
도 18에 나타난 바와 같이, 반도체 디바이스 패키지(100)는 세라믹 기판(110), 히트 싱크(150), 및 외부 접속 단자(160)를 갖는다. 히트 싱크(150)는 세라믹 기판(110)에 브레이징(brazing)된다.
세라믹 기판(110)은 복수의(본 실시형태에서는 4개) 적층된 세라믹 베이스재(111, 112, 113 및 114), 텅스텐으로 이루어진 배선 패턴(121, 122, 123 및 124), 및 세라믹 베이스재(112, 113 및 114)를 관통하는 비아(132, 133 및 134)를 갖는다. 비아(132)는 배선 패턴(121 및 122)을 서로 연결한다. 비아(133)는 배선 패턴(122 및 123)을 서로 연결한다. 비아(134)는 배선 패턴(123 및 124)을 서로 연결한다. 세라믹 기판(110)은 세라믹 베이스재(111 내지 114)에 의해 구성된 기판 본체, 및 텅스텐으로 이루어진 배선 패턴(121 내지 124)을 갖는다.
도 18 및 도 19에 나타난 바와 같이, 캐비티(170)가 세라믹 베이스재(112, 113 및 114)의 중앙부를 관통하도록 세라믹 기판(110) 내에 마련되어, 반도체 소자(200)가 캐비티(170) 내에 탑재될 수 있다. 배선 패턴(121)은, 캐비티(170)를 둘러싸도록, 세라믹 베이스재(112)의 상면에 배치된다. 배선 패턴(121)을 노출하는 개구부(111X)가 세라믹 베이스재(111) 내에 형성된다.
세라믹 베이스재(111 내지 114)는 산화알루미늄을 함유하는 세라믹으로 이루어진다. 배선 패턴(121 내지 124) 및 비아(132 내지 134)는, 텅스텐을 주성분으로 함유하고 산화니켈, 산화알루미늄 및 이산화규소를 더 함유하는 소결체이다. 세라믹 기판(110)은, 제1 실시형태의 재치 테이블(20)과 유사한 또는 동일한 제조 방법으로 제조될 수 있다.
반도체 디바이스 패키지(100)에서, 반도체 소자(200)가 히트 싱크(150) 상에 탑재된다. 반도체 소자(200)의 패드는 본딩 와이어 등에 의해 세라믹 기판(110)의 배선 패턴(121)에 전기적으로 접속된다. 따라서, 반도체 소자(200)는 배선 패턴(121 내지 124) 및 비아(132 및 134)를 통해 외부 접속 단자(160)에 접속된다.
이러한 반도체 디바이스 패키지(100)에서, 제1 실시형태와 유사한 방식 또는 동일한 방식으로 기판 본체를 형성하는 세라믹 베이스재(111 내지 114)의 특성을 저하시키지 않고 배선 패턴(121 내지 124)을 포함하는 세라믹 기판(110)을 얻을 수 있다. 세라믹 기판(110)에서, 세라믹 기판(110) 내의 배선 패턴(121 내지 124)과 세라믹 베이스재(111 내지 114) 사이의 접착성이 개선될 수 있다.
(다른 실시형태)
또한, 상술한 실시형태는 다음 실시형태의 어느 하나로 수행될 수 있다. 상술한 제1 실시형태에서 정전 척에 포함되는 임의의 부재 또는 부재들 또는 그 배치는 적절히 변경될 수 있다.
상술한 제1 실시형태에서의 히트 싱크(23)는 재치 테이블(20)과 베이스 플레이트(10) 사이에 배치될 수 있다. 또한, 히트 싱크(23)는 베이스 플레이트(10) 내부에 마련될 수 있다. 또한, 히트 싱크(23)는 정전 척의 하측에 외부 부착될 수 있다.
제1 실시형태 및 변형예의 어느 하나에 따른 정전 척은 반도체 제조 장치, 예를 들면 드라이 에칭 장치(예를 들면, 평행 평판형 반응성 이온 에칭(RIE) 장치)에 적용될 수 있다.
바람직한 실시형태 등을 구체적으로 설명했지만, 본 발명의 개념은 상술한 실시형태 등에 제한되지 않고, 다양한 변형 및 치환이 특허청구범위의 범위에서 벗어나지 않고 상술한 실시형태 등에서 이루어질 수 있다.

Claims (13)

  1. 세라믹 기판으로서,
    기판 본체(substrate body); 및
    상기 기판 본체 내에 마련된 도전체 패턴을 포함하고,
    상기 기판 본체는 산화알루미늄을 함유하는 세라믹으로 이루어지고,
    상기 도전체 패턴은, 텅스텐을 함유하고 산화니켈, 산화알루미늄 및 이산화규소를 더 함유하는 소결체이고,
    상기 기판 본체는, 상기 산화알루미늄의 순도가 99.5% 이상인, 세라믹 기판.
  2. 제1항에 있어서,
    니켈이 상기 도전체 패턴에 로컬화되는, 세라믹 기판.
  3. 제1항에 있어서,
    상기 세라믹 기판이 반도체 디바이스 패키지에 사용되는, 세라믹 기판.
  4. 정전 척으로서,
    기판 본체; 및
    상기 기판 본체 내에 마련된 정전 전극을 포함하고,
    상기 기판 본체는 산화알루미늄을 함유하는 세라믹으로 이루어지고,
    상기 정전 전극은, 텅스텐을 함유하고 산화니켈, 산화알루미늄, 및 이산화규소를 더 포함하는 소결체이고,
    상기 기판 본체는, 상기 산화알루미늄의 순도가 99.5% 이상인, 정전 척.
  5. 제4항에 있어서,
    니켈이 상기 정전 전극에 로컬화되는, 정전 척.
  6. 제4항에 있어서,
    상기 정전 전극은, 텅스텐을 함유하고 산화니켈, 산화알루미늄 및 이산화규소를 더 함유하는 도전성 페이스트의 소결체이고,
    상기 도전성 페이스트에서, 상기 텅스텐에 대한 상기 산화니켈의 첨가량은 0.2wt% 내지 1.0wt%의 범위인, 정전 척.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 정전 전극은, 텅스텐을 함유하고 산화니켈, 산화알루미늄 및 이산화규소를 더 함유하는 도전성 페이스트의 소결체이고,
    상기 도전성 페이스트에서, 상기 텅스텐에 대한 상기 산화알루미늄의 첨가량은 0.2wt% 내지 3.0wt%의 범위이고, 상기 텅스텐에 대한 상기 이산화규소의 첨가량은 0.2wt% 내지 3.0wt%의 범위인, 정전 척.
  8. 삭제
  9. 제4항 내지 제6항 중 어느 한 항에 있어서,
    산화알루미늄만을 함유하는 세라믹에 대한 상기 기판 본체의 상대 밀도는 98% 이상인, 정전 척.
  10. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 세라믹에 함유된 산화알루미늄의 평균 입도(grain size)는 1.0㎛ 내지 3.0㎛의 범위인, 정전 척.
  11. 기판 본체 및 상기 기판 본체 내에 마련된 정전 전극을 포함하는 정전 척을 제조하는 방법으로서,
    산화알루미늄 및 유기 재료로 이루어지는 소결조제-비함유 그린 시트를 준비하는 스텝;
    상기 그린 시트 상에 도전성 페이스트를 패터닝하여, 상기 그린 시트 상에 도전체 패턴을 형성하는 스텝 ― 상기 도전성 페이스트는 텅스텐을 함유하고 산화니켈, 산화알루미늄 및 이산화규소를 더 함유함 ―; 및
    상기 그린 시트 및 상기 도전체 패턴을 소성하여, 상기 기판 본체 및 상기 정전 전극을 형성하는 스텝을 포함하고,
    상기 기판 본체는, 상기 산화알루미늄의 순도가 99.5% 이상인, 방법.
  12. 제11항에 있어서,
    상기 텅스텐에 대한 상기 산화니켈의 첨가량은 0.2wt% 내지 1.0wt%의 범위인, 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 텅스텐에 대한 상기 산화알루미늄의 첨가량은 0.2wt% 내지 3.0wt%의 범위이고, 상기 텅스텐에 대한 상기 이산화규소의 첨가량은 0.2wt% 내지 3.0wt%의 범위인, 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230287A (ja) 1999-11-25 2001-08-24 Ibiden Co Ltd ウエハプローバ及びそれに用いられる検査用ステージ
JP2003289027A (ja) * 2002-11-26 2003-10-10 Ibiden Co Ltd セラミック基板
JP2017059771A (ja) 2015-09-18 2017-03-23 住友大阪セメント株式会社 静電チャック装置及びその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04331779A (ja) * 1991-05-08 1992-11-19 Nippon Steel Corp 酸化物系セラミックスのメタライズ法
JPH06290635A (ja) * 1993-04-01 1994-10-18 Toray Ind Inc 感光性導電ペースト

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230287A (ja) 1999-11-25 2001-08-24 Ibiden Co Ltd ウエハプローバ及びそれに用いられる検査用ステージ
JP2003289027A (ja) * 2002-11-26 2003-10-10 Ibiden Co Ltd セラミック基板
JP2017059771A (ja) 2015-09-18 2017-03-23 住友大阪セメント株式会社 静電チャック装置及びその製造方法

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