KR102652151B1 - 2차원 재료를 가지는 반도체 소자 - Google Patents

2차원 재료를 가지는 반도체 소자 Download PDF

Info

Publication number
KR102652151B1
KR102652151B1 KR1020200179871A KR20200179871A KR102652151B1 KR 102652151 B1 KR102652151 B1 KR 102652151B1 KR 1020200179871 A KR1020200179871 A KR 1020200179871A KR 20200179871 A KR20200179871 A KR 20200179871A KR 102652151 B1 KR102652151 B1 KR 102652151B1
Authority
KR
South Korea
Prior art keywords
layer
carrier film
monolayer
substrate
hard mask
Prior art date
Application number
KR1020200179871A
Other languages
English (en)
Other versions
KR20210148835A (ko
Inventor
체-안 첸
라인-종 리
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/078,247 external-priority patent/US11688605B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210148835A publication Critical patent/KR20210148835A/ko
Application granted granted Critical
Publication of KR102652151B1 publication Critical patent/KR102652151B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02568—Chalcogenide semiconducting materials not being oxides, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H01L21/7813—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate leaving a reusable substrate, e.g. epitaxial lift off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7606—Transistor-like structures, e.g. hot electron transistor [HET]; metal base transistor [MBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Weting (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Led Devices (AREA)

Abstract

본 개시 내용은 제1의 기판 상에 제1의 2차원(2D) 층을 형성하고, 캐리어 필름에 제2의 2D 층을 부착하는 단계를 포함하는 방법을 설명한다. 방법은 또한 제1의 및 제2의 2D 층을 포함하는 이종 스택을 형성하도록 제2의 2D 층을 제1의 2D 층에 결합시키는 단계를 포함한다. 방법은 제1의 기판으로부터 이종 스택의 제1의 2D 층을 분리하고, 제2의 기판에 이종 스택을 부착하는 단계를 더 포함한다. 방법은 제2의 2D 층으로부터 캐리어 필름을 제거하는 단계를 더 포함한다.

Description

2차원 재료를 가지는 반도체 소자{SEMICONDUCTOR DEVICE WITH TWO-DIMENSIONAL MATERIALS}
관련 출원에 대한 상호 참조
본 출원은 2020년 5월 28일자 출원되었고 그 전체가 여기에 참조로 포함된 "2차원 재료를 가지는 반도체 소자를 형성하는 방법"이라는 제하의 미국 가특허 출원 제63/031,229호의 이익을 주장한다.
배경
반도체 기술이 발전함에 따라 더 높은 저장 용량, 더 빠른 처리 시스템, 더 높은 성능 및 더 낮은 비용에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해 반도체 산업은 반도체 소자의 크기를 지속적으로 축소하고 있다. 소자 풋프린트를 줄이고 소자 성능을 향상시키기 위해 반도체 소자의 채넣 영역을 형성하는 데 2차원(2D) 재료층이 사용될 수 있다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따라 2차원(2D) 재료층을 전사하는 방법의 흐름도이다.
도 2-5는 일부 실시예에 따른 제조 공정의 다양한 단계에서의 2D 재료층의 다양한 도면을 예시한다.
도 6은 일부 실시예에 따른 2D 재료층을 전사하는 방법의 흐름도이다.
도 7-10은 일부 실시예에 따른 제조 공정의 다양한 단계에서의 2D 재료층의 다양한 도면을 예시한다.
도 11은 일부 실시예에 따른 2D 재료층을 전사하는 방법의 흐름도이다.
도 12-15는 일부 실시예에 따른 제조 공정의 다양한 단계에서의 2D 재료층의 다양한 도면을 예시한다.
도 16은 일부 실시예에 따른 2D 재료층을 전사하는 방법의 흐름도이다.
도 17-21은 일부 실시예에 따른 제조 공정의 다양한 단계에서의 2D 재료층의 다양한 도면을 예시한다.
도 22a 및 도 22b는 일부 실시예에 따른 전사 공정 중의 2D 재료의 헤테로 스택(heterostack)을 예시한다.
도 23은 일부 실시예에 따른 3차원(3D) 모놀리식 반도체 소자를 예시한다.
이제 첨부 도면을 참조로 예시적인 실시예를 설명한다. 도면에서, 유사한 참조 번호는 전체적으로 동일하고 기능적으로 유사하며 및/또는 구조적으로 유사한 요소를 지시한다.
다음의 개시 내용은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2의 특징부 상에 제1의 특징부의 형성은 제1의 및 제2의 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1의 및 제2의 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1의 및 제2의 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 여기에 사용되는 바와 같이, 제2의 특징부 상에 제1의 특징부를 형성한다는 것은 제1의 특징부가 제2의 특징부와 직접 접촉되게 형성됨을 의미한다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
본 명세서에 사용된 "공칭값"이란 용어는 제품 또는 공정의 설계 단계 중에 설정되는 구성 요소 또는 공정 조작에 대한 특성 또는 파라미터의 원하는 값 또는 목표값에 해당 원하는 값보다 크고 및/또는 작은 값의 범위가 부가된 값을 말한다. 상기 값의 범위는 일반적으로 제조 공정 또는 공차의 약간의 변동으로 인한 것이다.
일부 실시예에서, "약" 및 "실질적으로"라는 용어는 주어진 값의 5% 내에서 변하는(예, 주어진 값의 ±1%, ±2%, ±3%, ±4%, ±5%) 주어진 양의 값을 나타낼 수 있다. 이러한 값은 예시일뿐이며 제한하려는 의도가 아니다. "약" 및 "실질적으로"라는 용어는 당업계(들)의 숙련자에 의해 여기에서의 학습의 측면에서 해석된 값의 비율을 지칭할 수 있다.
본 개시 내용은 예시적인 상보성 금속 산화물 반도체(CMOS) 소자를 형성하는 방법을 제공한다. 이 방법은 또한 게이트-올-어라운드(GAA) 전계효과 트랜지스터(FET), 핀형 FET(finFET), 수평 또는 수직 GAA finFET 및 평면 FET와 같은 임의의 적절한 반도체 구조체를 형성하는 데 적용될 수 있다. FET의 예는 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)이다. MOSFET은 예를 들어, (i) 반도체 웨이퍼와 같은 기판 내부와 그 평면 상에 형성되거나 또는 (ii) 수직 구조체로 구성된 평면 구조체일 수 있다. "FinFET"라는 용어는 웨이퍼의 평면에 대해 수직으로 배향된 핀 위에 형성된 FET를 지칭한다. 본 명세서에서 사용되는 "수직"이란 용어는 기판의 표면에 명목상 수직인 것을 의미한다.
현재 실리콘-계 트랜지스터의 성능 및 확장성은 향상된 정전기 제어, 변형된 채널에 의한 전송 향상, 개선된 도펀트 활성화 및 기생 저항 감소를 위한 새로운 장치 아키텍처와 같은 다양한 강화 기술의 구현에도 불구하고 근본적인 한계에 도달하고 있다. 더 높은 패킹 밀도를 달성하기 위해 소자 크기가 축소됨에 따라, 실리콘-계 트랜지스터를 축소하는 것이 과제가 되고 있다.
2차원(2D) 재료는 화학적 결합(bond)에 의해 함께 결합된 복수의 재료 단층이며, 성능을 높이기 위해 다양한 응용에 사용될 수 있다. 예를 들어, 2D 재료는 반도체 소자, 전극, 정수 장치 및 광전지 장치에서 구현될 수 있다. 복수의 개별 2D 단층은 서로 적층되어 2D 재료층의 스택을 형성할 수 있으며, 2D 재료층의 스택의 두께는 상이한 수의 개별 단층의 적층을 통해 변경될 수 있다. 2D 재료 스택은 반도체 트랜지스터 소자에 채널 영역을 형성하는 데 사용되어 소자 풋프린트를 줄이고 소자 성능을 향상시킬 수 있다. 반도체 소자에 2D 재료의 구현은 2D 재료 단층을 캐리어 필름에 부착하고, 호스트 웨이퍼로부터 2D 재료 단층을 제거하고, 추가의 제조 작업을 위해 반도체 기판 상에 배치하는 단계를 포함할 수 있는 박막 전사 공정을 통해 달성될 수 있다. 2D 재료 단층은 원자 수준의 두께를 갖기 때문에, 높은 수준의 2D 재료 단층의 청결도를 유지하는 것은 높은 소자 성능 및 수율을 달성하는 데 중요하다. 그러나, 다양한 제조 공정 및 전사 공정의 부산물은 2D 재료 단층, 특히 2인치 및 3인치 웨이퍼의 넓은 영역에 바람직하지 않은 잔류물을 남길 수 있다. 계면 오염을 제거하기 위해 세정 공정을 적용하면 2D 재료 단층의 표면이 손상될 수 있다. 예를 들어, 물 및 탄화수소와 같은 흡착물이 2D 재료의 표면을 피복할 수 있다. 건식 플라즈마 에칭, 습식 에칭 및 어닐링을 포함하는 세정 공정은 표면 거칠기를 증가시키거나 단일층을 관통 에칭할 수 있는 반면, 세정 공정 후에 에칭 부산물이 표면에 남겨질 수 있다. 또한 솔벤트 세정 공정도 역시 단층 표면에 잔류물을 남길 수 있다.
본 개시 내용의 다양한 실시예는 실질적으로 잔류물이 없는 2D 재료(예, 무-잔류물 2D 재료)를 포함하는 반도체 소자를 형성하는 방법을 설명한다. 2D 재료층들이 반 데르 발스 힘을 통해 함께 적층되어 기판으로 전사될 수 있다. 일부 실시예에서, 각각의 2D 재료 단층 사이의 계면에는 실질적으로 잔류물이 없을 수 있다(예, 무-잔류물). 일부 실시예에서, 재료층 스택의 상부 및 하부 표면에도 역시 실질적으로 잔류물이 없을 수 있다. 일부 실시예에서, 제1의 2D 재료 단층이 반 데르 발스 힘을 통해 제2의 2D 재료 단층에 부착되어 반 데르 발스 이종 스택(heterostack)을 형성한다. 스택은 캐리어 층(예, 중합체 필름)에 부착될 수 있고, 추가 처리를 위해 기판으로 전사될 수 있다. 추가의 부착 및 웨이퍼 스케일 전사 공정을 수행하는 것에 의해 추가의 2D 재료 단층들을 이종 스택에 추가할 수 있다. 반 데르 발스 힘을 사용하여 2D 재료의 이종 스택을 형성하는 것은 무엇보다도 전사 후 실질적으로 잔류물이 없는 표면과 손상되지 않은 층의 이점을 제공할 수 있다. 또한, 웨이퍼 스케일 전사 공정 중에 2D 재료층을 함께 결합하는 데 접착제가 필요하지 않다.
도 1은 일부 실시예에 따른 2D 재료를 포함하는 이종 스택을 형성하는 방법(100)의 흐름도이다. 설명을 위해, 도 1에 예시된 동작은 도 2-5에 제시된 예시적인 제조 공정을 참조로 설명될 것이다. 동작은 특정 용례에 따라 다른 순서로 수행되거나 수행되지 않을 수 있다. 방법(100)은 완전한 반도체 소자를 제조하지 않을 수 있다는 점에 유의해야 한다. 따라서, 방법(100) 이전, 도중 및 이후에 추가의 공정이 제공될 수 있으며, 일부 다른 공정은 여기서 간략하게만 기술될 수 있음을 이해해야 한다. 도 2-5에 기술된 전사 공정은 구조체를 주변 환경에 노출시키지 않고 진공 상태의 처리 챔버에서 수행될 수 있으며, 이는 결국 계면에서 반 데르 발스 힘의 크기를 증가시키는 표면 산화 및 오염물 흡착을 방지하는 이점을 제공할 수 있다. 일부 실시예에서, 진공 수준은 약 1×10-3 Torr 내지 약 1×10-5 Torr로 유지될 수 있다.
도 1을 참조하면, 102 동작에서, 일부 실시예에 따라, 제1의 2D 재료 단층이 기판 상에 성막된다. 도 2에 예시된 바와 같이, 제1의 단층(206)이 기판(201) 상에 성막된다. 일부 실시예에서, 다양한 구조체는 단순화를 위해 집합적으로 기판으로 지칭된다. 예를 들어, 기판(201)은 벌크 기판(202) 및 금속층(204)을 포함할 수 있다. 벌크 기판(202)은 캐리어 웨이퍼일 수 있고, 원소 반도체, 화합물 반도체, 합금 반도체 및 임의의 적절한 재료와 같은 적절한 재료를 사용하여 형성될 수 있다. 예를 들어, 벌크 기판(202)은 실리콘, 실리콘 산화물, 사파이어, 실리콘 질화물, 티타늄 질화물, 실리콘 게르마늄, 임의의 적절한 재료 및 이들의 조합을 사용하여 형성될 수 있다. 금속층(204)은 구리와 같은 적절한 금속 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 니켈, 금, 구리, 루테늄, 텅스텐, 은, 코발트, 임의의 적절한 금속 및 이들의 조합을 사용하여 금속층(204)을 형성할 수 있다. 성막 공정은 기판 또는 성막 필름을 주변에 노출시키지 않고 진공하에 유지되는 성막 챔버 내에서 수행될 수 있기 때문에, 제1의 단층(206)의 상부 표면은 성막 공정 후에 실질적으로 잔류물이 없을 수 있다.
제1의 2D 재료 단층(206)은 금속층(204) 상에 성막될 수 있다. 일부 실시예에서, 제1의 단층(206)은 벌크 기판(202) 상에 직접 성막될 수 있다. 일부 실시예에서, 제1의 단층(206)은 육방정 붕소 질화물(h-BN) 재료와 같은 적절한 2D 재료를 사용하여 형성될 수 있다. 제1의 단층(206)은 (i) 원자층 성막(ALD); (ii) 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 초고진공 CVD(UHVCVD), 감압 CVD(RPCVD) 및 임의의 다른 적절한 CVD와 같은 화학적 기상 성막(CVD); (iii) 분자빔 에피택시(MBE) 공정; (iv) 임의의 적절한 에피택셜 공정; 및 (v) 이들의 조합과 같은 적절한 성막 방법을 이용하여 성막될 수 있다. 제1의 단층(206)의 두께(t)는 2D 재료 단층의 두께일 수 있다. 예를 들어, h-BN 재료를 사용하여 형성되는 제1의 단층(206)은 약 0.33 nm의 두께(t)를 가진다. 일부 실시예에서, 두께(t)는 약 0.30 nm 내지 약 0.36 nm일 수 있다. 일부 실시예에서, 두께(t)는 약 0.2 nm 내지 약 0.8 nm일 수 있다.
도 1을 참조하면, 104 동작에서, 일부 실시예에 따라, 제2의 2D 재료 단층이 제1의 2D 재료 단층에 부착된다. 도 3a에 예시된 바와 같이, 제2의 단층(310)이 제1의 단층(206)에 부착된다. 일부 실시예에서, 상기 부착 공정 이전에 캐리어 필름이 제2의 단층(310)에 부착될 수 있다. 예를 들어, 캐리어 필름(312)은 제2의 단층(310)의 상부 표면에 부착될 수 있다. 일부 실시예에서, 캐리어 필름(312)은 중합체 층일 수 있고, 제2의 단층(310)에 부착될 수 있다. 일부 실시예에서, 캐리어 필름(312)은 폴리메틸 메타크릴레이트(PMMA), 폴리비닐 알코올(PVA), 폴리프로필렌 카보네이트(PPC), 폴리스티렌(PS), 임의의 적절한 중합체 재료 및 이들의 조합을 사용하여 형성될 수 있다. 일부 실시예에서, 캐리어 필름(312)은 제2의 단층(310) 상에 중합체 재료를 성막하고 캐리어 기판으로부터 제2의 단층(310)을 제거함으로써 제2의 단층(310)에 부착될 수 있다.
일부 실시예에서, 제2의 단층(310)은 전이 금속 디칼코게나이드(TMD)를 사용하여 형성될 수 있다. 적절한 TMD는 MX2로 표시될 수 있으며, 여기서 M은 전이 금속 원소를 나타내고 X는 칼코겐 원소를 나타낸다. 예를 들어, 전이 금속 원소는 몰리브덴 또는 텅스텐일 수 있다. 일부 실시예에서, 칼코겐 원소는 황, 셀레늄 및 텔루륨 중 하나일 수 있다. 일부 실시예에서, 다른 적절한 TMD 재료가 사용될 수 있다. 제2의 단층(310)의 두께는 2D 재료 단층의 두께일 수 있다. 예를 들어, 몰리브덴 이황화물을 사용하여 형성된 제2의 단층(310)의 두께는 약 0.65 nm의 두께를 가질 수 있다. 일부 실시예에서, 제2의 단층(310)의 두께는 약 0.45 nm 내지 약 1.2 nm 일 수 있다.
제1의 및 제2의 단층(206, 310)은 반 데르 발스 힘을 통해 서로 부착될 수 있다. 부착 공정은 반 데르 발스 힘을 저하시킬 수 있는 계면의 불순물 또는 수분 오염을 방지하기 위해 진공 환경(예, 진공 챔버)에서 수행될 수 있다. 제1의 및 제2의 단층(206, 310)이 물리적으로 접촉된 후에 2개의 단층 사이의 계면 전체에 걸쳐 균일한 접촉을 보장하도록 캐리어 필름(312)의 상부 표면에 선택적인 외력(314)이 인가될 수 있다. 일부 실시예에서, 외력은 표면 사이의 계면에 약 60 N/in2 내지 약 1600 N/in2의 압력을 유도할 수 있다. 1600 N/in2보다 큰 압력은 필름에 물리적 손상을 줄 수 있는 반면, 약 60 N/in2 미만의 압력은 반 데르 발스 결합 강도를 높이기에는 불충분할 수 있다. 부착 공정은 진공 상태로 유지되는 처리 챔버와 같은 진공 환경에서 수행될 수 있다. 일부 실시예에서, 계면에서 반 데르 발스 힘의 크기를 증가시키기 위해 진공 수준은 약 1×10-3 Torr 내지 약 1×10-5 Torr에 유지될 수 있다. 제1의 및 제2의 단층(206, 310) 사이의 계면은 캐리어 필름(312) 또는 다른 구조체가 제1의 단층(206)과 접촉하지 않기 때문에 실질적으로 잔류물이 없을 수 있다.
도 3a에 예시된 제1의 단층(206) 및 캐리어 필름(312)은 서로 물리적으로 접촉하지 않지만, 제1의 단층(206) 및 캐리어 필름(312)의 엣지는 함께 밀봉됨으로써 전사 공정 중에 제2의 단층(310)을 보호하고 오염에 대한 노출을 방지할 수 있다. 또한, 엣지 밀봉은 전사 공정 중에 적층된 층(캐리어 필름 및 단층으로 형성됨)의 구조적 무결성을 향상시킬 수 있다. 웨이퍼-스케일 전사 공정 이전에 필름 엣지를 밀봉하기 위해, 제1의 단층(206)과 캐리어 필름(312)의 표면적은 모두 제2의 단층(310)의 표면적보다 클 수 있다. 예를 들어, 제1의 단층(206)은 약 2인치 직경의 원형 영역을 가질 수 있고, 제2의 단층(310)은 약 2인치 미만, 예컨대, 약 1.7 인치 내지 약 1.9 인치의 원형 영역을 가질 수 있다. 캐리어 필름(312)은 약 2.1 인치 내지 약 2.5 인치 사이의 직경을 가질 수 있다.
표면적 차이로 인해, 제2의 단층(310)과 접촉하지 않는 제1의 단층(206) 및 캐리어 필름(312)의 부분도 서로 중첩될 수 있다. 예를 들어, 적층된 층의 엣지 영역의 확대도(301)를 도시하는 도 3b에 예시된 바와 같이, 캐리어 필름(312)의 주변부(312A) 및 제1의 단층(206)의 주변부(206A)는 힘(314)의 인가하에 변형될 수 있고 서로 물리적으로 접촉되어 물리적 접촉 후에 제2의 단층(310)을 밀봉할 수 있다. 일부 실시예에서, 제1의 단층(206)과 캐리어 필름(312)을 물리적으로 접촉시키는 것은 전술한 필름의 계면에서 화학적 결합 또는 다른 부착 메카니즘의 형성으로 이어질 수 있으며, 따라서 적층된 층의 구조적 무결성을 증가시킬 수 있다. 중첩 주변부(312A, 206A)의 폭은 전사 공정 중에 구조적 무결성을 유지할 수 있는 안전한 밀봉을 보장하기 위해 약 0.5 mm보다 클 수 있다.
도 1을 참조하면, 106 동작에서, 일부 실시예에 따라 제1의 단층이 기판으로부터 분리된다. 도 4에 예시된 바와 같이, 제1의 단층(206) 및 제2의 단층(310)으로 형성된 이종 스택은 제1의 단층(206)과 금속층(204)의 계면에서 기판(201)으로부터 분리된다. 이종 스택을 그대로 유지하면서 제1의 단층(206)과 금속층(204)의 계면에서만 분리를 달성하기 위해, 전기 화학적 박리 공정이 이용될 수 있다. 기판(201)을 포함하는 층의 스택은 수산화나트륨(NaOH)의 수용액에 침지될 수 있다. 캐소드로서 금속층(204)을 사용하고 애노드로서 캐리어 필름(312)의 상부에 형성된 백금(Pt) 호일을 사용하는 것에 의해 층 스택에 DC 전압이 인가될 수 있다. 일부 실시예에서, 인가된 DC 전압은 약 3 V 내지 약 5 V일 수 있다. 예를 들어, 인가된 DC 전압은 약 4 V일 수 있다. 전기 화학적 박리 공정 중에, 제1의 단층(206)은 제1의 단층(206)과 금속층(204)의 계면에 형성된 수소 가스의 생성에 의해 금속층(204)으로부터 분리될 수 있다. 제1의 단층(206) 및 제2의 단층(310)은 전기 화학적 박리 공정 중에 반 데르 발스 힘에 의해 함께 유지될 수 있고, 이어서 다른 적절한 기판으로 전사될 수 있다. 일부 실시예에서, 다른 적절한 분리 공정이 적용될 수 있다.
도 1을 참조하면, 108 동작에서, 일부 실시예에 따라 제1의 단층이 다른 기판에 부착된다. 도 5에 도시된 바와 같이, 제1의 및 제2의 단층(206, 310)으로 형성된 이종 스택(501)은 추가의 제조 공정에 사용하기 위해 다른 기판(502)에 부착될 수 있다. 일부 실시예에서, 기판(502)은 실리콘 또는 실리콘 산화물을 사용하여 형성된 4인치 웨이퍼일 수 있다. 일부 실시예에서, 기판(502)은 임의의 적절한 직경을 갖는 웨이퍼일 수 있다. 예를 들어, 기판(502)은 약 2 인치 내지 약 12 인치의 직경을 갖는 웨이퍼일 수 있다. 일부 실시예에서, 제1의 단층(206)의 바닥 표면은 반 데르 발스 결합, 화학적 결합, 접착제, 임의의 적절한 결합 방법 및 이들의 조합과 같은 적절한 부착 메커니즘을 통해 기판(502)의 상부 표면에 부착될 수 있다. 일부 실시예에서, 캐리어 필름(312)은 건식 에칭 공정, 습식 에칭 공정, 애싱(ashing) 공정, 임의의 적절한 제거 공정 및 이들의 조합과 같은 적절한 방법을 이용하여 제거될 수 있다. 일부 실시예에서, 캐리어 필름 제거 공정 및/또는 후속 공정의 결과로 제2의 단층(310)의 상부 표면에 잔류물이 잔류할 수 있지만, 제1의 및 제2의 단층(206, 310) 사이의 계면은 노출되지 않고 보호될 수 있고 실질적으로 잔류물이 없이 남겨질 수 있다.
도 6은 일부 실시예에 따른 2D 재료를 포함하는 이종 스택을 형성하기위한 방법(600)의 흐름도이다. 설명의 목적으로, 도 6에 예시된 동작은 도 7-10에 제시된 예시적인 제조 공정을 참조로 설명될 것이다. 동작은 특정 용례에 따라 다른 순서로 수행되거나 수행되지 않을 수 있다. 방법(600)은 완전한 반도체 소자를 제조하지 않을 수 있다는 점에 유의해야 한다. 따라서, 방법(600) 이전, 도중 및 이후에 추가의 공정이 제공될 수 있으며, 일부 다른 공정은 여기서 간략하게만 기술될 수 있음을 이해해야 한다. 도 7-10 및 도 2-5의 유사 요소는 단순성을 위해 동일한 주석이 병기된다. 도 7-10에 기술된 전사 공정은 구조체를 주변 환경에 노출시키지 않고 진공 상태의 처리 챔버에서 수행될 수 있으며, 이는 결국 계면에서 반 데르 발스 힘의 크기를 증가시키는 표면 산화 및 오염물 흡착을 방지하는 이점을 제공할 수 있다. 일부 실시예에서, 진공 수준은 약 1×10-3 Torr 내지 약 1×10-5 Torr로 유지될 수 있다.
도 6을 참조하면, 602 동작에서, 일부 실시예에 따라, 제1의 2D 재료 단층이 기판 상에 성막된다. 도 7에 예시된 바와 같이, 제1의 단층(206)은 기판(201) 상에 성막될 수 있다. 일부 실시예에서, 제1의 단층(206)은 금속층(204) 상에 성막될 수 있다. 도 2에 설명된 제1의 단층(206)과 유사하게, 도 7에 예시된 제1의 단층(206)은 h-BN 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 제1의 단층(206)은 벌크 기판(202) 상에 직접 성막될 수 있다. 제1의 단층(206)은 ALD 및 CVD와 같은 임의의 적절한 성막 방법을 이용하여 성막될 수 있다.
도 6을 참조하면, 604 동작에서, 일부 실시예에 따라 캐리어 필름 및 하드 마스크 층이 제2의 2D 재료 단층에 부착된다. 도 7에 도시된 바와 같이, 하드 마스크 층(711)의 하부 표면이 제2의 단층(310)의 상부 표면에 부착될 수 있다. 추가로, 캐리어 필름(712)이 하드 마스크 층(711)의 상부 표면에 부착될 수 있다. 일부 실시예에서, 도 7에 설명된 제2의 단층(310)과 제2의 단층(310)은 유사한 재료를 사용하여 형성될 수 있다. 예를 들어, 제2의 단층(310)은 TMD를 사용하여 형성될 수 있다. 적절한 TMD는 MX2로 표시될 수 있으며, 여기서 M은 전이금속 원소를 나타내고, X는 칼코겐 원소를 나타낸다. 제2의 단층(310)은 원자 수준의 두께를 갖는 2D 재료로 형성되기 때문에, 하드 마스크 층(711)은 제2의 단층(310)에 대한 추가적인 기계적 지지를 제공하여 제조 공정 중에 구조적 무결성을 높이고 캐리어 필름(712)의 형성 및 제거 중에 제2의 단층을 화학 반응으로부터 보호할 수 있다. 일부 실시예에서, 하드 마스크 층(711)은 알루미늄 산화물, 실리콘 질화물, 실리콘 산화물, 임의의 적절한 유전체 재료 및 이들의 조합으로 형성될 수 있다. 일부 실시예에서, 하드 마스크 층(711)은 ALD, CVD, PVD, 임의의 적절한 성막 방법 및 이들의 조합을 이용하여 성막될 수 있다. 일부 실시예에서, 캐리어 필름(712)은 도 3에 설명된 캐리어 필름(312)과 유사할 수 있으며, 단순화를 위해 여기에서 상세하게 설명하지 않는다. 일부 실시예에서, 캐리어 필름(712) 및 제1의 단층(206)의 표면적은 제2의 단층(310) 및 하드 마스크 층(711)의 표면적보다 클 수 있다. 결합 균일성 및 반 데르 발스 결합의 강도를 증가시키기 위해 캐리어 필름의 상부 표면에 외력(714)이 인가될 수 있다. 반 데르 발스 힘(714)은 도 3a에 설명된 힘(314)과 유사할 수 있으며, 단순화를 위해 여기에서 상세히 설명하지 않는다.
도 6을 참조하면, 606 동작에서, 일부 실시예에 따라, 제2의 2D 재료 단층이 제1의 2D 재료 단층에 부착되고, 제1의 단층이 기판으로부터 분리된다. 도 8에 도시된 바와 같이, 제2의 단층(310)의 하부 표면이 제1의 단층(206)의 상부 표면에 부착된다. 일부 실시예에서, 전술한 표면은 반 데르 발스 결합을 통해 부착되어 제1의 및 제2의 단층(206, 310)의 한 쌍의 2D 재료층을 포함하는 이종 스택(701)을 형성한다. 제1의 단층(206)은 도 4에 기술된 분리 공정과 유사한 전기 화학적 박리 공정을 수행함으로써 기판(201)으로부터 분리될 수 있다. 또한, 도 3b에 기술된 밀봉 공정과 유사하게, 캐리어 필름(712) 및 제1의 단층(206)의 주변 영역은 함께 가압 밀봉되어 그 사이에 둘러싸인 제2의 단층(310)을 보호할 수 있다.
도 6을 참조하면, 608 동작에서, 일부 실시예에 따라, 제1의 2D 재료 단층이 다른 기판에 부착된다. 도 9에 도시된 바와 같이, 추가의 제조 공정을 위해 이종 스택(701)이 준비될 수 있도록 제1의 단층(206)의 하부 표면이 기판(902)에 부착된다. 일부 실시예에서, 기판(902)은 기판, 반도체 소자 또는 임의의 적절한 반도체 구조체일 수 있다. 일부 실시예에서, 기판(902)은 실리콘 또는 실리콘 산화물을 사용하여 형성된 4인치 웨이퍼일 수 있다. 일부 실시예에서, 제1의 단층(206)을 기판(902)에 부착한 후, 제거 공정을 이용하여 캐리어 필름(712)이 제거될 수 있다. 예를 들어, 중합체 제거제 또는 습식 화학 에칭을 사용하여 캐리어 필름(712)을 제거하고 그 하부의 하드 마스크 층(711)을 노출시킬 수 있다. 하드 마스크 층(711)의 상부 표면에 잔류물이 남겨질 수 있지만, 제2의 단층(310)의 상부 표면은 캐리어 필름(712)의 제거 공정 중에 하드 마스크 층(711)에 의해 보호될 수 있으며, 실질적으로 잔류물이 없는 상태로 유지된다.
도 6을 참조하면, 610 동작에서, 일부 실시예에 따라, 하드 마스크 층이 제2의 2D 재료 단층의 상부 표면으로부터 제거된다. 도 10에 도시된 바와 같이, 하드 마스크 층(711)이 제거되어 그 하부의 제2의 단층(310)이 노출될 수 있다. 하드 마스크 층(711)은 건식 플라즈마 에칭, 습식 화학적 에칭, 임의의 적절한 에칭 공정 및 이들의 조합을 이용하여 제거될 수 있다. 제2의 단층(310)은 하드 마스크 층(711)를 제거하는 데 사용되는 에칭 공정에 대해 불활성일 수 있으므로, 제2의 단층(310)의 상부 표면은 하드 마스크 층(711)의 제거 공정 후에 실질적으로 잔류물이 없을 수 있다. 예를 들어, 유기 중합체 캐리어 필름과 비교하여, 하드 마스크 층(711)은 제거된 후 제2의 단층(310) 상에 더 적은 잔류물을 남길 수 있다.
도 11은 일부 실시예에 따른 2D 재료를 포함하는 이종 스택을 형성하기 위한 방법(1100)의 흐름도이다. 설명의 목적으로, 도 11에 예시된 동작은 도 12-15에 제시된 예시적인 제조 공정을 참조로 설명될 것이다. 동작은 특정 용례에 따라 다른 순서로 수행되거나 수행되지 않을 수 있다. 방법(1100)은 완전한 반도체 소자를 제조하지 않을 수 있다는 점에 유의해야 한다. 따라서, 방법(1100) 이전, 도중 및 이후에 추가의 공정이 제공될 수 있으며, 일부 다른 공정은 여기서 간략하게만 기술될 수 있음을 이해해야 한다. 도 12-15 및 도 2-5의 유사 요소는 단순성을 위해 동일한 주석이 병기된다. 도 12-15에 기술된 전사 공정은 구조체를 주변 환경에 노출시키지 않고 진공 상태의 처리 챔버에서 수행될 수 있으며, 이는 결국 계면에서 반 데르 발스 힘의 크기를 증가시키는 표면 산화 및 오염물 흡착을 방지하는 이점을 제공할 수 있다. 일부 실시예에서, 진공 수준은 약 1×10-3 Torr 내지 약 1×10-5 Torr로 유지될 수 있다.
도 11을 참조하면, 1102 동작에서, 일부 실시예에 따라, 제1의 2D 재료 단층이 기판 상에 성막될 수 있다. 도 12에 도시된 바와 같이, 제1의 단층(1206)이 기판(1202) 상에 성막될 수 있다. 일부 실시예에서, 제1의 단층(1206)은 TMD를 사용하여 형성될 수 있다. 적절한 TMD는 MX2로 표시될 수 있으며, 여기서 M은 전이금속 원소를 나타내고 X는 칼코겐 원소를 나타낸다. 예를 들어, 전이금속 원소는 몰리브덴 또는 텅스텐일 수 있다. 일부 실시예에서, 칼코겐 원소는 황, 셀레늄 및 텔루륨 중 하나일 수 있다. 일부 실시예에서, 다른 적절한 TMD 재료가 사용될 수 있다. 제1의 단층(1206)은 ALD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, 임의의 적절한 에피택셜 공정 및 이들의 조합을 이용하여 성막될 수 있다. 일부 실시예에서, 기판(1202)은 도 2에 설명된 기판(1202)과 유사할 수 있으며, 단순화를 위해 여기서 상세히 설명하지 않는다.
도 11을 참조하면, 1104 동작에서, 일부 실시예에 따라, 제2의 2D 재료 단층이 제1의 2D 재료 단층에 부착된다. 제2의 단층(1210)의 하부 표면이 제1의 단층(1206)의 상부 표면에 부착될 수 있다. 제1의 및 제2의 단층(1206, 1210)은 반 데르 발스 결합에 의해 함께 부착되어 이종 스택을 형성할 수 있다. 추가로, 캐리어 필름(1212)이 제2의 단층(1210)의 상부 표면에 부착될 수 있다. 일부 실시예에서, 제2의 단층(1210)은 h-BN과 같은 2D 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 제2의 단층(1210)은 TMD 재료와 같은 임의의 적절한 2D 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 제1의 및 제2의 단층(1206, 1210)은 상이한 2D 재료를 사용하여 형성될 수 있다. 예를 들어, 제1의 단층(1206)은 이황화 몰리브덴을 사용하여 형성될 수 있고, 제2의 단층(1210)은 h-BN을 사용하여 형성될 수 있다. 제1의 및 제2의 단층(1206, 1210)은 반 데르 발스 결합을 이용하여 부착될 수 있다. 일부 실시예에서, 캐리어 필름(1212)은 제2의 단층(1210)의 상부 표면에 부착될 수 있다. 캐리어 필름(1212)은 PMMA, PVA, PPC, PS, 임의의 적절한 중합체 재료 및 이들의 조합을 사용하여 형성된 중합체 층일 수 있다. 일부 실시예에서, 캐리어 필름(1212)은 도 3a 및 도 3b에 기술된 캐리어 필름(312)과 유사할 수 있으며, 간략화를 위해 여기에서 상세히 설명하지 않는다. 일부 실시예에서, 결합 균일성 및 강도를 증가시키기 위해 외력(1214)이 적용될 수 있다. 외력(1214)은 힘(314)과 유사할 수 있으며 간략화를 위해 여기에서 상세히 설명하지 않는다.
도 11을 참조하면, 1106 동작에서, 일부 실시예에 따라, 제1의 단층이 기판으로부터 분리되고 제3의 단층에 부착될 수 있다. 도 13에 도시된 바와 같이, 제1의 단층(1206)이 기판(1202)으로부터 분리될 수 있다. 일부 실시예에서, 제1의 단층(1206)은 열 방출 공정, 레이저 방출 공정, 자외선(UV) 처리 공정, 화학적 스트립 공정, 임의의 적절한 제거 공정 및/또는 이들의 조합과 같은 분리 공정을 이용하여 기판(1202)으로부터 제거될 수 있다. 일부 실시예에서, 캐리어 필름(1212)과 제1의 단층(1206)의 주변 영역은 함께 결합될 수 있고, 그 결합 강도는 기판(1202)으로부터 제1의 단층(1206)을 기계적으로 분리하는 것을 지지할 정도로 충분할 수 있다. 일부 실시예에서, 제1의 단층(1206)은 기판(1202)의 금속층 상에 형성될 수 있으며, 전기 화학적 박리 공정이 분리 공정에 사용될 수 있다.
제1의 단층(1206)은 2D 재료로 형성된 제3의 단층(1322)에 부착될 수 있다. 일부 실시예에서, 제3의 단층(1322)은 h-BN을 사용하여 형성될 수 있다. 일부 실시예에서, 제3의 단층(1322)은 TMD 층과 같은 적절한 2D 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 제1의 및 제3의 단층(1206, 1322)은 상이한 2D 재료를 사용하여 형성된다. 일부 실시예에서, 제1의 단층(1206) 및 제3의 단층(1322)은 반 데르 발스 결합을 이용하여 서로 부착될 수 있다. 일부 실시예에서, 계면에서의 결합 균일성을 개선하기 위해 외력(1314)이 적용될 수 있다. 예를 들어, 힘(1314)은 힘(314)과 유사할 수 있다. 일부 실시예에서, 제1의 단층(1206)의 표면적은 제2의 단층(1210)의 표면적보다 클 수 있고, 결합 공정은 제1의 단층(1206)과 캐리어 필름(1212)의 주변 영역을 물리적으로 결합하여 개재된 제2의 단층(1210)을 보호하는 것을 포함할 수 있다. 제1의 및 제2의 단층(1206, 1210) 사이의 계면뿐만 아니라 제1의 단층(1206)과 제3의 단층(1322) 사이의 계면은 전사 공정 중에 밀폐되어 오염물에 노출되지 않기 때문에 실질적으로 잔류물이 존재하지 않을 수 있다. 이종 스택(1401)은 도 12 및 도 13에서 전술한 바와 같이 반 데르 발스 결합 공정에 의해 함께 유지되는 제1, 제2의 및 제3의 단층(1206, 1210, 1322)을 포함한다.
도 11을 참조하면, 1108 동작에서, 일부 실시예에 따라, 제3의 단층이 기판으로부터 분리된다. 도 14에 도시된 바와 같이, 제3의 단층(1322)은 기판(1302)으로부터 분리될 수 있다. 제3의 단층(1322)은 기판(1302)으로부터 멀어지는 방향으로 캐리어 필름(1212)을 당김으로써 기판(1302)으로부터 분리될 수 있다. 일부 실시예에서, 기판(1302)으로부터 제3의 단층(1322)을 분리하는 것은 기판(1202)으로부터 제1의 단층(1202)을 분리하는 공정과 유사할 수 있으므로, 여기서는 간략화를 위해 상세히 설명하지 않는다.
도 11을 참조하면, 1110 동작에서, 일부 실시예에 따라, 제3의 단층이 기판에 부착되고, 캐리어 필름이 제거된다. 도 15에 도시된 바와 같이, 이종 스택(1401)의 제3의 단층(1322)이 기판(1502)의 상부 표면에 부착될 수 있다. 일부 실시예에서, 기판(1502)은 도 2에 설명된 기판(202)과 유사할 수 있다. 일부 실시예에서, 기판(1502)은 하나 이상의 추가층과 적절한 반도체 소자를 포함할 수 있으며, 이들은 단순화를 위해 도 15에 예시되지 않는다. 예를 들어, 기판(1502)은 하나 이상의 비활성 소자 및 그 안에 매립된 논리 소자를 포함할 수 있다. 일부 실시예에서, 기판(1502)은 실리콘 또는 실리콘 산화물을 사용하여 형성된 4인치 웨이퍼일 수 있다. 캐리어 필름(1212)은 이종 스택(1401)이 기판(1502)의 상부 표면 상에 전사된 후에 제거될 수 있다. 캐리어 필름(1212)은 건식 플라즈마 에칭, 습식 화학적 에칭, 애싱 공정, 임의의 적절한 제거 공정 및 이들의 조합을 이용하여 제거될 수 있다.
도 16은 일부 실시예에 따른 2D 재료를 포함하는 이종 스택을 형성하기 위한 방법(1600)의 흐름도이다. 설명의 목적으로, 도 16에 예시된 동작은 도 17-21에 제시된 예시적인 제조 공정을 참조로 설명될 것이다. 동작은 특정 용례에 따라 다른 순서로 수행되거나 수행되지 않을 수 있다. 방법(1600)은 완전한 반도체 소자를 제조하지 않을 수 있다는 점에 유의해야 한다. 따라서, 방법(1600) 이전, 도중 및 이후에 추가의 공정이 제공될 수 있으며, 일부 다른 공정은 여기서 간략하게만 기술될 수 있음을 이해해야 한다. 도 17-21 및 도 2-5의 유사 요소는 단순성을 위해 동일한 주석이 병기된다. 도 17-21에 기술된 전사 공정은 구조체를 주변 환경에 노출시키지 않고 진공 상태의 처리 챔버에서 수행될 수 있으며, 이는 결국 계면에서 반 데르 발스 힘의 크기를 증가시키는 표면 산화 및 오염물 흡착을 방지하는 이점을 제공할 수 있다. 일부 실시예에서, 진공 수준은 약 1×10-3 Torr 내지 약 1×10-5 Torr로 유지될 수 있다.
도 16을 참조하면, 1602 동작에서, 일부 실시예에 따라, 제1의 2D 재료 단층이 기판 상에 성막될 수 있다. 도 17에 도시된 바와 같이, 제1의 단층(1706)이 기판(1702) 상에 성막될 수 있다. 일부 실시예에서, 제1의 단층(1706)은 TMD를 사용하여 형성될 수 있다. 적절한 TMD는 MX2로 표시될 수 있으며, 여기서 M은 전이금속 원소를 나타내고 X는 칼코겐 원소를 나타낸다. 예를 들어, 전이금속 원소는 몰리브덴 또는 텅스텐일 수 있다. 일부 실시예에서, 칼코겐 원소는 황, 셀레늄 및 텔루륨 중 하나일 수 있다. 일부 실시예에서, 다른 적절한 TMD 재료가 사용될 수 있다. 제1의 단층(1706)은 ALD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, 임의의 적절한 에피택셜 공정 및 이들의 조합을 이용하여 성막될 수 있다. 일부 실시예에서, 기판(1702)은 도 2에 설명된 기판(202)과 유사할 수 있으며, 단순화를 위해 여기서 상세히 설명하지 않는다.
도 16을 참조하면, 1604 동작에서, 일부 실시예에 따라, 제2의 2D 재료 단층이 제1의 2D 재료 단층에 부착된다. 제2의 단층(1710)의 하부 표면이 제1의 단층(1706)의 상부 표면에 부착될 수 있다. 제1의 및 제2의 단층(1706, 1710)은 반 데르 발스 결합에 의해 함께 부착되어 이종 스택을 형성할 수 있다. 일부 실시예에서, 제2의 단층(1710)은 h-BN과 같은 2D 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 제2의 단층(1710)은 TMD 재료와 같은 임의의 적절한 2D 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 제1의 및 제2의 단층(1706, 1710)은 상이한 2D 재료를 사용하여 형성될 수 있다. 예를 들어, 제1의 단층(1706)은 이황화 몰리브덴을 사용하여 형성될 수 있고, 제2의 단층(1710)은 h-BN을 사용하여 형성될 수 있다. 추가로, 하드 마스크 층(1711)이 제2의 단층(1710)의 상부 표면에 형성될 수 있다. 하드 마스크 층(1711)은 하드 마스크 층(711)과 유사한 재료를 사용하여 형성될 수 있다. 예를 들어, 하드 마스크 층(1711)은 알루미늄 산화물 재료로 형성되고 ALD를 이용하여 성막될 수 있다. 캐리어 필름(1712)이 하드 마스크 층(1711)의 상부 표면에 부착될 수 있다. 캐리어 필름(1712)은 캐리어 필름(312)과 유사할 수 있고, PMMA, PVA, PPC, PS, 임의의 적절한 중합체 재료 및 이들의 조합과 같은 중합체 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 결합 계면 간의 결합 균일성을 향상시키기 위해 힘(314)과 유사한 외력(1714)이 적용될 수 있다. 일부 실시예에서, 캐리어 필름(1712)과 제1의 단층(1706)의 주변 영역은 도 3b에 설명된 캐리어 필름(312)과 제1의 단층(206)의 경우와 유사한 공정을 이용하여 함께 결합될 수 있으며, 간략화를 위해 여기에서 상세히 설명하지 않는다.
도 16을 참조하면, 1606 동작에서, 일부 실시예에 따라, 제1의 단층이 기판으로부터 분리되고 제3의 단층에 부착되어 2D 재료의 이종 스택을 형성할 수 있다. 기판(1702)으로부터 제1의 단층(1706)을 분리하는 것은 기판(1702)으로부터 멀어지는 방향으로 캐리어 필름(1712)을 당김으로써 달성될 수 있다. 분리 공정은 기판(1202)으로부터 제1의 단층(1206)을 분리하는 것과 유사할 수 있으며, 간략화를 위해 여기에서 상세히 설명하지 않는다.
제1의 단층(1706)이 기판(1702)으로부터 분리된 후, 제1의 단층(1706)이 2D 재료로 형성된 제3의 단층(1822)에 부착될 수 있다. 일부 실시예에서, 제3의 단층(1822)은 h-BN을 사용하여 형성될 수 있다. 일부 실시예에서, 제3의 단층(1822)은 TMD 층과 같은 적절한 2D 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 제1의 및 제3의 단층(1706, 1822)은 상이한 2D 재료를 사용하여 형성된다. 일부 실시예에서, 제1의 단층(1706) 및 제3의 단층(1822)은 반 데르 발스 결합을 이용하여 서로 부착될 수 있다. 일부 실시예에서, 계면에서의 결합 균일성을 향상시키기 위해 외력 (1814)이 적용될 수 있다. 예를 들어, 외력(1814)은 힘(314)과 유사할 수 있다.
일부 실시예에서, 제1의 단층(1706)의 표면적은 제2의 단층(1710)의 표면적보다 클 수 있고, 결합 공정은 제1의 단층(1706)과 캐리어 필름(1712)의 주변 영역을 물리적으로 결합하여 개재된 제2의 단층(1710)을 보호하는 것을 포함할 수 있다. 제1의 및 제2의 단층(1706, 1710) 사이의 계면뿐만 아니라 제1의 단층(1706)과 제3의 단층(1822) 사이의 계면은 전사 공정 중에 밀폐되어 오염물에 노출되지 않기 때문에 실질적으로 잔류물이 존재하지 않을 수 있다. 이종 스택(1801)은 도 17 및 도 18에서 전술한 바와 같이 반 데르 발스 결합 공정에 의해 함께 유지되는 제1, 제2의 및 제3의 단층(1806, 1810, 1822)을 포함한다.
도 16을 참조하면, 1608 동작에서, 일부 실시예에 따라, 제3의 단층이 기판으로부터 분리된다. 도 19에 도시된 바와 같이, 제3의 단층(1822)은 기판(1802)으로부터 분리될 수 있다. 제3의 단층(1822)은 기판(1802)으로부터 멀어지는 방향으로 캐리어 필름(1712)을 당김으로써 기판(1802)으로부터 분리될 수 있다. 분리 공정은 도 12 및 도 14에서 설명된 분리 공정과 유사할 수 있으므로, 여기서는 간략화를 위해 상세히 설명하지 않는다.
도 16을 참조하면, 1610 동작에서, 일부 실시예에 따라, 제3의 단층이 기판에 부착되고, 캐리어 필름이 제거된다. 도 20에 도시된 바와 같이, 이종 스택(1801)의 제3의 단층(1822)이 기판(1902)의 상부 표면에 부착될 수 있다. 일부 실시예에서, 기판(1902)은 도 2에 설명된 기판(202)과 유사할 수 있다. 일부 실시예에서, 기판(1902)은 하나 이상의 추가층과 적절한 반도체 소자를 포함할 수 있으며, 이들은 단순화를 위해 도 20에 예시되지 않는다. 캐리어 필름(1712)은 이종 스택(1801)이 기판(1902)의 상부 표면 상에 전사된 후에 제거될 수 있다. 캐리어 필름(1712)은 건식 플라즈마 에칭, 습식 화학적 에칭, 애싱 공정, 임의의 적절한 제거 공정 및 이들의 조합을 이용하여 제거될 수 있다.
도 16을 참조하면, 1612 동작에서, 일부 실시예에 따라, 하드 마스크 층이 제2의 단층의 상부 표면으로부터 제거된다. 도 21에 도시된 바와 같이, 하드 마스크 층(1711)이 제거되어 그 하부의 제2의 단층(1810)이 노출된다. 하드 마스크 층(1711)은 건식 플라즈마 에칭, 습식 화학적 에칭, 임의의 적절한 에칭 공정 및 이들의 조합을 이용하여 제거될 수 있다. 하드 마스크 층(1711)의 제거 공정은 도 10에 설명된 제거 공정과 유사할 수 있으므로, 간략화를 위해 여기에서 상세히 설명하지 않는다.
도 22a, 도 22b 및 도 23은 도 1-21에 설명된 바와 같이 이종 스택이 형성된 후의 예시적인 추가의 제조 공정을 설명한다. 도 22a 및 도 22b는 각각 도 21의 이종 스택(1801) 및 기판(1902) 상에 형성된 캐리어 필름(2220)의 평면도 및 단면도이다. 도 22b에 예시된 단면도는 도 22a의 A-A' 평면에서 바라본 것이다. 다른 적절한 구조체가 형성될 수 있으며, 간결성을 위해 도 22a 및 도 22b에는 예시되지 않는다. 캐리어 필름(2220)은 추가의 처리를 위해 이종 스택(1801)을 다른 기판으로 전사하는 데 사용될 수 있다.
도 22a 및 도 22b에 예시된 바와 같이, 캐리어 필름(2220)이 이종 스택(1801)의 상부 표면 상에 형성될 수 있다. 예를 들어, 캐리어 필름(2220)은 제2의 단층(1710)의 상부 표면 상에 형성될 수 있다. 또한, 캐리어 필름(2220)은 이종 스택(1801)에 성막될 수도 있다. 예를 들어, 캐리어 필름 그리드(2221)가 제1, 제2의 및 제3의 단층(1706, 1710, 1822)을 통해 수직으로(예, z-방향) 연장될 수 있다. 여기에 사용되는 "수직"이란 용어는 명목상 기판의 표면에 수직함을 의미한다. 캐리어 필름 그리드(2221)는 이종 스택(1801)에 복수의 트렌치를 에칭하고 트렌치가 완전히 채워질 때까지 트렌치 내에 캐리어 필름 재료를 성막하는 것에 의해 형성될 수 있다. 일부 실시예에서, 캐리어 필름 그리드(2221) 및 캐리어 필름(2220)은 중합체 재료와 같은 동일한 재료를 사용하여 형성될 수 있다. 캐리어 필름 재료의 성막은 캐리어 필름(2220)이 제2의 단층(1710)의 상부 표면 상에 형성될 때까지 계속될 수 있다. 캐리어 필름 그리드(2221)의 구현은 전사 공정 중에 이종 스택(1801)의 구조적 무결성을 향상시킬 수 있다. 캐리어 필름(2220) 및 캐리어 필름 그리드(2221)는 캐리어 필름(312)과 유사한 재료 및 공정을 사용하여 형성될 수 있으며, 간결성을 위해 여기에서 상세히 설명하지 않는다. 도 22a 및 도 22b에 도시된 바와 같이, 캐리어 필름 그리드(2221)는 이종 스택(1801)을 다이(2230)의 어레이로 분할할 수 있으며, 각각의 다이는 2D 재료의 이종 스택을 포함한다. 일부 실시예에서, 다이(2230) 어레이의 각 다이의 경계는 이종 스택(1801)이 전사될 반도체 다이와도 정렬될 수 있다. 일부 실시예에서, 캐리어 필름 그리드(2221)는 도 5, 도 7 및 도 14에 각각 설명된 이종 스택(501, 701, 1401)에도 구현될 수 있다.
도 23은 일부 실시예에 따른 2D 재료의 이종 스택을 갖는 반도체 소자를 포함하는 3차원(3D) 모놀리식 반도체 구조체를 예시한다. 2D 재료의 이종 스택은 도 1-22b에서 전술한 하나 이상의 전사 공정을 이용하여 기존 반도체 소자로 전사될 수 있다. 추가의 구조체가 도 23에 예시된 구조체에 포함될 수 있으며, 간결성을 위해 예시되지 않는다.
도 23에 도시된 3D 모놀리식 반도체 구조체는 복수의 전공정(FEOL) 구조체(2300) 및 복수의 후공정(BEOL) 구조체(2320)를 포함할 수 있다. 도 21, 도 22a 및 도 22b의 이종 스택(1801)이 도 22a 및 도 22b에 설명된 캐리어 필름(2220) 및 캐리어 필름 그리드(2221)를 사용하여 BEOL 구조체(2320)의 상부 표면에 전사될 수 있다. 전사 공정 후, 캐리어 필름(2220) 및 캐리어 필름 그리드(2221)는 적절한 에칭 공정에 의해 제거될 수 있다.
FEOL 구조체(2300)는 기판(2302) 위에 형성된 트랜지스터(2303)와 같은 복수의 트랜지스터를 포함할 수 있다. 기판(2302)은 도 2에 설명된 기판(202)과 유사할 수 있으므로 간결성을 위해 여기에서 상세히 설명하지 않는다. 트랜지스터(2303)는 한 쌍의 n-형 및 p-형 금속 산화물 반도체(MOS) 트랜지스터와 같은 다양한 유형의 트랜지스터 소자를 포함할 수 있다. 트랜지스터(2303)는 기판(2301), 한 쌍의 소스/드레인 영역(2304), 게이트 유전체 층(2305), 스페이서(2306), 게이트 전극(2307) 및 소스/드레인 접촉부(2308)를 포함할 수 있다. 소스/드레인 영역은 FET의 2개의 단자를 형성하는 소스 및/또는 드레인 접합을 의미한다. 추가의 구조체가 트랜지스터(2303)에 형성될 수 있으며, 간결성을 위해 도 23에는 도시되지 않는다.
BEOL 구조체(2320)는 층간 유전체(ILD) 층에 형성된 복수의 상호 접속 구조체를 포함할 수 있다. 예를 들어, ILD 층(2322)에 형성된 비아(2324)가 FEOL 구조체(2300)의 소스/드레인 접촉부(2308)에 전기적 및 물리적으로 연결될 수 있다. 외측(예, x-방향) 전기적 접속을 제공하기 위해 ILD 층(2322)에 형성된 도전 라인(2326)이 하나 이상의 비아(2324)에 연결될 수 있다. 비아(2324)는 BEOL 구조체(2320) 위에 형성된 다른 구조체에도 연결될 수 있다. 일부 실시예에서, 비아(2324) 및 도전 라인(2326)은 구리, 코발트, 알루미늄, 임의의 적절한 도전 재료 및 이들의 조합을 사용하여 형성될 수 있다.
반도체 구조체(2340)는 BEOL 구조체(2320) 상에 형성될 수 있다. 반도체 구조체(2340)는 2D 재료의 이종 스택을 포함하는 트랜지스터(2343)를 포함할 수 있다. 예를 들어, 도 22a 및 도 22b의 이종 스택(1801)은 BEOL 구조체(2320)의 ILD 층(2322)의 상부 표면에 전사 및 배치될 수 있다. 다중 2D 재료층으로 형성된 이종 스택의 일부는 트랜지스터(2343)의 소자 성능을 향상시키기 위해 채널 영역(2345)으로 사용될 수 있다. 이종 스택(1801)이 도 23에 예시되어 있지만, 다른 이종 스택도 트랜지스터(2343)에서 구현될 수 있다. 예를 들어, 도 5, 도 7 및 도 14에 각각 기술된 이종 스택(501, 701, 1401)이 역시 트랜지스터(2343)에서 구현될 수 있다. 이종 스택의 공칭 두께 또는 전기적 특성이 달성될 때까지 본 개시 내용에 설명된 웨이퍼-스케일 전사 공정을 이용하여 추가의 2D 재료층이 추가될 수 있다. 도 23에 도시된 바와 같이, 트랜지스터 소자(2343)는 소스/드레인 영역(2348) 사이에 형성된 채널 영역(2345)을 포함할 수 있다. 소스/드레인 영역(2348)은 구리 및 도핑된 실리콘과 같은 도전 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 채널 영역(2345)은 도 22a 및 도 22b에 설명된 캐리어 필름 그리드(2221)에 의해 이종 스택(1810)에 형성된 다이(2230)를 사용하여 형성될 수 있다. 트랜지스터 소자(2343)는 또한 게이트 유전체 층(2345), 스페이서(2346) 및 게이트 전극(2347)을 포함할 수 있다. 추가의 구조체가 트랜지스터 소자(2343)에 역시 포함될 수 있으며, 간결성을 위해 예시되지 않는다. 예를 들어, 하나 이상의 일함수 층이 게이트 유전체 층(2345)과 게이트 전극(2347) 사이에 형성될 수 있다. 트랜지스터(2343)의 소스/드레인 영역(2348)은 BEOL 구조체(2320)에 형성된 상호 접속 구조체를 통해 트랜지스터(2303)의 소스/드레인 접촉부(2308)에 전기적으로 연결될 수 있다. 소스/드레인 영역(2348)은 ILD 층(2342) 및 이종 스택(1801)을 통해 개구를 에칭하고 해당 개구에 도전 재료를 성막하는 것에 의해 형성될 수 있다. 일부 실시예에서, 도전 재료는 구리를 포함할 수 있다.
본 개시 내용의 다양한 실시예는 실질적으로 잔류물이 없는 2D 재료를 포함하는 반도체 소자를 형성하는 방법을 설명한다. 2D 재료층은 반 데르 발스 힘을 통해 함께 적층되어 기판으로 전사될 수 있다. 2D 재료 단층이 반 데르 발스 힘을 통해 다른 2D 재료 단층에 부착되어 반 데르 발스 이종 스택을 형성한다. 추가의 부착 및 웨이퍼 스케일 전사 공정을 수행하는 것으로 이종 스택에 추가의 2D 재료 단층이 추가될 수 있다. 스택은 캐리어 층(예, 중합체 필름)에 부착될 수 있고, 추가의 처리를 위해 다른 기판 또는 소자로 전사될 수 있다. 반 데르 발스 힘을 이용하여 2D 재료의 이종 스택을 형성하면 무엇보다도 전사 후 실질적으로 잔류물이 없는 표면과 손상되지 않은 층의 이점을 얻을 수 있다. 또한, 웨이퍼 스케일 전사 공정 중에 2D 재료층을 함께 접합하는 데 접착제가 필요하지 않다.
일부 실시예에서, 방법은 제1의 기판 상에 제1의 2차원(2D) 층을 형성하고 캐리어 필름에 제2의 2D 층을 부착하는 단계를 포함한다. 방법은 또한 제1의 및 제2의 2D 층을 포함하는 이종 스택을 형성하도록 제2의 2D 층을 제1의 2D 층에 결합시키는 단계를 포함한다. 방법은 제1의 기판으로부터 이종 스택의 제1의 2D 층을 분리하고, 제2의 기판에 이종 스택을 부착하는 단계를 추가로 포함한다. 방법은 제2의 2D 층으로부터 캐리어 필름을 제거하는 단계를 추가로 포함한다.
일부 실시예에서, 방법은 금속층 상에 제1의 2차원(2D) 층을 형성하고 제2의 2D 층 상에 하드 마스크 층을 성막하는 단계를 포함한다. 방법은 또한 캐리어 필름을 하드 마스크 층에 부착하고, 제1의 및 제2의 2D 층을 포함하는 이종 스택을 형성하도록 제2의 2D 층을 제1의 2D 층에 결합시키는 단계를 포함한다. 방법은 또한 금속층으로부터 이종 스택의 제1의 2D 층을 분리하고, 이종 스택을 제2의 기판에 부착하는 단계를 포함한다. 방법은 제2의 2D 층으로부터 캐리어 필름 및 하드 마스크 층을 제거하는 단계를 추가로 포함한다.
일부 실시예에서, 방법은 기판 상에 제1의 2차원(2D) 층을 형성하고, 제1의 2D 층에 제2의 2D 층을 결합시키는 단계를 포함한다. 방법은 기판으로부터 제1의 2D 층을 분리하고, 제1, 제2의 및 제3의 2D 층을 포함하는 이종 스택을 형성하도록 제1의 2D 층을 제3의 2D 층에 결합시키는 단계를 더 포함한다. 방법은 또한 트랜지스터를 형성하는 단계를 포함하며, 트랜지스터를 형성하는 단계는 이종 스택에 제1의 및 제2의 소스/드레인 영역을 형성하는 단계; 제1의 및 제2의 소스/드레인 영역 사이의 이종 스택의 일부를 사용하여 채널 영역을 형성하는 단계; 및 채널 영역 위에 게이트 전극을 형성하는 단계를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
방법으로서,
제1의 기판 상에 제1의 2차원(2D) 층을 형성하는 단계;
제2의 2D 층을 캐리어 필름에 부착하는 단계;
상기 제1의 및 제2의 2D 층을 포함하는 이종 스택(heterostack)을 형성하도록 상기 제2의 2D 층을 상기 제1의 2D 층에 결합시키는 단계;
상기 제1의 기판으로부터 상기 이종 스택의 상기 제1의 2D 층을 분리하는 단계;
상기 이종 스택을 제2의 기판에 부착하는 단계; 및
상기 제2의 2D 층으로부터 상기 캐리어 필름을 제거하는 단계
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 결합은 반 데르 발스 결합을 포함하는 것인, 방법.
[실시예 3]
실시예 1에 있어서,
상기 제1의 2D 층을 형성하는 단계는 육방정 붕소 질화물(h-BN) 재료를 성막하는 단계를 포함하는 것인, 방법.
[실시예 4]
실시예 1에 있어서,
상기 제2의 2D 층을 캐리어 필름에 부착하는 단계는:
지지 구조체 상에서 상기 제2의 2D 층을 성장시키는 단계; 및
상기 캐리어 필름을 상기 제2의 2D 층 상으로 가압하는 단계
를 포함하는 것인, 방법.
[실시예 5]
실시예 4에 있어서,
상기 제2의 2D 층을 성장시키는 단계는 전이금속 디칼코게나이드(TMD: transition metal dichalcogenide) 재료를 성막하는 단계를 포함하는 것인, 방법.
[실시예 6]
실시예 5에 있어서,
상기 전이금속 디칼코게나이드 재료는 MX2를 포함하고, M은 전이금속 원소를 포함하고, X는 칼코겐 원소를 포함하는 것인, 방법.
[실시예 7]
실시예 1에 있어서,
상기 캐리어 필름은 중합체 필름을 포함하는 것인, 방법.
[실시예 8]
실시예 1에 있어서,
상기 이종 스택을 부착하는 단계는 상기 제1의 2D 층을 상기 제2의 기판 상에 형성된 금속층에 부착하는 단계를 포함하는 것인, 방법.
[실시예 9]
실시예 1에 있어서,
상기 캐리어 필름의 주변 부분을 상기 제1의 2D 층의 주변 부분에 부착하는 단계를 더 포함하는, 방법.
[실시예 10]
실시예 9에 있어서,
상기 캐리어 필름의 주변 부분을 부착하는 단계는 상기 제2의 2D 층이 상기 캐리어 필름 및 상기 제1의 2D 층의 주변 부분과 접촉하지 않도록 상기 캐리어 필름 및 상기 제1의 2D 층의 주변 부분을 중첩시키는 단계를 포함하는 것인, 방법.
[실시예 11]
방법으로서,
금속층 상에 제1의 2차원(2D) 층을 형성하는 단계;
제2의 2D 층 상에 하드 마스크 층을 성막하는 단계;
상기 하드 마스크 층에 캐리어 필름을 부착하는 단계;
상기 제1의 및 제2의 2D 층을 포함하는 이종 스택을 형성하도록 상기 제2의 2D 층을 상기 제1의 2D 층에 결합시키는 단계;
상기 금속층으로부터 상기 이종 스택의 상기 제1의 2D 층을 분리하는 단계;
상기 이종 스택을 제2의 기판에 부착하는 단계; 및
상기 제2의 2D 층으로부터 상기 캐리어 필름 및 상기 하드 마스크 층을 제거하는 단계
를 포함하는, 방법.
[실시예 12]
실시예 11에 있어서,
상기 결합은 반 데르 발스 결합을 포함하는 것인, 방법.
[실시예 13]
실시예 11에 있어서,
상기 제1의 2D 층을 형성하는 단계는 육방정 붕소 질화물(h-BN) 재료를 성막하는 단계를 포함하는 것인, 방법.
[실시예 14]
실시예 11에 있어서,
상기 제2의 2D 층을 상기 캐리어 필름에 부착하는 단계는 지지 구조체 상에서 상기 제2의 2D 층을 성장시키는 단계 및 상기 캐리어 필름을 상기 제2의 2D 층 상에 가압하는 단계를 포함하는 것인, 방법.
[실시예 15]
실시예 14에 있어서,
상기 제2의 2D 층을 성장시키는 단계는 전이금속 디칼코게나이드(TMD) 재료를 성막하는 단계를 포함하는 것인, 방법.
[실시예 16]
방법으로서,
기판 상에 제1의 2차원(2D) 층을 형성하는 단계;
상기 제1의 2D 층에 제2의 2D 층을 결합시키는 단계;
상기 기판으로부터 상기 제1의 2D 층을 분리하는 단계;
제1, 제2의 및 제3의 2D 층을 포함하는 이종 스택을 형성하도록 상기 제1의 2D 층을 제3의 2D 층에 결합시키는 단계; 및
트랜지스터를 형성하는 단계
를 포함하고,
상기 트랜지스터를 형성하는 단계는:
상기 이종 스택에 제1의 및 제2의 소스/드레인 영역을 형성하는 단계;
상기 제1의 및 제2의 소스/드레인 영역 사이의 상기 이종 스택의 일부를 사용하여 채널 영역을 형성하는 단계; 및
상기 채널 영역 위에 게이트 전극을 형성하는 단계
를 포함하는 것인, 방법.
[실시예 17]
실시예 16에 있어서,
상기 제1의 2D 층을 형성하는 단계는 전이금속 디칼코게나이드(TMD) 재료를 성장시키는 단계를 포함하는 것인, 방법.
[실시예 18]
실시예 16에 있어서,
상기 이종 스택에 복수의 트렌치를 에칭하는 단계; 및
상기 복수의 트렌치 내부와 상기 이종 스택의 상부 표면 상에 캐리어 필름을 성막하는 단계
를 더 포함하는, 방법.
[실시예 19]
실시예 16에 있어서,
상기 제2의 및 제3의 2D 층은 육방정 붕소 질화물(h-BN)을 포함하는 것인, 방법.
[실시예 20]
실시예 16에 있어서,
상기 이종 스택의 상기 제3의 2D 층을 다른 트랜지스터의 상부 표면에 부착하는 단계; 및
상기 제1의 및 제2의 소스/드레인 영역을 각각 상기 다른 트랜지스터의 제1의 및 제2의 단자에 전기적으로 연결하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 방법으로서,
    제1의 기판 상에 제1의 2차원(2D) 층을 형성하는 단계;
    제2의 2D 층 상에 하드 마스크 층을 성막하는 단계;
    캐리어 필름을 상기 하드 마스크 층에 부착하는 단계 - 상기 하드 마스크 층은 상기 캐리어 필름 및 상기 제2의 2D 층과 직접 접촉함 - ;
    상기 제1의 및 제2의 2D 층을 포함하는 이종 스택(heterostack)을 형성하도록 상기 제2의 2D 층을 상기 제1의 2D 층에 결합시키는 단계;
    상기 캐리어 필름의 주변 부분을 상기 제1의 2D 층의 주변 부분에 부착하여, 상기 캐리어 필름과 상기 제1의 2D 층 사이에 상기 제2의 2D 층을 밀봉하는 단계;
    상기 제1의 기판으로부터 상기 이종 스택의 상기 제1의 2D 층을 분리하는 단계;
    상기 이종 스택을 제2의 기판에 부착하는 단계; 및
    상기 제2의 2D 층으로부터 상기 캐리어 필름 및 상기 하드 마스크 층을 제거하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 결합은 반 데르 발스 결합을 포함하는 것인, 방법.
  3. 제1항에 있어서,
    상기 제1의 2D 층을 형성하는 단계는 육방정 붕소 질화물(h-BN) 재료를 성막하는 단계를 포함하는 것인, 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 캐리어 필름은 중합체 필름을 포함하는 것인, 방법.
  6. 제1항에 있어서,
    상기 이종 스택을 부착하는 단계는 상기 제1의 2D 층을 상기 제2의 기판 상에 형성된 금속층에 부착하는 단계를 포함하는 것인, 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 캐리어 필름의 주변 부분을 부착하는 단계는 상기 제2의 2D 층이 상기 캐리어 필름 및 상기 제1의 2D 층의 주변 부분과 접촉하지 않도록 상기 캐리어 필름 및 상기 제1의 2D 층의 주변 부분을 중첩시키는 단계를 포함하는 것인, 방법.
  9. 방법으로서,
    금속층 상에 제1의 2차원(2D) 층을 형성하는 단계;
    제2의 2D 층 상에 하드 마스크 층을 성막하는 단계;
    상기 하드 마스크 층에 캐리어 필름을 부착하는 단계 - 상기 하드 마스크 층은 상기 캐리어 필름 및 상기 제2의 2D 층과 직접 접촉함 - ;
    상기 제1의 및 제2의 2D 층을 포함하는 이종 스택을 형성하도록 상기 제2의 2D 층을 상기 제1의 2D 층에 결합시키는 단계;
    상기 캐리어 필름의 주변 부분을 상기 제1의 2D 층의 주변 부분에 부착하여, 상기 캐리어 필름과 상기 제1의 2D 층 사이에 상기 제2의 2D 층을 밀봉하는 단계;
    상기 금속층으로부터 상기 이종 스택의 상기 제1의 2D 층을 분리하는 단계;
    상기 이종 스택을 제2의 기판에 부착하는 단계; 및
    상기 제2의 2D 층으로부터 상기 캐리어 필름 및 상기 하드 마스크 층을 제거하는 단계
    를 포함하는, 방법.
  10. 방법으로서,
    기판 상에 제1의 2차원(2D) 층을 형성하는 단계;
    제2의 2D 층 상에 하드 마스크 층을 성막하는 단계;
    캐리어 필름을 상기 하드 마스크 층에 부착하는 단계 - 상기 하드 마스크 층은 상기 캐리어 필름 및 상기 제2의 2D 층과 직접 접촉함 - ;
    상기 제1의 2D 층에 상기 제2의 2D 층을 결합시키는 단계;
    상기 캐리어 필름의 주변 부분을 상기 제1의 2D 층의 주변 부분에 부착하여, 상기 캐리어 필름과 상기 제1의 2D 층 사이에 상기 제2의 2D 층을 밀봉하는 단계;
    상기 기판으로부터 상기 제1의 2D 층을 분리하는 단계;
    제1, 제2의 및 제3의 2D 층을 포함하는 이종 스택을 형성하도록 상기 제1의 2D 층을 제3의 2D 층에 결합시키는 단계; 및
    트랜지스터를 형성하는 단계
    를 포함하고,
    상기 트랜지스터를 형성하는 단계는:
    상기 이종 스택에 제1의 및 제2의 소스/드레인 영역을 형성하는 단계;
    상기 제1의 및 제2의 소스/드레인 영역 사이의 상기 이종 스택의 일부를 사용하여 채널 영역을 형성하는 단계; 및
    상기 채널 영역 위에 게이트 전극을 형성하는 단계
    를 포함하는 것인, 방법.
KR1020200179871A 2020-05-28 2020-12-21 2차원 재료를 가지는 반도체 소자 KR102652151B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063031229P 2020-05-28 2020-05-28
US63/031,229 2020-05-28
US17/078,247 US11688605B2 (en) 2020-05-28 2020-10-23 Semiconductor device with two-dimensional materials
US17/078,247 2020-10-23

Publications (2)

Publication Number Publication Date
KR20210148835A KR20210148835A (ko) 2021-12-08
KR102652151B1 true KR102652151B1 (ko) 2024-03-27

Family

ID=77570700

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200179871A KR102652151B1 (ko) 2020-05-28 2020-12-21 2차원 재료를 가지는 반도체 소자

Country Status (5)

Country Link
US (1) US20230307234A1 (ko)
KR (1) KR102652151B1 (ko)
CN (1) CN113380629A (ko)
DE (1) DE102020128628A1 (ko)
TW (1) TWI785466B (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015231682A (ja) * 2014-06-09 2015-12-24 覚 増渕 ファンデアワールスヘテロ構造の作製方法
US20160197148A1 (en) * 2010-12-21 2016-07-07 The Trustees Of Columbia University In The City Of New York Electrical devices with graphene on boron nitride

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103493203B (zh) * 2011-03-22 2016-12-28 曼彻斯特大学 晶体管器件以及用于制造晶体管器件的材料
KR20140114199A (ko) * 2013-03-18 2014-09-26 삼성전자주식회사 이종 적층 구조체 및 그 제조방법, 및 상기 이종 적층 구조체를 구비하는 전기소자
KR101770235B1 (ko) * 2015-07-29 2017-08-22 한국표준과학연구원 2 차원 전이금속 디칼코지나이드의 제조 방법
US10424782B2 (en) * 2018-01-09 2019-09-24 Saudi Arabian Oil Company Nanocomposite electrode materials for use in high temperature and high pressure rechargeable batteries
US11037783B2 (en) * 2018-09-25 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using transition metal dichalcogenide and a method for forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160197148A1 (en) * 2010-12-21 2016-07-07 The Trustees Of Columbia University In The City Of New York Electrical devices with graphene on boron nitride
JP2015231682A (ja) * 2014-06-09 2015-12-24 覚 増渕 ファンデアワールスヘテロ構造の作製方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Shanshan Wang et al., "All Chemical Vapor Deposition Growth of MoS2:h-BN Vertical van der Waals Heterostructures", ACS NANO, Vol.9, pp.5246-5254

Also Published As

Publication number Publication date
DE102020128628A1 (de) 2021-12-02
TWI785466B (zh) 2022-12-01
KR20210148835A (ko) 2021-12-08
CN113380629A (zh) 2021-09-10
US20230307234A1 (en) 2023-09-28
TW202145374A (zh) 2021-12-01

Similar Documents

Publication Publication Date Title
TWI751371B (zh) 在fet元件的奈米通道結構中納入單擴散中斷之方法和裝置
US20160293765A1 (en) Semiconductor device structures and methods of forming semiconductor structures
TW201829293A (zh) 半導體元件
CN111415944A (zh) 三维存储器件及其制造方法
US8906775B2 (en) Semiconductor device and method for fabricating the same
US10516054B2 (en) Electronic device including two-dimensional material
CN109216428B (zh) 半导体结构及其制造方法
TW202040821A (zh) 半導體元件
US10319675B2 (en) Capacitor embedded with nanocrystals
TW201214679A (en) High density thyristor random access memory device and method
KR102652151B1 (ko) 2차원 재료를 가지는 반도체 소자
US11688605B2 (en) Semiconductor device with two-dimensional materials
CN107644906B (zh) 一种黑磷场效应晶体管及其制造方法
CN204732413U (zh) 包括iii族氮化物叠层的半导体部件
WO2014130934A1 (en) Methods, devices, and systems related to forming semiconductor power devices with a handle substrate
US20220181484A1 (en) Trench-type mosfet and method for manufacturing the same
US20230187280A1 (en) 3d semiconductor device with 2d semiconductor material and method of forming the same
JP6491267B2 (ja) パワー半導体素子における超接合構造
TW202131495A (zh) 在三維記憶體元件中具有抗蝕刻層的半導體插塞
CN111952186A (zh) 基于空腔包围结构的场效应晶体管及制备方法
US11784225B2 (en) Semiconductor structure, method of forming stacked unit layers and method of forming stacked two-dimensional material layers
US20240120336A1 (en) 3d nanosheet stack with dual selective channel removal of high mobility channels
US20230378364A1 (en) 3d design with method of integration of high performance transistors using a streamlined process flow
US20220406824A1 (en) Semiconductor image sensor and method of manufacturing the same
US20230352346A1 (en) Method for modifying metal-including material in semiconductor manufacturing process

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant