CN113380629A - 形成半导体器件的方法 - Google Patents

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陈则安
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Abstract

本发明描述了方法，该方法包含在第一衬底上形成第一二维(2D)层并将第二2D层附接至载体膜上。该方法还包含将第二2D层接合至第一2D层，以形成包含第一2D层和第二2D层的异质结。该方法还包含将异质结的第一2D层与第一衬底分离，并将异质结附接至第二衬底。该方法还包含将载体膜从第二2D层去除。本申请的一些实施例还涉及形成半导体器件的方法。

Description

形成半导体器件的方法
技术领域
本申请的实施例涉及形成半导体器件的方法。
背景技术
随着半导体技术的进步，人们对存储容量更大、处理系统更快、性能更高和成本更低的需求越来越大。而半导体行业持续缩小半导体器件的尺寸，正是为了满足这些需求。二维(2D)材料层可用于形成半导体器件的沟道区，以减少器件占位面积并提高器件性能。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，包括：在第一衬底上形成第一二维(2D)层；将第二二维层附接至载体膜；将所述第二二维层接合至所述第一二维层，以形成包括所述第一二维层和所述第二二维层的异质结；将所述异质结的所述第一二维层与所述第一衬底分离；将所述异质结附接至第二衬底；以及将所述载体膜从所述第二二维层去除。
本申请的另一些实施例提供了一种形成半导体器件的方法，包括：在金属层上形成第一二维层；在第二二维层上沉积硬掩模层；将载体膜附接至所述硬掩模层；将所述第二二维层接合至所述第一二维层，以形成包括所述第一二维层和所述第二二维层的异质结；将所述异质结的所述第一二维层与所述金属层分离；将所述异质结附接至第二衬底；以及将所述载体膜和所述硬掩模层从所述第二二维层去除。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在衬底上形成第一二维层；将第二二维层接合至所述第一二维层；将所述第一二维层与所述衬底分离；将所述第一二维层接合至第三二维层，以形成包括所述第一二维层、所述第二二维层和所述第三二维层的异质结；以及形成晶体管，包括：在所述异质结中形成第一源极/漏极区和第二源极/漏极区；利用所述第一源极/漏极区与所述第二源极/漏极区之间的所述异质结的一部分形成沟道区；以及在所述沟道区上方形成栅电极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的用于转移2D材料层的方法的流程图。
图2至图5是示出了根据一些实施例的2D材料层在其制造工艺中的各个阶段的不同视图。
图6是根据一些实施例的用于转移2D材料层的方法的流程图。
图7至图10是示出了根据一些实施例的2D材料层在其制造工艺中的各个阶段的不同视图。
图11是根据一些实施例的用于转移2D材料层的方法的流程图。
图12至图15是示出了根据一些实施例的2D材料层在其制造工艺中的各个阶段的不同视图。
图16是根据一些实施例的用于转移2D材料层的方法的流程图。
图17至图21是示出了根据一些实施例的2D材料层在其制造工艺中的各个阶段的不同视图。
图22A和图22B示出了根据一些实施例的转移工艺中的2D材料异质结。
图23示出了根据一些实施例的三维(3D)单片半导体器件。
现在将参考附图描述这些说明性实施例。在附图中，相似参考标号通常表示相同的、功能相似的和/或结构相似的元件。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可包含第一部件和第二部件直接接触形成的实施例，并且也可以包含在第一部件和第二部件之间设置其他部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本文使用的术语“标称”是指在产品或工艺的设计阶段设定的部件或工艺操作的特性或参数的预期值或目标值，以及高于和/或低于预期值的一系列值。通常，制造工艺或公差的轻微变化会导致这些值的范围的形成。
在一些实施例中，术语“约”和“基本上”可表示在该值的5％范围内变化的给定量值(例如，±1％、±2％、±3％、±4％、±5％)。这些值仅是实例，并非旨在限制。术语“关于”和“基本上”可指由相关领域的技术人员根据本文的教导解释的值百分比。
本发明提供了形成示例性互补金属氧化物半导体(CMOS)器件的方法。该方法还可应用于形成任何合适的半导体结构，比如全环栅(GAA)场效应晶体管(FET)、鳍式FET(finFET)、水平或垂直GAA finFET及平面FET。FET的一个例子为金属氧化物半导体场效应晶体管(MOSFET)。MOSFET可具有，例如，(i)内置于衬底(半导体晶圆)平面内或其上的平面结构，或(ii)垂直结构。术语“鳍式场效应晶体管”(FinFET)是指在相对于晶圆平面垂直定向的鳍上方形成的FET。本文中使用的术语“垂直”是指标称上垂直于衬底的表面。
尽管实施了各种增强技术，比如用于增强静电控制的新型器件结构、通过应变沟道的增强传输、提高掺杂剂活性并降低寄生电阻等，但目前硅基晶体管的性能和可扩展性仍达到了基本限制。随着通过缩小器件尺寸来实现更高的存储密度，缩小硅基晶体管一直以来都面临着挑战。
2D材料是通过化学键结合在一起的单分子层材料，其可在各种应用中使用以提高性能。例如，2D材料可用于半导体器件、电极、净水器和光电器件。可将单个2D单分子层堆叠在一起来形成2D材料层堆叠件，并且可通过堆叠不同数量的单个单分子层来改变2D材料层堆叠件的厚度。2D材料堆叠件可用于在半导体晶体管器件中形成沟道区，以减少器件占位面积并提高器件性能。在半导体器件中，可通过薄膜转移工艺来实现2D材料。该薄膜转移工艺可包含将2D材料的单分子层附接至载体膜、从主晶圆去除2D材料单分子层并将其放在半导体衬底上以进行进一步制造操作。由于2D材料单分子层具有原子级厚度，保持2D材料单分子层的高度清洁对于实现器件的高性能和高成品率来说至关重要。然而，各制造工艺和转移工艺的副产物会在2D材料的单分子层上留下不合需要的残留物，特别是在面积较大的2英寸和3英寸晶圆上。采用清洁工艺去除界面污染会损伤2D材料的单分子层表面。例如，比如水和碳氢化合物等吸附物可覆盖2D材料的表面。包含等离子干蚀刻、湿蚀刻和退火在内的清洗工艺可增加表面粗糙度或通过单分子层进行蚀刻，而蚀刻副产物在清洗工艺后仍可留在表面上。此外，溶剂清洗工艺也会在单分子层表面留下残留物。
本发明中的各个实施例描述了用于形成包含基本上无残留物的2D材料(例如，无残留物的2D材料)的半导体器件的方法。2D材料层可通过范德华力堆叠在一起，并转移到衬底上。在一些实施例中，2D材料单分子层之间的界面可以基本上无残留物(例如，不存在残留物)。在一些实施例中，层堆叠件的顶面和底面也可以基本上无残留物。在一些实施例中，2D材料形成的第一单分子层经范德华力附接至2D材料形成的第二单分子层，从而形成范德华异质结。该堆叠件可附接至载体层(例如，聚合物膜)并转移至衬底以供进一步处理。其他2D材料单分子层可通过执行其他附接工艺和晶圆级转移工艺添加到异质结中。除了其他方面，利用范德华力形成2D材料异质结还可提供基本上无残留物表面和各层转移后完好等优点。此外，在晶圆级转移工艺中，无需粘合剂即可将2D材料层接合在一起。
图1为根据一些实施例的用于形成包含2D材料异质结的方法100的流程图。出于说明的目的，图1所示的操作将参考图2至图5所示的示例性制造工艺来进行描述。根据特定的应用程序，操作可按照不同的顺序执行，也可不执行。应当注意，方法100可能不会产生完整的半导体器件。因此，应当理解的是，可在方法100之前、期间和之后提供其他工艺，并且在本文中仅简要描述一些其他工艺。图2至图5中描述的转移工艺可在处理室中于真空下进行，以免这些结构接触到周围环境。这可提供防止表面氧化和污染物吸附的优点，而进而又增大了界面处的范德华力。在一些实施例中，真空度可维持在约1x10-3托和约1x10-5托之间。
参考图1，在操作102中，根据一些实施例，将2D材料形成的第一单分子层沉积于衬底上。如图2所示，第一单分子层206可沉积于衬底201上。在一些实施例中，各结构为简明起见统称为衬底。例如，衬底201可包含体衬底202及金属层204。体衬底202可为载体晶圆，并且可使用合适的材料，比如基本半导体、复合半导体、合金半导体和任何合适的材料来形成。例如，可利用硅、氧化硅、蓝宝石、氮化硅、氮化钛、硅锗、任何合适的材料及其组合来形成体衬底202。金属层204可利用合适的金属材料(比如铜)来形成。在一些实施例中，镍、金、铜、钌、钨、银、钴、任何合适的金属及其组合均可用于形成金属层204。淀积工艺可在保持真空的沉积室中进行，以免衬底或沉积膜接触到周围环境。因此，第一单分子层206的顶面在经沉积工艺后可以基本上无残留物。
2D材料形成的第一单分子层206可沉积于金属层204上。在一些实施例中，第一单分子层206可直接沉积于体衬底202上。在一些实施例中，可使用合适的2D材料(比如六方氮化硼(h-BN)材料)来形成第一单分子层206。第一单分子层206可利用合适的沉积方法来沉积，比如(i)原子层沉积(ALD)；(ii)化学气相沉积(CVD)，例如低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)及任何其他适用CVD；(iii)分子束外延(MBE)法；(iv)任何合适的外延法；以及(v)他们的组合。第一单分子层206的厚度t可为2D材料形成的单分子层的厚度。例如，利用h-BN材料形成的第一单分子层206的厚度t为约0.33nm。在一些实施例中，厚度t可为约0.30nm至约0.36nm。在一些实施例中，厚度t可为约0.2nm至约0.8nm。
参考图1，在操作104中，根据一些实施例，2D材料形成的第二单分子层附接至2D材料形成的第一单分子层。如图3A所示，第二单分子层310附接至第一单分子层206。在一些实施例中，载体膜可在附接工艺之前附接至第二单分子层310。例如，载体膜312可附接至第二单分子层310的顶面。在一些实施例中，载体膜312可为聚合物层并粘合至第二单分子层310。在一些实施例中，可利用聚甲基丙烯酸甲酯(PMMA)、聚乙烯醇(PVA)、碳酸聚丙烯(PPC)、聚苯乙烯(PS)、任何合适的聚合物材料及其组合来形成载体膜312。在一些实施例中，可通过将聚合物材料沉积于第二单分子层310并将第二单分子层310从载体衬底去除，以把载体膜312附接至第二单分子层310。
在一些实施例中，第二单分子层310可利用过渡金属二硫化物(TMD)来形成。合适的TMD可以表示为MX2，其中M表示过渡金属元素，X表示硫族元素。例如，过渡金属元素可为钼或钨。在一些实施例中，硫族元素可为硫、硒或碲中的一种。在一些实施例中，可采用其他合适的TMD材料。第二单分子层310的厚度可为2D材料单分子层的厚度。例如，利用二硫化钼形成的第二单分子层310的厚度可为约0.65nm。在一些实施例中，第二单分子层310的厚度范围可为约0.45nm至约1.2nm。
第一单分子层206和第二单分子层310可通过范德华力进行相互附接。附接工艺可在真空环境(例如，真空室)下进行，以免界面上产生杂质或水污染，从而降低范德华力。第一单分子层206和第二单分子层310进行物理接触后，可将可选外力314施加至载体膜312的顶面，以确保在两个单分子层之间实现整个界面的均匀接触。在一些实施例中，外力可在表面之间的界面上产生约60N/in2和约1600N/in2的压力。如压力大于1600N/in2，则可能会对膜造成物理损伤；如压力小于60N/in2，则可能不足以提高范德华键强度。可在真空环境(比如保持真空的处理室)中执行附接工艺。在一些实施例中，真空度可维持在约1x10-3托和约1x10-5托之间，以增大界面上的范德华力。由于载体膜312或其它结构不与第一单分子层206接触，因此第一单分子层206和第二单分子层310之间的界面可以基本上无残留物。
尽管图3A所示的第一单分子层206和载体膜312彼此之间不发生物理接触，但是可将第一单分子层206和载体膜312进行封边，以在转移工艺中保护第二单分子层310并防止受到污染。此外，封边还可增强传输工艺中堆叠层(由载体膜和单分子层构成)的结构完整性。为了在晶圆级转移工艺前密封膜边缘，第一单分子层206和载体膜312的表面积均可大于第二单分子层310的表面积。例如，第一单分子层206可具有直径约2英寸的圆形区域，并且第二单分子层310可具有直径小于2英寸的圆形区域，比如约1.7英寸与约1.9英寸之间。载体膜312的直径可为约2.1英寸至约2.5英寸。
由于表面积差异，第一单分子层206和载体膜312不与第二单分子层310接触的部分也可相互重叠。例如，如示出了堆叠层边缘区域的放大图301的图3B所示，载体膜312的周边部312A和第一单分子层206的周边部206A可在力314的作用下变形且彼此进行物理接触，以便在物理接触后密封第二单分子层310。在一些实施例中，第一单分子层206和载体膜312进行物理接触，可导致在上述膜界面处形成化学键或其它附接机构，从而提高堆叠层的结构完整性。周边部312A和206A的重叠宽度可大于约0.5mm，以确保在转移工艺中实现能够保持其结构完整性的安全密封。
参考图1，在操作106中，根据一些实施例，第一单分子层与衬底分离。如图4所示，在第一单分子层206与金属层204的界面处，由第一单分子层206和第二单分子层310形成的异质结与衬底201分离。为了在保持异质结完整性的同时，仅在第一单分子层206和金属层204的界面处实现分离，可采用电化学分层法。包含衬底201的层堆叠件可浸入氢氧化钠(NaOH)水溶液中。通过使用金属层204作为阴极和形成在载体膜312顶部的铂(Pt)箔作为阳极，可向层堆叠件施加DC电压。在一些实施例中，施加的DC电压范围可为约3V至约5V。例如，施加的DC电压约可为4V。在电化学分层法中，第一单分子层206可通过在第一单分子层206和金属层204的界面处形成的氢气而与金属层204分离。第一单分子层206和第二单分子层310可在电化学分层法中通过范德华力结合在一起，随后转移到合适的衬底上。在一些实施例中，可利用其他合适的TMD材料。
参考图1，在操作108中，根据一些实施例，第一单分子层附接至另一衬底。如图5所示，由第一单分子层206和第二单分子层310形成的异质结501可附接至另一衬底502上，以在其他制造工艺中使用。在一些实施例中，衬底502可为使用硅或氧化硅形成的4英寸晶圆。在一些实施例中，衬底502可为具有任何合适直径的晶圆。例如，衬底502可为直径为约2英寸至约12英寸的晶圆。在一些实施例中，第一单分子层206的底面可经由合适的附接机构(比如范德华接合、化学接合、粘接、任何合适的接合方法及其组合)附接至衬底502的顶面。在一些实施例中，可利用合适的方法去除载体膜312，比如干蚀刻法、湿蚀刻法、灰化法、任何合适的去除法及其组合。在一些实施例中，由于载体膜去除工艺和/或后续工艺，残留物可留在第二单分子层310的顶面上，但是第一单分子层206和第二单分子层310之间的界面可在不暴露的情况下得到保护并且基本上保持无残留物。
图6是根据一些实施例的用于形成包含2D材料异质结的方法600的流程图。出于说明的目的，图6所示的操作将参考图7至图10所示的示例性制造工艺来进行描述。根据特定的应用程序，操作可按照不同的顺序执行，也可不执行。应当注意，方法200可能不会产生完整的半导体器件。因此，应当理解的是，可在方法600之前、期间和之后提供其他工艺，并且在本文中仅简要描述一些其他工艺。为简明起见，图7至图10和图2至图5中的类似元件利用相同的注释来标记。图7至图10中描述的转移工艺可在处理室中于真空下进行，以免这些结构接触周围环境。这可提供防止表面氧化和污染物吸附的优点，而进而又增大了界面处的范德华力。在一些实施例中，真空可维持在约1x10-3托和约1x10-5托之间。
参考图6，在操作602中，根据一些实施例，将2D材料形成的第一单分子层沉积于衬底上。如图7所示，第一单分子层206可沉积于衬底201上。在一些实施例中，第一单分子层206可直接沉积于金属层204上。与图2所示的第一单分子层206类似，图7中所示的第一单分子层206可利用h-BN材料形成。在一些实施例中，第一单分子层206可直接沉积于体衬底202上。第一单分子层206可利用任何合适的沉积方法进行沉积，比如ALD和CVD。
参考图6，在操作604中，根据一些实施例，载体膜和硬掩模层附接至2D材料形成的第二单分子层上。如图7所示，硬掩模层711的底面可附接至第二单分子层310的顶面。另外，载体膜712可附接至硬掩模层711的顶面。在一些实施例中，图7所示的第二单分子层310和第二单分子层310可利用类似材料形成。例如，可利用TMD形成第二单分子层310。合适的TMD可以表示为MX2，其中M表示过渡金属元素，X表示硫族元素。由于第二单分子层310由具有原子级厚度的2D材料形成，因此硬掩模711可为第二单分子层310提供额外的机械支撑，以提高其在制造工艺中的结构完整性，并且在载体膜712的形成和去除工艺中保护其不受化学反应的影响。在一些实施例中，硬掩模711可由氧化铝、氮化硅、氧化硅、任何合适的介电材料及其组合形成。在一些实施例中，可利用ALD、CVD、PVD、任何合适的沉积法及其组合来沉积硬掩模711。在一些实施例中，载体膜712可与图3A和图3B所示的载体膜312类似。为简明起见，本文对此不作详细描述。在一些实施例中，载体膜712和第一单分子层206的表面积可大于第二单分子层310和硬掩模711的表面积。向载体膜的顶面施加外力714可提高接合均匀性及范德华键强度。力714可与图3A所示的力314类似。为简明起见，本文对此不作详细描述。
参考图6，在操作606中，根据一些实施例，2D材料形成的第二单分子层附接至2D材料形成的第一单分子层，且第一单分子层与衬底分离。如图8所示，第二单分子层310的底面附接至第一单分子层206的顶面。在一些实施例中，上述表面通过范德华接合进行附接，形成分别包含一对具有第一单分子层206和第二单分子层310的2D材料薄膜的异质结701。第一单分子层206可经由执行类似于图4所示的分离工艺的电化学分层法来与衬底201分离。另外，与图3B所示的密封工艺类似，载体膜712和第一单分子层206的周边区域可压接并密封在一起，以保护包围在这两者之间的第二单分子层310。
参考图6，在操作608中，根据一些实施例，2D材料的第一单分子层附接至另一衬底。如图9所示，第一单分子层206的底面附接至衬底902，使得异质结701可制备来用于其他制造工艺。在一些实施例中，衬底902可为衬底、半导体器件或任何合适的半导体结构。在一些实施例中，衬底902可为利用硅或氧化硅形成的4英寸晶圆。在一些实施例中，在将第一单分子层206附接至衬底902后，载体膜712可利用去除工艺去除。例如，聚合物清除剂或湿化学蚀刻可用于去除载体膜712，从而露出下部硬掩模711。残留物可保留在硬掩模层711的顶面上，但第二单分子层310的顶面在载体膜712去除工艺中，可受到硬掩模711的保护并且保持基本无残留物。
参考图6，在操作610中，根据一些实施例，硬掩模层从2D材料形成的第二单分子层的顶面去除。如图10所示，为了露出下部第二单分子层310，可去除硬掩模711。硬掩模711可利用等离子干蚀刻、湿化学蚀刻、任何合适的蚀刻法及其组合来去除。在硬掩模711的去除工艺后，第二单分子层310的顶面可以基本上无残留物，因为第二单分子层310可对去除硬掩模711的蚀刻工艺呈惰性。例如，与有机聚合物载体膜相比，硬掩模711去除后，可在第二单分子层310上留下的更少的残留物。
图11是根据一些实施例的用于形成包含2D材料的异质结的方法1100的流程图。出于说明的目的，图11所示的操作将参考图12至图15所示的示例性制造工艺来进行描述。根据特定的应用程序，操作可按照不同的顺序执行，也可不执行。应当注意，方法1100可能不会产生完整的半导体器件。因此，应当理解的是，可在方法1100之前、期间和之后提供其他工艺，并且在本文中仅对一些其他工艺进行简要描述。为简明起见，图12至图15和图2至图5中的类似元件利用相同的注释来标记。图12至图15中描述的转移工艺可在处理室中于真空下进行，以免这些结构暴露于周围环境。这可提供防止表面氧化和污染物吸附的优点，而进而又增大了界面处的范德华力。在一些实施例中，真空可维持在约1x10-3托和约1x10-5托之间。
参考图11，在操作1102中，根据一些实施例，将2D材料形成的第一单分子层沉积于衬底上。如图12所示，第一单分子层1206可沉积于衬底1202上。在一些实施例中，可利用TMD形成第一单分子层1206。合适的TMD可以表示为MX2，其中M表示过渡金属元素，X表示硫族元素。例如，过渡金属元素可为钼或钨。在一些实施例中，硫族元素可为硫、硒或碲中的一种。在一些实施例中，可采用其他合适的TMD材料。第一单分子层1206可利用ALD、LPCVD、ALCVD、UHVCVD、RPCVD、MBE、任何合适的外延法及其组合来沉积。在一些实施例中，衬底1202可与图2所示的衬底1202类似。为简明起见，本文对此不作详细描述。
参考图11，根据一些实施例，在操作1104中，2D材料形成的第二单分子层附接至2D材料形成的第一单分子层。第二单分子层1210的底面可附接至第一单分子层1206的顶面。第一单分子层1206和第二单分子层1210可通过范德华接合附接在一起，以形成异质结。此外，载体膜1212可附接至第二单分子层1210的顶面。在一些实施例中，可利用2D材料(比如，h-BN)来形成第二单分子层1210。在一些实施例中，可利用任何合适的2D材料(比如，TMD材料)来形成第二单分子层1210。在一些实施例中，可利用不同2D材料形成第一单分子层1206和第二单分子层1210。例如，可利用二硫化钼来形成第一单分子层1206，并且可利用h-BN来形成第二单分子层1210。第一单分子层1206和第二单分子层1210可通过范德华接合附接在一起。在一些实施例中，载体膜1212可附接至第二单分子层1210的顶面。载体膜1212可为利用PMMA、PVA、PPC、PS、任何合适的聚合物材料及其组合形成的聚合物层。在一些实施例中，载体膜1212可与图3A和图3B所示的载体膜312类似。为简明起见，本文对此不作详细描述。在一些实施例中，可利用外力1214来增加接合均匀性及强度。外力1214可与力314类似。为简明起见，本文对此不作详细描述。
参考图11，根据一些实施例，在操作1106中，第一单分子层可与衬底分离并附接至第三单分子层。如图13所示，第一单分子层1206可与衬底1202分离。在一些实施例中，第一单分子层1206可利用分离工艺从衬底1202去除，诸如热释放工艺、激光释放工艺、紫外线(UV)处理工艺、化学剥离工艺、任何合适的去除工艺和/或其组合。在一些实施例中，载体膜1212和第一单分子层1206的周边区域可接合在一起，而接合强度可足以支持从衬底1202机械分离第一单分子层1206。在一些实施例中，第一单分子层1206可形成在衬底1202的金属层上，并且分离工艺可采用电化学分层法。
第一单分子层1206可附接至由2D材料形成的第三单分子层1322。在一些实施例中，可利用h-BN形成第三单分子层1322。在一些实施例中，可利用合适的2D材料(比如TMD层)来形成第三单分子层1322。在一些实施例中，可利用不同的2D材料形成第一单分子层1206和第三单分子层1322。在一些实施例中，第一单分子层1206和第三单分子层1322可利用范德华接合进行相互附接。在一些实施例中，外力1314可用于提高界面处的接合均匀性。例如，力1314可类似于力314。在一些实施例中，第一单分子层1206的表面积可大于第二单分子层1210的表面积，并且接合工艺可包含对第一单分子层1206和载体膜1212的周边区域进行物理接合，以保护被封闭的第二单分子层1210。由于这些界面在转移工艺中被封闭且并不接触污染物，因此第一单分子层1206和第二单分子层1210之间的界面以及第一单分子层1206和第三单分子层1322之间的界面上可以基本上无残留物。异质结1401包含由范德华接合工艺固定在一起的第一、第二和第三单分子层1206、1210和1322，如上文图12和图13所示。
参考图11，在操作1108中，根据一些实施例，第三单分子层与衬底分离。如图14所示，第三单分子层1322可与衬底1302分离。通过在远离衬底1302的方向上拉出载体膜1212，可实现第三单分子层1322与衬底1302分离。在一些实施例中，从衬底1302分离第三单分子层1322的工艺可与从衬底1202分离第一单分子层1202的工艺类似。为简明起见，本文对此不作详细描述。
参考图11，在操作1110中，根据一些实施例将第三单分子层附接至衬底并去除载体膜。如图15所示，异质结1401的第三单分子层1322可附接至衬底1502的顶面。在一些实施例中，衬底1502可与图2所示的衬底202类似。在一些实施例中，衬底1502可包含一个或多个附加层和合适的半导体器件。为简明起见，在图15中未示出。例如，衬底1502可包含嵌入其中的一个或多个非有源器件和逻辑器件。在一些实施例中，衬底1502可为利用硅或氧化硅形成的4英寸晶圆。在将异质结1401转移到衬底1502的顶面上后，可去除载体膜1212。可利用等离子干蚀刻、湿化学蚀刻、灰化法、任何合适的去除方法及其组合来去除载体膜1212。
图16是根据一些实施例的用于形成包含2D材料异质结的方法1600的流程图。出于说明的目的，图16所示的操作将参考图17至图21所示的示例性制造工艺来进行描述。根据特定的应用程序，操作可按照不同的顺序执行，也可不执行。应当注意，方法1600可能不会产生完整的半导体器件。因此，应当理解的是，可在方法1600之前、期间和之后提供其他工艺，并且在本文中仅简要描述一些其他工艺。为简明起见，图17至图21和图2至图5中的类似元件利用相同的注释来标记。图17至图21中描述的转移工艺可在处理室中于真空下进行，以免这些结构接触到周围环境。这可提供防止表面氧化和污染物吸附的优点，而进而又增大了界面处的范德华力。在一些实施例中，真空可维持在约1x10-3托和约1x10-5托之间。
参考图16，在操作1602中，根据一些实施例，将2D材料形成的第一单分子层沉积于衬底上。如图17所示，第一单分子层1706可沉积于衬底1702上。在一些实施例中，可利用TMD形成第一单分子层1706。合适的TMD可以表示为MX2，其中M表示过渡金属元素，X表示硫族元素。例如，过渡金属元素可为钼或钨。在一些实施例中，硫族元素可为硫、硒或碲中的一种。在一些实施例中，可采用其他合适的TMD材料。第一单分子层1706可利用ALD、LPCVD、ALCVD、UHVCVD、RPCVD、MBE、任何合适的外延法及其组合来沉积。在一些实施例中，第一单分子层1706可与图12所示的第一单分子层1206类似。在一些实施例中，衬底1702可与图2所示的衬底202类似。为简明起见，本文对此不作详细描述。
参考图16，根据一些实施例，在操作1604中，2D材料形成的第二单分子层附接至2D材料形成的第一单分子层。第二单分子层1710的底面可附接至第一单分子层1706的顶面。第一单分子层1706和第二单分子层1710可通过范德华接合附接在一起，以形成异质结。在一些实施例中，可利用2D材料(比如h-BN)来形成第二单分子层1710。在一些实施例中，可利用任何合适的2D材料(比如TMD材料)来形成第二单分子层1710。在一些实施例中，可利用不同的2D材料来形成第一单分子层1706和第二单分子层1710。例如，可利用二硫化钼来形成第一单分子层1706，并且可利用h-BN来形成第二单分子层1710。此外，硬掩模1711可形成在第二单分子层1710的顶面上。可利用与硬掩模711类似的材料来形成硬掩模1711。例如，硬掩模1711可由氧化铝材料形成并利用ALD进行沉积。载体膜1712可附接至硬掩模1711的顶面。载体膜1712可与载体膜312类似，并且可利用比如PMMA、PVA、PPC、PS、任何合适的聚合物材料及其组合来形成。在一些实施例中，可通过施加与力314类似的外力1714来提高接合界面之间的接合均匀性。在一些实施例中，可利用与图3B所示的载体膜312和第一单分子层206的工艺类似的工艺将载体膜1712和第一单分子层1706的周边区域接合在一起。为简明起见，本文对此不作详细描述。
参考图16，在操作1606中，根据一些实施例，第一单分子层可与衬底分离并附接至第三单分子层以形成2D材料的异质结。通过在远离衬底1702的方向上拉出载体膜1712，可实现第一单分子层1706与衬底1702分离。分离工艺可与从衬底1202分离第一单分子层1206的工艺类似。为简明起见，本文对此不作详细描述。
在第一单分子层1706与衬底1702分离后，第一单分子层1706可附接至由2D材料形成的第三单分子层1822。在一些实施例中，可利用h-BN形成第三单分子层1822。在一些实施例中，可利用合适的2D材料(比如TMD层)来形成第三单分子层1822。在一些实施例中，可利用不同的2D材料来形成第一单分子层1706和第三单分子层1822。在一些实施例中，第一单分子层1706和第三单分子层1822可利用范德华接合进行相互附接。在一些实施例中，外力1814可用于提高界面处的接合均匀性。例如，力1814可类似于力314。
在一些实施例中，第一单分子层1706的表面积可大于第二单分子层1710的表面积，并且接合工艺可包含对第一单分子层1706和载体膜1712的周边区域进行物理接合，以保护被封闭的第二单分子层1710。由于这些界面在转移工艺中被封闭且并不接触污染物，因此第一单分子层1706和第二单分子层1710之间的界面以及第一单分子层1706和第三单分子层1822之间的界面上可以基本上无残留物。异质结1801包含由范德华接合工艺固定在一起的第一、第二和第三单分子层1806、1810及1822，如上文图17和图18所示。
参考图16，在操作1608中，根据一些实施例，第三单分子层与衬底分离。如图19所示，第三单分子层1822可与衬底1802分离。通过在远离衬底1802的方向上拉出载体膜1712，可实现第三单分子层1822与衬底1802分离。分离工艺可与图12和图14所示的分离工艺类似。为简明起见，本文对此不作详细描述。
参考图16，在操作1610中，根据一些实施例将第三单分子层附接至衬底并去除载体膜。如图20所示，异质结1801的第三单分子层1822可附接至衬底1902的顶面。在一些实施例中，衬底1902可与图2所示的衬底202相似。在一些实施例中，衬底1902可包含一个或多个附加层和合适的半导体器件。为简明起见，在图20中未示出。在将异质结1801转移到衬底1902的顶面上后，可去除载体膜1712。可利用等离子干蚀刻、湿化学蚀刻、灰化法、任何合适的去除方法及其组合来去除载体膜1712。
参考图16，在操作1612中，根据一些实施例，将硬掩模层从第二单分子层的顶面去除。如图21所示，为了露出下部第二单分子层1810，可去除硬掩模1711。可利用等离子干蚀刻、湿化学蚀刻、任何合适的蚀刻法及其组合来去除硬掩模1711。硬掩模1711的去除工艺可与图10所述的去除工艺类似。为简明起见，本文对此不作详细描述。
图22A、图22B和图23示出了如图1-21所示的形成异质结后的示例性附加制造工艺。图22A和图22B是示出了形成在图21所示的异质结1801和衬底1902上的载体膜2220各自的平面图和横截面图。可从图22A的A-A'平面查看图22B所示的横截面图。可形成其它合适的结构，且为简明起见，图22A和图22B未将其示出。载体膜2220可用于将异质结1801转移至其它衬底以供进一步处理。
如图22A和图22B所示，可在异质结1801的顶面上形成载体膜2220。例如，载体膜2220可形成在第二单分子层1710的顶面上。另外，载体膜2220也可沉积于异质结1801中。例如，载体膜栅格2221可通过第一、第二和第三单分子层1706、1710和1822进行垂直延伸(例如，z向)。本文中使用的术语“垂直”是指标称上垂直于衬底的表面。通过蚀刻异质结1801中的多个沟槽并将载体膜材料沉积于沟槽中直到完全填满沟槽，可形成载体膜栅格2221。在一些实施例中，可利用相同材料(比如聚合物材料)来形成载体膜栅格2221和载体膜2220。载体膜材料沉积可一直持续到在第二单分子层1710的顶面上形成载体膜2220为止。实现载体膜栅格2221可提高转移工艺中的异质结1801的结构完整性。可利用与载体膜312的材料和工艺类似的材料和工艺来形成载体膜2220和载体膜栅格2221。为简明起见，本文对此不作详细描述。如图22A和图22B所示，载体膜栅格2221可将异质结1801划分为管芯2230的阵列，而且管芯包含2D材料异质结。在一些实施例中，管芯2230的阵列边界也可与转移到半导体晶圆上的异质结1801对齐。在一些实施例中，也可在图5、7和14中分别描述的异质结501、701和1401中实现载体膜栅格2221。
图23示出了根据一些实施例的包含具有2D材料异质结的半导体器件的三维(3D)单片半导体结构。利用上述图1至图22B中描述的一个或多个转移工艺，可将2D材料异质结转移至现有半导体器件上。其他结构可包含在图23所示的结构中，并且为简明起见并不示出。
图23所示的3D单片半导体结构可包含多个前道工艺(FEOL)结构2300和多个后道工艺(BEOL)结构2320。图21、图22A和图22B的异质结1801，可利用图22A和图22B中所示的载体膜2220和载体膜栅格2221转移至BEOL结构2320的顶面。经转移工艺后，载体膜2220和载体膜栅格2221可通过合适的蚀刻工艺来去除。
FEOL结构2300可包含多个晶体管，比如形成于衬底2302上方的晶体管2303。衬底2302可与图2所示的衬底202类似。而且为简明起见，本文对此不作详细描述。晶体管2303可包含各种类型的晶体管器件，比如一对n型和p型金属氧化物半导体(MOS)晶体管。晶体管2303可包含衬底2301、一对源极/漏极区2304、栅极介电层2305、间隔件2306、栅电极2307和源极/漏极接触件2308。源极/漏极区是指形成FET两个端子的源极和/或漏极结。可在晶体管2303中形成其他结构，且为简明起见，图23未将其示出。
BEOL结构2320可包含在层间介电(ILD)层中形成的多个互连结构。例如，在ILD层2322中形成的通孔2324可电性和物理连接至FEOL结构2300的源极/漏极接触件2308。形成在ILD层2322中的导电线2326可连接至一个或多个通孔2324以实现横向(例如，x向)电连接。通孔2324也可连接至在BEOL结构2320上方形成的其他结构。在一些实施例中，可利用铜、钴、铝、任何合适的导电材料及其组合来形成通孔2324和导电线2326。
半导体结构2340可形成在BEOL结构2320上。半导体结构2340可包含2D材料异质结的晶体管2343。例如，图22A和图22B的异质结1801可转移并放在BEOL结构2320的ILD层2322的顶面上。由多层2D材料形成的异质结可用作沟道区2345，以提高晶体管2343的器件性能。异质结1801的部分可用作晶体管2343的沟道区。尽管图23示出了异质结1801，但是其它异质结也可在晶体管2343中实现。例如，图5、图7和图14中分别描述的异质结501、701和1401也可在晶体管2343中实现。可利用本发明所述的晶圆级转移工艺来添加其他2D材料层，直到实现异质结的标称厚度或电性能。如图23所示，晶体管器件2343可包含在源极/漏极区2348之间形成的沟道区2345。可利用比如铜和掺杂硅等导电材料形成源极/漏极区2348。在一些实施例中，沟道区2345可利用通过图22A和图22B所示的载体膜网格2221在异质结1810中形成的管芯2230来形成。晶体管器件2343还可包含栅极介电层2345、间隔件2346和栅电极2347。其他结构也可包含在晶体管器件2343中，且为简明起见并不示出。例如，可在栅极介电层2345和栅电极2347之间形成一个或多个功函层。晶体管2343的源极/漏极区2348可通过在BEOL结构2320中形成的互连结构电连接至晶体管2303的源极/漏极接触件2308。源极/漏极区2348可通过蚀刻ILD层2342和异质结1801并在开口中沉积导电材料来形成。在一些实施例中，导电材料可包含铜。
本发明中的各个实施例描述了用于形成包含基本上无残留物的2D材料的半导体器件的方法。2D材料层可通过范德华力堆叠在一起，并转移到衬底上。2D材料单分子层通过范德华力附接至另一2D维材料单分子层，形成范德华异质结。其他2D材料单分子层可通过执行其他附接工艺和晶圆级转移工艺添加到异质结中。该堆叠件可附接至载体层(例如，聚合物膜)并转移至其他衬底或器件以供进一步处理。除了其他方面，利用范德华力形成2D材料异质结还可提供基本上无残留物表面和各层转移后完好等优点。此外，在晶圆级转移工艺中，无需粘合剂即可将2D材料层接合在一起。
在一些实施例中，方法包含在第一衬底上形成第一2D层并将第二2D层附接至载体膜上。该方法还包含将第二2D层接合至所述第一2D层，以形成包括第一2D层和第二2D层的异质结。该方法进一步包含将异质结的第一2D层与第一衬底分离，并将异质结附接至第二衬底。该方法进一步包含将载体膜从第二2D层去除。
在一些实施例中，所述接合包括范德华接合。在一些实施例中，形成所述第一二维层包括沉积六方氮化硼(h-BN)材料。在一些实施例中，将所述第二二维层附接至所述载体膜包括：在支撑结构上生长所述第二二维层；以及将所述载体膜压接至所述第二二维层。在一些实施例中，生长所述第二二维层包括沉积过渡金属硫化物(TMD)材料。在一些实施例中，所述过渡金属硫化物材料包括MX2，其中M包括过渡金属元素，而X包括硫族元素。在一些实施例中，所述载体膜包括聚合物膜。在一些实施例中，附接所述异质结包括将所述第一二维层附接至在所述第二衬底上形成的金属层。在一些实施例中，方法还包括将所述载体膜的周边部附接至所述第一二维层的周边部。在一些实施例中，附接所述载体膜的所述周边部包括，将所述载体膜的所述周边部与所述第一二维层重叠，使得所述第二二维层不会与所述载体膜和所述第一二维层的所述周边部发生接触。
在一些实施例中，方法包含在金属层上形成第一2D层并将硬掩模层沉积于第二2D层上。该方法还包含将载体膜附接至硬掩模层并将第二2D层接合至第一2D层，以形成包括第一2D层和第二2D层的异质结。该方法还包含将异质结的第一2D层与金属层分离，并将异质结附接至第二衬底。该方法还包含将载体膜和硬掩模层从第二2D层去除。
在一些实施例中，所述接合包括范德华接合。在一些实施例中，形成所述第一二维层包括沉积六方氮化硼(h-BN)材料。在一些实施例中，将所述第二二维层附接至所述载体膜包括，在支撑结构上生长所述第二二维层并将所述载体膜压接至所述第二二维层上。在一些实施例中，生长所述第二二维层包括沉积过渡金属硫化物(TMD)材料。
在一些实施例中，方法包含在衬底上形成第一2D层并将第二2D层接合至第一2D层上。该方法还包含将第一2D层与所述衬底分离，并将第一2D层接合至第三2D层以形成包含所述第一、第二和第三2D层的异质结。该方法还包含形成包含在异质结中形成第一源极/漏极区和第二源极/漏极区的晶体管；利用第一源极/漏极区和第二源极/漏极区之间的异质结的一部分形成信道区；以及在沟道区上形成栅电极。
在一些实施例中，生长所述第一二维层包括生长过渡金属硫化物(TMD)材料。在一些实施例中，方法还包括：在所述异质结中蚀刻多个沟槽；以及将载体膜沉积于所述多个沟槽中以及在所述异质结的顶面上。在一些实施例中，所述第二二维层和所述第三二维层包括六方氮化硼(h-BN)。在一些实施例中，方法还包括：将所述异质结的所述第三二维层附接至另一晶体管的顶面；以及分别将所述第一源极/漏极区和所述第二源极/漏极区电连接至所述另一晶体管的第一端子和第二端子。
上述内容论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本公开的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在第一衬底上形成第一二维(2D)层；
将第二二维层附接至载体膜；
将所述第二二维层接合至所述第一二维层，以形成包括所述第一二维层和所述第二二维层的异质结；
将所述异质结的所述第一二维层与所述第一衬底分离；
将所述异质结附接至第二衬底；以及
将所述载体膜从所述第二二维层去除。
2.根据权利要求1所述的方法，其中，所述接合包括范德华接合。
3.根据权利要求1所述的方法，其中，形成所述第一二维层包括沉积六方氮化硼(h-BN)材料。
4.根据权利要求1所述的方法，其中，将所述第二二维层附接至所述载体膜包括：
在支撑结构上生长所述第二二维层；以及
将所述载体膜压接至所述第二二维层。
5.根据权利要求4所述的方法，其中，生长所述第二二维层包括沉积过渡金属硫化物(TMD)材料。
6.根据权利要求5所述的方法，其中，所述过渡金属硫化物材料包括MX2，其中M包括过渡金属元素，而X包括硫族元素。
7.根据权利要求1所述的方法，其中，所述载体膜包括聚合物膜。
8.根据权利要求1所述的方法，其中，附接所述异质结包括将所述第一二维层附接至在所述第二衬底上形成的金属层。
9.一种形成半导体器件的方法，包括：
在金属层上形成第一二维层；
在第二二维层上沉积硬掩模层；
将载体膜附接至所述硬掩模层；
将所述第二二维层接合至所述第一二维层，以形成包括所述第一二维层和所述第二二维层的异质结；
将所述异质结的所述第一二维层与所述金属层分离；
将所述异质结附接至第二衬底；以及
将所述载体膜和所述硬掩模层从所述第二二维层去除。
10.一种形成半导体器件的方法，包括：
在衬底上形成第一二维层；
将第二二维层接合至所述第一二维层；
将所述第一二维层与所述衬底分离；
将所述第一二维层接合至第三二维层，以形成包括所述第一二维层、所述第二二维层和所述第三二维层的异质结；以及
形成晶体管，包括：
在所述异质结中形成第一源极/漏极区和第二源极/漏极区；
利用所述第一源极/漏极区与所述第二源极/漏极区之间的所述异质结的一部分形成沟道区；以及
在所述沟道区上方形成栅电极。
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