TW202315129A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202315129A
TW202315129A TW111121910A TW111121910A TW202315129A TW 202315129 A TW202315129 A TW 202315129A TW 111121910 A TW111121910 A TW 111121910A TW 111121910 A TW111121910 A TW 111121910A TW 202315129 A TW202315129 A TW 202315129A
Authority
TW
Taiwan
Prior art keywords
layer
dimensional material
source
dimensional
material layer
Prior art date
Application number
TW111121910A
Other languages
English (en)
Inventor
林時彥
蔡柏政
Original Assignee
台灣積體電路製造股份有限公司
國立臺灣大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司, 國立臺灣大學 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202315129A publication Critical patent/TW202315129A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種半導體裝置包括基板、二維材料通道層、二維材料鈍化層、源極/汲極觸點及閘極結構。該二維材料通道層位於該基板上方，其中該二維材料通道層由石墨烯製成。該二維材料鈍化層位於該二維材料通道層上方，其中該二維材料鈍化層由過渡金屬二硫屬化物製成。該源極/汲極觸點位於該二維材料鈍化層之上。該閘極結構位於該二維材料鈍化層上方以及該些源極/汲極觸點之間。

Description

半導體裝置及其形成方法
無。
半導體積體電路(integrated circuit，IC)行業經歷快速增長。IC材料及設計的技術進步已經產生數代IC，每一代IC的電路均比前一代更小且更複雜。然而，這些進步增加處理及製造IC的複雜性。在IC發展過程中，功能密度(亦即，每一晶片面積的互連裝置的數量)通常增加，而幾何尺寸(亦即，可使用製造製程產生的最小部件(或線))減小。這種按比例縮小製程通常藉由提高生產效率及降低相關成本來提供收益。然而，由於特徵尺寸不斷減小，故製造製程不斷變得更加難以執行。因此，以越來越小的尺寸形成可靠的半導體裝置成為挑戰。
無。
以下揭示內容提供用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可以使用諸如「在……下方」、「在……下」、「下方」、「在……上方」、「上方」之類的空間相對術語，來描述如圖中說明的一個元件或特徵與另一元件或特徵的關係。除了在附圖中描繪的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。
用於裝置的二維(two-dimensional；2-D)材料的主要優點為二維材料的獨特特性，例如高載子移動率及在少數原子層中的可發光的特性。例如，具有超薄主體的裝置可使用二維材料輕易製造，這使該些裝置成為具有減小線寬的先進電子產品的候選者。然而，同樣的薄主體特性亦會阻礙二維材料的實際裝置應用。由於超薄主動區域低至幾奈米，二維材料通道沒有塊狀區域(bulk region)。由於頂閘極為工業中場效電晶體(field-effect transistor，FET)最常用的裝置架構，因此較差的介電/二維材料介面可能會顯著降低二維材料電晶體的裝置性能。
另一方面，二維材料與傳統半導體(諸如Si或GaAs)之間的一個主要區別在於二維材料層之間沒有化學鍵。因此，二維材料層之間的載子傳輸可能不像過渡半導體那樣容易。隨著石墨烯直接在藍寶石基板上的生長以及二硫化鉬(MoS 2)在石墨烯表面的生長，半導體二維材料(MoS 2)與導電二維材料(石墨烯)的異質結構可能會打開在少數原子層中建立電荷存儲層及高移動率通道的空間。為證明磊晶生長的MoS 2/石墨烯異質結構的這種可能性，對裝置製造有兩個要求。第一個要求為在下伏石墨烯通道層上以非破壞性生長方式形成MoS 2層。
藉由使用預沈積過渡金屬膜的硫化，大面積的過渡金屬二硫屬化物(transition metal dichalcogenide，TMD)可以在不同的基板表面上生長，諸如藍寶石、Al 2O 3、其他TMD及石墨烯。雖然使用這種技術可以建立不同的二維材料異質結構，但在金屬沈積製程中引入的Ar電漿可能會對下伏二維材料帶來附加損壞。過渡金屬或過渡金屬氧化物的沈積應採用電子束或熱蒸發等替代方法，以避免損壞下伏二維材料。
在一些實施例中，可縮放石墨烯膜可以直接在藍寶石基板上生長而無需金屬模板的幫助。層數可控的MoS 2膜亦可藉由硫化RF濺射製備的預沈積Mo膜在石墨烯表面上生長。然而，由於RF濺射系統中使用的Ar電漿，可能會損壞下伏石墨烯膜。
在二維材料表面上生長的二維材料的成功證明的啟發下，本揭示內容的實施例進一步提供一種關於經由凡得瓦磊晶在另一二維材料表面上生長二維材料層的方法不會損壞二維材料表面，如下文更詳細描述。
第1A圖至第5圖說明根據本揭示內容的一些實施例的製造半導體裝置的各個階段的方法。
參看第1A圖，展示出基板100。在一些實施例中，基板100可起到為在後續步驟中形成的特徵或結構提供機械及/或結構支撐的作用。這些特徵或結構可為可形成在基板100上或上方的半導體裝置(例如電晶體或記憶體裝置)的部分。
通常，第1A圖說明的基板100可包括體半導體基板或絕緣體上矽(silicon-on-insulator，SOI)基板。SOI基板包括在作為SOI基板的主動層的薄半導體層下方的絕緣體層。主動層及體半導體的半導體通常包括結晶半導體材料矽，但亦可包括一或多種其他半導體材料，諸如鍺、矽鍺合金、化合物半導體(例如GaAs、AlAs、InAs、GaN、AlN)等)或其合金(例如，Ga xAl 1-xAs、Ga xAl 1-xN、In xGa 1-xAs等)、氧化物半導體(例如，ZnO、SnO 2、TiO 2、Ga 2O 3等)或其組合。半導體材料可為摻雜或未摻雜的。可使用的其他基板包括多層基板、梯度基板或混合定向基板。在一些其他實施例中，基板100可包括藍寶石(例如結晶Al 2O 3)，例如藍寶石的大晶粒或單晶層或藍寶石塗層。作為另一實例，基板100可為藍寶石基板，例如透明藍寶石基板，例如包含α-Al 2O 3。諸如鍺的其他元素半導體亦可用於基板100。
二維材料層110形成在基板100上方，接著二維材料層120形成在二維材料層110上方。在一些實施例中，二維材料層110與基板100的頂表面直接接觸。如本文所用，與固態材料領域中公認的定義一致，「二維材料」可指由單層原子組成的結晶材料。如本領域廣泛所接受，「二維材料」亦可稱為「單層」材料。在本揭示內容中，「二維材料」及「單層」材料可互換使用，沒有區別的含義，除非另有明確指出。二維材料層110可為合適厚度的二維材料。在一些實施例中，二維材料在其每一單層結構中包括單層原子，因此二維材料的厚度係指二維材料的單層數，可為一個單層或多於一個單層。兩個相鄰的二維材料單層之間的耦合包括比單一單層內原子之間的化學鍵弱的凡得瓦力。
在一些實施例中，二維材料層110及二維材料層120可為二維半導體材料，通常只有數層厚且以具有弱層間凡得瓦引力的強鍵合層堆疊的形式存在，允許這些層以機械或化學方式剝離成單獨的原子級薄層。二維半導體材料為電晶體的通道材料、源極材料、汲極材料的希望候選者。二維半導體材料的實例包括過渡金屬二硫屬化物(transition metal dichalcogenide，TMD)、石墨烯、層狀III-VI硫屬化物、石墨烯、六方氮化硼(h-BN)、黑磷等。在一些實施例中，二維半導體可包括一或多層且可以具有在約0.5-100nm範圍內的厚度。數層二維半導體的一個優勢特徵為高電子移動率值。
二維材料層110及二維材料層120由不同的二維材料製成。在一些實施例中，二維材料層120可包括比二維材料層110更小的導電性。例如，二維材料層110由石墨烯製成，且二維材料層120由過渡金屬二硫屬化物(transition metal dichalcogenide，TMD)。由於導電性的不同，二維材料層110可作為電晶體的通道層，而二維材料層120可作為電晶體的鈍化層。
第1B圖說明根據本揭示內容的一些實施例的石墨烯(例如，二維材料層110)的分子圖300。石墨烯為沿單一平面304對準的單層中的碳原子302的排列。由於純石墨烯具有高導電性，可摻雜一或多種雜質以控制移動率且誘導對閘電壓的類半導體回應。在各種實施例中，石墨烯摻雜有鈦、鉻、鐵、NH 3、鉀及/或NO 2。
第1C圖說明根據本揭示內容的一些實施例的過渡金屬二硫屬化物化合物(例如，二維材料層110)的分子圖400。一個分子厚的TMD材料層包括過渡金屬原子402及硫屬化物原子404。過渡金屬原子402可在一個分子厚的TMD材料層的中間區域中形成層，且硫屬元素原子404可在過渡金屬原子402的中間層上方形成第一層，且在過渡金屬原子402的中間區域下方形成第二層。過渡金屬原子402可為W原子或Mo原子，而硫屬元素原子404可為S原子、Se原子或Te原子。在整個描述中，所說明的包括一層過渡金屬原子402及兩層硫屬元素原子404的組合的交叉鍵合層稱為TMD單層。與石墨烯類似，過渡金屬二硫屬化物材料在通常為平面的單層中對準。亦與石墨烯類似，過渡金屬二硫屬化物材料表現出高導電性及載子移動率。
在二維材料層110由石墨烯製成的一些實施例中，石墨烯層可藉由磊晶石墨烯生長形成。在一些實施例中，可以碳化矽介電質作為晶種層以促進石墨烯在基板100上的磊晶生長。在一些實施例中，形成石墨烯層的另一例示性技術為直接在基板100上利用化學氣相沈積(chemical vapor deposition，CVD)。在一些其他實施例中，石墨烯層可形成在背襯材料(例如膠帶)上，背襯材料可黏附至基板100上。然後，可以移除背襯材料，同時將石墨烯層留在基板100上。在一些其他實施例中，石墨烯可藉由使金屬膜與碳化矽反應以形成金屬碳化物。接著將金屬碳化物退火以自剩餘的碳中產生金屬矽化物及石墨烯。在又一例示性實施例中，使用氧化石墨烯的水溶液沈積石墨烯層。除石墨烯，其他更導電的二維材料，諸如矽烯、鍺烯及錫烯亦可用作二維材料層110的材料。
為控制移動率且產生對閘極電壓產生類半導體的回應，片層的二維材料層110可藉由添加雜質來摻雜。在一些實施例中，諸如硼(B)及氮(N)的摻雜劑取代石墨烯基質中的碳原子(原子取代)。另外或替代地，可藉由添加諸如鈦、鉻、鐵、NH 3、鉀及NO 2的摻雜劑來破壞石墨烯的規則結構以產生期望的能帶隙。
在二維材料層120由TMD單層製成的一些實施例中，TMD單層包括二硫化鉬(MoS 2)、二硫化鎢(WS 2)、二硒化鎢(WSe 2)等。在一些實施例中，可使用合適的方法在二維材料層110上形成MoS 2及WS 2。例如，MoS 2及WS 2可藉由微機械剝離形成且耦合在基板二維材料層110上，或者藉由預沈積鉬(Mo)膜或鎢(W)膜在二維材料層110上的硫化形成。在替代實施例中，WSe 2可藉由微機械剝離形成且耦合在二維材料層110上，或者藉由使用熱裂解的Se分子對二維材料層110上的預沈積鎢(W)膜的進行硒化來形成。諸如WSe 2等TMD的生長溫度可能遠低於h-BN (二維絕緣體)。可以將TMD的生長溫度進一步降低至低於約400 oC。
在藉由微機械剝離形成MoS 2的一些其他實施例中，二維材料層120形成在另一基板上，然後轉移至二維材料層110。例如，在一些實施例中，藉由化學氣相沈積(chemical vapor deposition，CVD)、濺射或原子層將形成二維材料膜形成在第一基板上。隨後在二維材料膜上形成聚合物膜，諸如聚(甲基丙烯酸甲酯) (PMMA)。在形成聚合物膜之後，諸如藉由將樣品置放在熱板上來加熱樣品。加熱後，諸如藉由使用鑷子將二維材料膜的角自第一基板剝離，且樣品浸入溶液中以促進二維材料膜與第一基板的分離。二維材料膜及聚合物膜轉移至二維材料層110。然後使用合適的溶劑自二維材料膜移除聚合物膜。
在一些實施例中，二維材料層120可藉由合適的沈積製程形成而不使用電漿處理。例如，使用電漿處理的沈積製程可包括RF濺射，這可能對下伏二維材料層110造成損壞。在一些實施例中，二維材料層120可藉由熱蒸發形成。例如，在二維材料層110上方沈積MoO 3層，然後使用熱蒸發器對MoO 3膜進行硫化製程。在一些實施例中，亦可採用類似的不使用電漿處理的生長技術，諸如分子束磊晶(molecular beam epitaxy，MBE)、原子層沈積(atomic layer deposition，ALD)及電子槍蒸發，來沈積二維材料層120。
在一些實施例中，二維材料層120的形成亦包括處理二維材料層120以獲得二維材料層120的預期電子特性。處理製程包括減薄(亦即，減少二維材料層120的厚度)、摻雜或應變，以使二維材料層120表現出某些半導體特性，例如包括直接帶隙。
在一些實施例中，二維材料層110可用作通道層，其中二維材料層110可包括通道區域110CH及在通道區域110CH的相對側的源極/汲極區域110SD。在一些實施例中，二維材料層120可用作二維材料層110與閘極結構的閘極介電層(例如，第5圖的閘極結構160的閘極介電層140)之間的鈍化層。
在一些實施例中，可省略二維材料層110。除導電的二維材料外，傳統半導體(諸如Si及GaAs)亦可用作裝置的通道層。
在二維材料層120上方形成圖案化遮罩M1。圖案化遮罩M1可包括與二維材料層110的源極/汲極區域110SD基本對準的開口O1。在一些實施例中，圖案化遮罩M1可為光阻劑、硬遮罩或合適的材料，且可使用微影技術來圖案化。
在一些實施例中，可經由圖案化遮罩M1的開口O1執行離子佈植製程，以在二維材料層110的源極/汲極區域110SD中形成摻雜區域。可形成這些摻雜區域，例如藉由使用離子佈植製程將n型或p型摻雜劑(例如，As、P、B、In等)佈植至二維材料層110的源極/汲極區域110SD中，除位於閘極結構(例如，第5圖的閘極結構160)正下方的二維材料層110的通道區域110CH之外；或者藉由首先在二維材料層110的源極/汲極區域上方沈積摻雜源層，然後藉由退火將摻雜劑自摻雜源層擴散至二維材料層110中。
參看第2圖，金屬層130沈積在圖案化遮罩M1上方且過度填充圖案化遮罩M1的開口O1。在一些實施例中，金屬層130可包括導電材料，諸如銦(In)、鉛(Pb)、銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鉑(Pt)、鈷(Co)、銠(Rh)、鐵(Fe)、釕(Ru)、錳(Mn)、鉬(Mo)、釩(V)、鈦(Ti)、鋯(Zr)、鉿(Hf)、鎂(Mg)等。在一些其他實施例中，金屬層130可為多層結構。例如，金屬層130可包括由第一金屬製成的第一層及在第一層上方的由第二金屬製成的第二層，其中第一金屬及第二金屬由不同材料製成。例如，第一金屬可為厚度在約9 nm至約11 nm (例如，10 nm)範圍內的鈦(Ti)，且第二金屬可為厚度在約90 nm至約110 nm (例如，100 nm)範圍內的金(Au)。在一些實施例中，金屬層130可藉由可接受的沈積技術形成，例如電子束、CVD、ALD、PEALD、PECVD、PVD、ECP、化學鍍等或其任何組合。
參看第3圖，可移除圖案化遮罩M1，同時留下金屬層130的部分(參見第2圖)保留在二維材料層120上方且覆蓋二維材料層110的源極/汲極區域110SD。在一些實施例中，金屬層130的剩餘部分分別與二維材料層110的源極/汲極區域110SD基本對準，且金屬層130的剩餘部分可稱為源極/汲極觸點135。
在一些實施例中，可藉由將圖案化遮罩M1連同金屬層130的在圖案化遮罩M1的頂表面上方的部分一起剝離來移除圖案化遮罩M1。在一些其他實施例中，可進行化學機械研磨(chemical mechanism polishing，CMP)以移除金屬層130的多餘材料，直至曝露圖案化遮罩M1的頂表面，然後藉由合適的製程例如灰化移除圖案化遮罩M1。
參看第4圖，將二維材料層110及二維材料層120圖案化以界定二維材料層110的主動層。更詳細地，在圖案化製程期間，移除除通道區域110CH及源極/汲極區域110SD之外的二維材料層110的部分。例如，二維材料層110及120在源極/汲極觸點135下方的部分以及二維材料層110及120在源極/汲極觸點135之間的部分在圖案化製程期間得以保護且在圖案化製程後保留在基板100上方。
在一些實施例中，可藉由例如沈積曝露二維材料層110及二維材料層120的不需要部分的圖案化遮罩(未圖示)，進行蝕刻製程以移除二維材料層110及二維材料層120的不需要部分，然後移除圖案化遮罩來圖案化二維材料層110及二維材料層120。
參看第5圖，閘極介電層140形成在基板100上方，且閘電極150形成在閘極介電層140上方。更詳細地，閘極介電層140形成為接觸二維材料層120且覆蓋二維材料層110的通道區域110CH。此外，閘極介電層140延伸在每一源極/汲極觸點135的相對側壁上，延伸在二維材料層110的相對側壁及二維材料層120的相對側壁上，且進一步延伸至基板100的曝露表面。閘電極150形成為覆蓋二維材料層110的通道區域110CH，且進一步延伸至源極/汲極觸點135的頂表面垂直上方的位置。閘極介電層140及閘電極150可統稱為閘極結構160。在一些實施例中，二維材料層110、二維材料層120、閘極結構160及源極/汲極觸點135可共同用作電晶體。
閘極介電層140包括氧化矽、氮氧化矽及其組合或另一合適的材料。在一些實施例中，根據一些實施例，閘極介電層140包括高介電常數材料(高k材料)。根據一些實施例，高k材料包括金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氧氮化物、氧化鋁、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、另一合適材料或其組合。根據一些實施例，高k材料包括氧化鉿(HfO 2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)或其組合。閘極介電層140使用化學氣相沈積製程或其他合適的製程形成。在閘極介電層140由氧化鋁(Al 2O 3)製成的一些實施例中，閘極介電層140藉由電子束沈積來沈積5 nm薄的Al 2O 3膜，然後藉由ALD製程沈積25 nm的Al 2O 3膜形成。
閘電極150可以由合適的導電材料形成，包括多晶矽及金屬，包括一或多層鋁、銅、鈦、鉭、鎢、鈷、鉬、鎳、錳、銀、鈀、錸、銥、釕、鉑、鋯、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料及/或其組合。閘電極150可藉由一或多種沈積製程形成，諸如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)、物理氣相沈積(physical vapor deposition，PVD) (濺射)、電鍍及/或其他合適的方法，然後藉由一或多種蝕刻製程來圖案化閘電極150的沈積材料。在一些其他實施例中，閘電極150可為多層結構。例如，閘電極150可包括由第一金屬製成的第一層及在第一層上方的由第二金屬製成的第二層，其中第一金屬及第二金屬由不同材料製成。例如，第一金屬可為厚度在約9 nm至約11 nm(例如，10 nm)範圍內的鈦(Ti)，且第二金屬可為厚度在約90 nm至約110 nm (例如，100 nm)範圍內的金(Au)。
在本揭示內容的一些實施例中，鈍化二維材料層(例如，二維材料層120)形成在通道二維材料層(例如，二維材料層110)與閘極介電層(例如，閘極介電層140)之間，鈍化二維材料層可用作通道二維材料層的保護層，使得通道二維材料層不會在形成閘極介電層期間損壞。此外，鈍化二維材料層為藉由沈積製程形成，而不使用電漿處理，這將防止損壞下伏通道二維材料層。結果，裝置性能將得到改善。
第6A圖及第6B圖為不同條件下的I D-V GS曲線。例如，第6A圖說明第5圖的電晶體在省略第二二維材料120時的I D-V GS曲線，使得閘極介電層140可與二維材料層110直接接觸。第6B圖說明第5圖的電晶體的I D-V GS曲線，其中第二二維材料120具有2個MoS 2單層。在上述實施例中，具有及不具有MoS 2鈍化層的兩個裝置的I D-V GS曲線為在V DS=1.0 V時量測。
比較第6A圖及第6B圖，可以看出，當在二維材料層110與閘極介電層140之間插入第二二維材料120時，I D-V GS特性得到改善。此外，沒有MoS 2鈍化層的裝置的得到的電洞及電子移動率值分別為9.3 cm 2/V.s及3.8 cm 2/V.s。與沒有二維鈍化層的裝置相比，具有雙層MoS 2鈍化層的裝置的得到的電洞及電子移動率值分別為35.0 cm 2/V.s及8.2 cm 2/V.s。結果揭示閘極介電層(例如，閘極介電層140)可能不利地影響具有少量原子層的薄二維通道層(例如，二維材料層110)。然而，當在閘極介電層與二維通道層之間形成鈍化二維材料層(例如，二維材料層120)時，可以提高裝置性能。
第7A圖及第7B圖為不同條件下的拉曼光譜。例如，第7A圖說明在使用RF濺射形成MoS 2膜(例如，二維材料層120)之前及之後的石墨烯通道(例如，二維材料層110)的拉曼光譜。第7B圖說明在使用熱蒸發(沒有電漿處理)形成MoS 2膜(例如，二維材料層120)之前及之後的石墨烯膜(例如，二維材料層110)的拉曼光譜。
如第7A圖所示，在MoS 2膜生長之後，D/G峰比自約0.3增加至約1.0。增加的D/G峰比可能表明在使用RF濺射(使用電漿處理)的MoS 2生長程序之後將附加缺陷引入石墨烯通道。石墨烯膜的霍爾移動率值亦自約274 cm 2/VŸs降低至約30 cm 2/VŸs。儘管生長的MoS 2膜可將石墨烯通道與閘極介電層分開，但在使用RF濺射(使用電漿處理)的MoS 2生長程序中引入石墨烯通道的缺陷會降低裝置性能。
另一方面，如第7B圖所展示，在使用熱蒸發(沒有電漿處理)生長MoS 2膜之前及之後，觀察與石墨烯通道相似的D/G峰比(約0.3)。此外，對於MoS 2/石墨烯樣品，亦觀察與石墨烯通道相似的霍爾移動率值280 cm 2/VŸss。在MoS 2生長之前及之後，具有相似的D/G峰比及霍爾移動率值，結果表明與RF濺射相比，在MoS 2生長程序中石墨烯通道引入有限的缺陷。因此，藉由使用熱蒸發器形成的MoS 2膜可用作石墨烯通道的鈍化層。
第8A圖說明具有在石墨烯表面上生長的雙層及單層MoS 2膜的樣品的拉曼光譜。第8B圖說明第5圖的電晶體的I D-V GS曲線，其中第二二維材料120具有單層MoS 2。
由於用於裝置應用的二維材料的主要優點為厚度可低至單一二維材料單層，因此製備在石墨烯膜上生長的具有單層MoS 2的樣品。具有在石墨烯表面上生長的雙層及單層MoS 2膜的樣品的拉曼光譜如第8A圖所展示。MoS 2的拉曼峰E 1 2g及A 1g的兩個特徵如第8A圖所展示。如第8A圖所展示，兩個MoS 2特徵拉曼峰之間的能量差(Δk)自22.4下降至20.4 cm -1。Δk的略微降低意味著單層MoS 2是有機會在石墨烯層上形成，且樣品的Δk值為20.4 cm -1。按照類似程序，將具有單層MoS 2鈍化層的樣品亦製成頂閘極電晶體，裝置在V DS=1.0 V時的I D-V GS曲線如第8B圖所展示。裝置的導出的電洞及電子移動率值分別為30.0 cm 2/VŸs及9.5 cm 2/VŸs，接近具有雙層MoS 2鈍化層的裝置的值。結果表明，藉由使用二維材料作為鈍化層，可以實現最薄厚度降低至一個二維材料單層，這有利於裝置的縮小。
第9圖至第15圖說明根據本揭示內容的一些實施例的製造半導體裝置的各個階段的方法。應注意，第9圖至第15圖中描述的一些元素可以類似於第1A圖至第5圖中描述的那些元素，這些元件標記為相同的，且為簡潔起見不再重複相關細節。
參看第9圖，二維材料層110形成在基板100上方，且二維材料層120形成在二維材料層110上方。在一些實施例中，二維材料層110及二維材料層120可由不同的二維材料形成。例如，二維材料層110可由石墨烯製成，而二維材料層120可由過渡金屬二硫屬化物(transition metal dichalcogenide，TMD)製成。在一些實施例中，二維材料層110可用作通道層，其中二維材料層110可包括通道區域110CH及位於通道區域110CH相對側的源極/汲極區域110SD。
在二維材料層120上方形成圖案化遮罩M1。圖案化遮罩M1可包括與二維材料層110的源極/汲極區域110SD基本對準的開口O1。
參看第10A圖及第10B圖，其中第10B圖為第10A圖的放大視圖。執行蝕刻製程以經由圖案化遮罩M1的開口O1移除部分二維材料層120。二維材料層120包括至少2個二維材料單層，且蝕刻製程可自二維材料層120的頂部分120A蝕刻二維材料層120的至少一個單層，而在二維材料層120的底部分120B處留下二維材料層120的至少一個單層基本完整。因為在蝕刻製程期間蝕刻二維材料層120的頂部分120A，故二維材料層120的頂部分120A包括與二維材料層110的通道區域110CH基本重疊的至少一個剩餘部分121。另一方面，二維材料層120的底部分120B亦可稱為二維材料層120在蝕刻製程中的未蝕刻部分。
在一些實施例中，蝕刻製程可包括原子層蝕刻(atomic layer etching，ALE)製程。在二維材料層120由MoS 2製成的一些實施例中，ALE製程為使用低功率氧電漿，且可以單層移除的機制來蝕刻MoS 2。每一ALE循環包括低功率氧電漿處理、浸漬程序及再硫化程序。在低功率氧電漿處理期間，最頂層的MoS 2單層可能被氧化。這將導致Mo氧化物與下伏MoS 2表面的黏附變弱，可能導致最頂層的氧化MoS 2層自下伏MoS 2膜分離出來。隨後，執行浸漬程序以移除最頂部的氧化MoS 2層。由於MoS 2不溶於水，而Mo氧化物可溶於水，因此樣品在去離子水中的浸漬程序將有助於完全分離最頂層的氧化MoS 2層。隨後，在移除最頂層的氧化MoS 2層後，藉由再硫化程序，可以將殘留在基板上的部分氧化的MoS 2膜恢復為完整的MoS 2膜。MoS 2膜的光學及電學特性在移除程序後可以保持。藉由重複ALE循環，可以實現逐層移除MoS 2。
在一些實施例中，每一ALE循環可移除二維材料層120的一個單層。因為二維材料層120的底部分120B的至少一個單層未蝕刻，ALE循環的次數可以少於二維材料層120的單層的總數。例如，若二維材料層120具有n個單層，則蝕刻製程的ALE循環應小於n次，亦即，至多(n-1)次。這將確保二維材料層120的至少一個單層在蝕刻製程期間保持完整。二維材料層120的未蝕刻部分120B可用作下伏二維材料層110的保護層。
在一些實施例中，蝕刻製程可自二維材料層120的頂部分120A僅蝕刻二維材料層120的一個單層。亦即，在蝕刻製程中僅執行一個ALE循環。因此，二維材料層120的頂部分120A的剩餘部分121可僅包括一個二維材料單層。在一些其他實施例中，在蝕刻製程期間執行約1-10個ALE循環。因此，二維材料層120的頂部分120A的剩餘部分121可包括一或多個二維材料單層，例如約1-10個二維材料單層。
參看第10B圖，其中第10B圖為第10A圖的放大視圖。在蝕刻製程期間，二維材料層120的部分由圖案化遮罩M1保護。這導致二維材料層120的部分121在蝕刻製程之後保留在圖案化遮罩M1下方。然而，雖然圖案化遮罩M1保護下伏二維材料層120，但蝕刻製程可能經由圖案化遮罩M1的開口O1略微過度蝕刻由圖案化遮罩M1保護的二維材料層120的部分121。因此，間隙G1可形成在圖案化遮罩M1下方且在二維材料層120的剩餘部分121的相對側上。
參看第11A圖及第11B圖，其中第11B圖為第11A圖的放大視圖。金屬層130沈積在圖案化遮罩M1上方且過度填充圖案化遮罩M1的開口O1。在一些實施例中，金屬層130與二維材料層120的底部分120B接觸。因此，金屬層130的最底表面低於二維材料層120的部分121的頂表面及圖案化遮罩M1的底表面。
在一些實施例中，金屬層130可包括由第一金屬製成的第一層及在第一層上方由第二金屬製成的第二層，其中第一金屬及第二金屬由不同材料製成。例如，第一金屬可為厚度在約9 nm至約11 nm (例如10 nm)範圍內的鈦(Ti)，且第二金屬可為厚度在約90 nm至約110 nm(例如，100 nm)範圍內的金(Au)。
參看第11B圖，其中第11B圖為第11A圖的放大視圖。在一些實施例中，由於圖案化遮罩M1下方的間隙G1過小，故金屬層130可能無法在間隙G1中形成。相反，金屬層130可密封間隙G1且在金屬層130沈積之後留下未填充的間隙G1。因此，二維材料層120的部分121藉由間隙G1與金屬層130橫向分離。
參看第12A圖及第12B圖，其中第12B圖為第12A圖的放大視圖。可移除圖案化遮罩M1，同時留下部分金屬層130 (參見第11A圖及第11B圖)保留在二維材料層120上方且覆蓋二維材料層110的源極/汲極區域110SD。在一些實施例中，金屬層130的剩餘部分分別與二維材料層110的源極/汲極區域110SD基本對準，且金屬層130的剩餘部分可稱為源極/汲極觸點135。在一些實施例中，每一源極/汲極觸點135的頂表面高於二維材料層120的部分121的頂表面，而每一源極/汲極觸點135的底表面可與二維材料層120的部分121的底表面齊平。
參看第12B圖，其中第12B圖為第12A圖的放大視圖。在一些實施例中，在形成源極/汲極觸點135之後，源極/汲極觸點135設置在二維材料層120的部分121的相對側上，且與二維材料層120的部分121橫向分離間隙G1。此外，在移除圖案化遮罩M1之後，曝露間隙G1的頂端。
參看第13圖，將二維材料層110及二維材料層120圖案化以界定二維材料層110的主動層。更詳細地，在圖案化製程期間，移除除通道區域110CH及源極/汲極區域110SD之外的二維材料層110的部分。例如，二維材料層110及120在源極/汲極觸點135下方的部分以及二維材料層110及120在源極/汲極觸點135之間的部分在圖案化製程期間得以保護且在圖案化製程後保留在基板100上方。
在圖案化製程之後，二維材料層120的部分121可稱為二維材料層121。此外，二維材料層120的底部分120B可稱為二維材料層122。在一些實施例中，二維材料層121及122由相同的二維材料製成，諸如TMD。二維材料層121及122可由與二維材料層110不同的材料製成。在一些實施例中，二維材料層121比二維材料層122窄。在一些實施例中，源極/汲極觸點135可與二維材料層122的頂表面接觸，而源極/汲極觸點135可與二維材料層121橫向分離(參見第12B圖)。
參看第14A圖及第14B圖，其中第14B圖為第14A圖的放大視圖。閘極介電層140形成於基板100上方。更詳細地，閘極介電層140形成為與二維材料層121接觸且覆蓋二維材料層110的通道區域110CH。此外，閘極介電層140形成為襯在每一源極/汲極觸點135的相對側壁，襯在二維材料層110的相對側壁及二維材料層122的相對側壁，且進一步延伸至基板100的曝露表面。
在閘極介電層140由氧化鋁(Al 2O 3)製成的一些實施例中，藉由電子束沈積來沈積5 nm薄的Al 2O 3膜，然後藉由ALD製程沈積5 nm Al 2O 3膜來形成閘極介電層140。電子束沈積為物理沈積製程，可以在基板上沈積Al 2O 3膜，且後續ALD製程的前驅物可以適當地黏附在預先沈積的Al 2O 3膜表面，從而確保更好的膜分佈在基板上。
參看第14B圖，其中第14B圖為第14A圖的放大視圖。在一些實施例中，在沈積閘極介電層140期間，閘極介電層140可填充至二維材料層121與源極/汲極觸點135之間的間隙G1 (參見第12B圖)中。因此，閘極介電層140可包括突出部分140P，每一突出部分140P延伸至二維材料層121與相應的源極/汲極觸點135之間的位置。亦即，每一源極/汲極觸點135與二維材料層121橫向分離閘極介電層140的突出部分140P。在一些實施例中，閘極介電層140的突出部分140P可與二維材料層122的頂表面接觸。
參看第15圖，閘電極150形成在閘極介電層140上方。閘電極150形成為覆蓋二維材料層110的通道區域110CH，且進一步延伸至源極/汲極觸點135的頂表面垂直上方的位置。閘極介電層140及閘電極150可統稱為閘極結構160。
第16圖說明第15圖所展示的半導體裝置的I D-V GS曲線。展示第15圖的半導體裝置在V DS=0.5 V時的正向及反向轉移曲線。如圖所展示，可觀察到裝置具有磁滯曲線。這種現象的可能機制為由帶電的MoS 2層(例如，二維材料層121)產生的內建電位。在正向偏壓下，伴隨著負閘極偏壓，隔離的MoS 2層中的電子空乏。空乏的MoS 2層將抑制石墨烯通道(例如，二維材料層110)中的電洞累積，因此觀察到較低的汲極電流。在正閘極偏壓處，帶電的MoS 2層將抑制石墨烯通道中的電子積累，使得隨著閘電壓的增加無法再對電子調控。在反向偏壓下，在正閘極電壓處，帶電的MoS 2層將誘導電洞累積，使得裝置具有正臨限電壓。同一機制亦將在V GS=0V時誘導出更高的電洞電流。結果表明，導電性較低的隔離的最頂層MoS 2層(例如，二維材料層121)可用作效應電荷存儲層，而第15圖的半導體裝置可用作記憶體裝置。
第17圖說明第15圖所展示的半導體裝置的ID-量測時間曲線。如圖所展示，在向裝置施加+5.0 V閘電壓約10秒後，在V GS=0 V時，裝置的汲極電流較高。在裝置上施加-5.0 V閘電壓約10秒後，觀察到較低的汲極電流。當前分離保持長達數十秒。結果與第16圖的裝置轉移曲線的觀察結果一致。當MoS 2層(例如，二維材料層121)充有電子(正閘極偏壓；寫入)時，裝置在V GS=0 V時觀察到「1」狀態。當電子自MoS 2層耗盡時(負閘極偏置；擦除)，裝置在V GS=0 V時觀察到「0」狀態。裝置的「0」及「1」狀態的長保留時間表明，在隔離的MoS 2層中有效地存儲電子。當沒有外部電場施加至電荷存儲層時，MoS 2與石墨烯之間的凡得瓦介面將阻止電荷轉移。
第18圖說明第15圖所展示的半導體裝置的ID-量測時間曲線。第19A圖、第19B圖、第19C圖及第19D圖說明根據本揭示內容的一些實施例的不同階段的電流傳導機制。
參看第18圖及第19A圖，在第18圖的階段I中，執行寫入操作。當施加正閘極偏壓(例如，約+5 V)時，電子在隔離的MoS 2層(例如，二維材料層121)中累積。由於存儲電子的吸引，在p型石墨烯通道(例如，二維材料層110)中將觀察到更高的電洞濃度。
參看第18圖及第19B圖，在第18圖的階段II中，執行讀取操作。在施加汲極電壓的情況下將觀察到更高的汲極電流，這將對應於「1」狀態。
參看第18圖及第19C圖，在第18圖的階段III中，執行擦除操作。當施加負閘極偏壓(例如，約-5 V)時，電子自隔離的MoS 2層(例如，二維材料層121)排除。在p型石墨烯通道(例如，二維材料層110)中將觀察到較低的電洞濃度。
參看第18圖及第19D圖，在第18圖的階段IV中，執行讀取操作。當施加相同的汲極電壓時，觀察到較低的汲極電流。這將對應於記憶體裝置的「0」狀態。
因此，所施加的正閘極偏壓及負閘極偏壓將分別對應於記憶體裝置的寫入及擦除製程。該裝置的重複操作亦表明記憶體裝置的潛在應用。
根據前述實施例，可見本揭示內容在製造積體電路中提供優勢。然而，應理解，其他實施例可提供附加優點，且並非所有優點必須在本文中揭示，且不需要所有實施例的特定優點。一個優點為，在二維通道層與閘極介電層之間插入二維鈍化層，二維鈍化層可以用作二維通道層的保護層，從而防止二維通道層在形成閘極介電層期間不受破壞，且將進一步提高裝置性能及可靠性。另一優點為，設置在二維鈍化層上的隔離二維材料層可用作電荷存儲層，這使得裝置可以用作記憶體裝置。
在本揭示內容的一些實施例中，一種半導體裝置包括基板、二維材料通道層、二維材料鈍化層、源極/汲極觸點及閘極結構。二維材料通道層位於基板上方，其中二維材料通道層由石墨烯製成。二維材料鈍化層在二維材料通道層上方，其中二維材料鈍化層由過渡金屬二硫屬化物(transition metal dichalcogenide，TMD)製成。源極/汲極觸點位於二維材料鈍化層上方。閘極結構位於二維材料鈍化層上方以及源極/汲極觸點之間。在一些實施例中，半導體裝置進一步包括位於二維材料鈍化層上方的電荷存儲層，其中電荷存儲層由TMD製成。在一些實施例中，二維材料鈍化層及電荷存儲層由相同的TMD材料製成。在一些實施例中，電荷存儲層比二維材料鈍化層窄。在一些實施例中，閘極結構包含閘極介電層及位於閘極介電層上方的閘電極，且閘極介電層與二維材料鈍化層及源極/汲極觸點接觸。在一些實施例中，閘極結構的閘極介電層藉由二維材料鈍化層與二維材料通道層的通道區域垂直分離。在一些實施例中，源極/汲極觸點與二維材料鈍化層的頂表面觸點。在一些實施例中，源極/汲極觸點藉由二維材料鈍化層與二維材料通道層垂直分離。
在本揭示內容的一些實施例中，一種記憶體裝置包括基板、通道層、二維材料鈍化層、二維材料電荷存儲層、源極/汲極觸點及閘極結構。通道層位於基板上方。二維材料鈍化層位於通道層上方。二維材料電荷存儲層位於二維材料鈍化層上方。源極/汲極觸點位於二維材料鈍化層上方及二維材料電荷存儲層的相對側上。閘極結構位於二維材料電荷存儲層上方以及源極/汲極觸點之間。在一些實施例中，二維材料鈍化層及二維材料電荷存儲層由相同的第一二維材料製成。在一些實施例中，通道層由二維材料製成，該二維材料不同於二維材料鈍化層及二維材料電荷存儲層的二維材料。在一些實施例中，二維材料鈍化層及二維材料電荷存儲層的二維材料的導電性低於通道層的二維材料。在一些實施例中，二維材料電荷存儲層及源極/汲極觸點與二維材料鈍化層的頂表面接觸。在一些實施例中，二維材料電荷存儲層比二維材料鈍化層及通道層窄。在一些實施例中，二維材料電荷存儲層與源極/汲極觸點橫向分離。在一些實施例中，二維材料電荷存儲層包括一或多個二維材料單層，諸如約1至10個二維材料單層。
在本揭示內容的一些實施例中，一種方法包括以下步驟：在基板上方形成石墨烯層；在石墨烯層上方形成過渡金屬二硫屬化物(transition metal dichalcogenide，TMD)層；形成具有曝露TMD層的頂表面的開口的圖案化遮罩；在開口中形成源極/汲極觸點；移除圖案化遮罩；及在TMD層上方及源極/汲極觸點之間形成閘極結構。在一些實施例中，該方法進一步包括以下步驟：在形成源極/汲極觸點之前蝕刻TMD層的頂部分。在一些實施例中，蝕刻TMD層的頂部分之步驟包括以下步驟：氧化TMD層的頂部分；移除TMD層的氧化頂部分；及在移除TMD層的氧化頂部分之後，對TMD層進行再硫化製程。在一些實施例中，形成TMD層之步驟包括以下步驟：在不使用電漿處理的情況下執行沈積製程。
上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
100:基板 110、120:二維材料層 110CH:通道區域 110SD:源極/汲極區域 120A:頂部分 120B:底部分 121:剩餘部分 122:二維材料層 130:金屬層 135:源極/汲極觸點 140:閘極介電層 150:閘電極 160:閘極結構 300、400:分子圖 302:碳原子 304:平面 402:過渡金屬原子 404:硫屬化物原子 A 1g、E 1 2g:拉曼峰 G1:間隙 M1:圖案化遮罩 O1:開口
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1A圖、第2圖、第3圖、第4圖及第5圖說明根據本揭示內容的一些實施例的處於製造半導體裝置的各個階段的方法。 第1B圖說明根據本揭示內容的一些實施例的石墨烯的分子圖。 第1C圖說明根據本揭示內容的一些實施例的過渡金屬二硫屬化物化合物的分子圖。 第6A圖及第6B圖說明根據本揭示內容的一些實施例的半導體裝置的I D-V GS曲線。 第7A圖及第7B圖為根據本揭示內容的一些實施例的拉曼光譜。 第8A圖為根據本揭示內容的一些實施例的拉曼光譜。 第8B圖說明根據本揭示內容的一些實施例的半導體裝置的I D-V GS曲線。 第9圖至第15圖說明根據本揭示內容的一些實施例的製造半導體裝置的各個階段的方法。 第16圖說明根據本揭示內容的一些實施例的半導體裝置的I D-V GS曲線。 第17圖說明根據本揭示內容的一些實施例的半導體裝置的I D-量測時間曲線。 第18圖說明根據本揭示內容的一些實施例的半導體裝置的I D-量測時間曲線。 第19A圖、第19B圖、第19C圖及第19D圖說明根據本揭示內容的一些實施例的不同階段的電流傳導機制。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:基板
110、120:二維材料層
110CH:通道區域
110SD:源極/汲極區域
135:源極/汲極觸點
140:閘極介電層
150:閘電極
160:閘極結構

Claims (20)

  1. 一種半導體裝置，包含： 一基板； 一二維材料通道層，位於該基板上方，其中該二維材料通道層由石墨烯製成； 一二維材料鈍化層，位於該二維材料通道層上方，其中該二維材料鈍化層由過渡金屬二硫屬化物製成； 多個源極/汲極觸點，位於該二維材料鈍化層上方；以及 一閘極結構，位於該二維材料鈍化層上方以及該些源極/汲極觸點之間。
  2. 如請求項1所述之半導體裝置，進一步包含位於該二維材料鈍化層上方的一電荷存儲層，其中該電荷存儲層由過渡金屬二硫屬化物製成。
  3. 如請求項2所述之半導體裝置，其中該二維材料鈍化層及該電荷存儲層由一相同過渡金屬二硫屬化物材料製成。
  4. 如請求項2所述之半導體裝置，其中該電荷存儲層比該二維材料鈍化層窄。
  5. 如請求項1所述之半導體裝置，其中該閘極結構包含一閘極介電層及位於該閘極介電層上方的一閘電極，且該閘極介電層與該二維材料鈍化層及該源極/汲極觸點接觸。
  6. 如請求項5所述之半導體裝置，其中該閘極結構的該閘極介電層藉由該二維材料鈍化層與該二維材料通道層的一通道區域垂直分離。
  7. 如請求項1所述之半導體裝置，其中該源極/汲極觸點與該二維材料鈍化層的一頂表面接觸。
  8. 如請求項1所述之半導體裝置，其中該源極/汲極觸點藉由該二維材料鈍化層與該二維材料通道層垂直分離。
  9. 一種記憶體裝置，包含： 一基板； 一通道層，位於該基板上方； 一二維材料鈍化層，位於該通道層上方； 一二維材料電荷存儲層，位於該二維材料鈍化層上方； 多個源極/汲極觸點，位於該二維材料鈍化層上方以及該二維材料電荷存儲層的相對側上；以及 一閘極結構，位於該二維材料電荷存儲層上方以及該些源極/汲極觸點之間。
  10. 如請求項9所述之記憶體裝置，其中該二維材料鈍化層及該二維材料電荷存儲層由相同的一第一二維材料製成。
  11. 如請求項10所述之記憶體裝置，其中該通道層由一第二二維材料製成，該第二二維材料不同於該二維材料鈍化層及該二維材料電荷存儲層的該第一二維材料。
  12. 如請求項11所述之記憶體裝置，其中該二維材料鈍化層及該二維材料電荷存儲層的該第一二維材料的導電性低於該通道層的該第二二維材料。
  13. 如請求項9所述之記憶體裝置，其中該二維材料電荷存儲層及該源極/汲極觸點與該二維材料鈍化層的一頂表面接觸。
  14. 如請求項9所述之記憶體裝置，其中該二維材料電荷存儲層比該二維材料鈍化層及該通道層窄。
  15. 如請求項9所述之記憶體裝置，其中該二維材料電荷儲存層與該源極/汲極觸點橫向分離。
  16. 如請求項9所述之記憶體裝置，其中該二維材料電荷存儲層包括一或多個二維材料單層。
  17. 一種方法，包含以下步驟： 在一基板上形成一石墨烯層； 在該石墨烯層上形成一過渡金屬二硫屬化物層； 形成具有曝露該過渡金屬二硫屬化物層的一頂表面的多個開口的一圖案化遮罩； 在該些開口中形成多個源極/汲極觸點； 移除該圖案化遮罩；以及 在該過渡金屬二硫屬化物層上方以及該些源極/汲極觸點之間形成一閘極結構。
  18. 如請求項17所述之方法，進一步包含以下步驟：在形成該些源極/汲極觸點之前蝕刻該過渡金屬二硫屬化物層的一頂部分。
  19. 如請求項18所述之方法，其中蝕刻該過渡金屬二硫屬化物層的該頂部分之步驟包含以下步驟： 氧化該過渡金屬二硫屬化物層的該頂部分； 移除該過渡金屬二硫屬化物層的該氧化頂部分；以及 在移除該過渡金屬二硫屬化物層的該氧化頂部分後，對該過渡金屬二硫屬化物層進行一再硫化製程。
  20. 如請求項17所述之方法，其中形成該過渡金屬二硫屬化物層之步驟包含以下步驟：在不使用電漿處理的情況下執行一沈積製程。
TW111121910A 2021-09-17 2022-06-13 半導體裝置 TW202315129A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163245471P 2021-09-17 2021-09-17
US63/245,471 2021-09-17
US17/691,977 2022-03-10
US17/691,977 US20230088634A1 (en) 2021-09-17 2022-03-10 Semiconductor device and method for forming the same

Publications (1)

Publication Number Publication Date
TW202315129A true TW202315129A (zh) 2023-04-01

Family

ID=85572286

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111121910A TW202315129A (zh) 2021-09-17 2022-06-13 半導體裝置

Country Status (2)

Country Link
US (1) US20230088634A1 (zh)
TW (1) TW202315129A (zh)

Also Published As

Publication number Publication date
US20230088634A1 (en) 2023-03-23

Similar Documents

Publication Publication Date Title
US10985019B2 (en) Method of forming a semiconductor device using layered etching and repairing of damaged portions
US10872973B2 (en) Semiconductor structures with two-dimensional materials
TWI789380B (zh) 具有二維側邊異質結構之半導體裝置及其製造方法
US20220367207A1 (en) Semiconductor device and method of manufacturing semiconductor device
US11056593B2 (en) Semiconductor devices with metal contacts including crystalline alloys
US11935938B2 (en) Devices and methods for creating ohmic contacts using bismuth
US11152209B2 (en) Forming semiconductor structures with two-dimensional materials
TWI587403B (zh) 一種用於超高電壓操作之半導體裝置及其形成方法
US11121214B2 (en) Source/drain contact with 2-D material
US11289582B2 (en) Single-crystal hexagonal boron nitride layer and method forming same
US11482622B2 (en) Adhesion structure for thin film transistor
US20230327007A1 (en) Semiconductor device and method for forming the same
US20170373194A1 (en) Transistor
US11004965B2 (en) Forming semiconductor structures with two-dimensional materials
TW202315129A (zh) 半導體裝置
US9685462B2 (en) Semiconductor device and method of manufacturing the same
US20240107903A1 (en) Memory device and manufacturing method thereof
US20240096976A1 (en) Semiconductor device and method for forming the same
US20230317852A1 (en) Semiconductor device and method for forming the same
JP5704546B2 (ja) 金属電極及びこれを用いた半導体素子
US11764259B2 (en) Vertical field-effect transistor with dielectric fin extension
US20240063064A1 (en) Integrated dipole region for transistor
TW202326805A (zh) 半導體元件的形成方法
WO2018002757A1 (ja) トランジスタ
CN118762999A (zh) 半导体元件及其形成方法