KR102646486B1 - 반도체 패키지, 반도체 모듈, 전자 컴포넌트, 및 반도체 패키지 및 반도체 모듈의 제조 방법 - Google Patents

반도체 패키지, 반도체 모듈, 전자 컴포넌트, 및 반도체 패키지 및 반도체 모듈의 제조 방법 Download PDF

Info

Publication number
KR102646486B1
KR102646486B1 KR1020190021086A KR20190021086A KR102646486B1 KR 102646486 B1 KR102646486 B1 KR 102646486B1 KR 1020190021086 A KR1020190021086 A KR 1020190021086A KR 20190021086 A KR20190021086 A KR 20190021086A KR 102646486 B1 KR102646486 B1 KR 102646486B1
Authority
KR
South Korea
Prior art keywords
layer
electronic device
conductive
semiconductor wafer
semiconductor
Prior art date
Application number
KR1020190021086A
Other languages
English (en)
Other versions
KR20190101899A (ko
Inventor
대니 클라베트
토마스 페일
폴 가니트제르
마틴 포엘즐
코블린스키 카르스텐 본
Original Assignee
인피니언 테크놀로지스 오스트리아 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 오스트리아 아게 filed Critical 인피니언 테크놀로지스 오스트리아 아게
Publication of KR20190101899A publication Critical patent/KR20190101899A/ko
Application granted granted Critical
Publication of KR102646486B1 publication Critical patent/KR102646486B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H01L2224/06182—On opposite sides of the body with specially adapted redistribution layers [RDL]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08137—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73227—Wire and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

일 실시예에서, 모듈은 제 1 디바이스 영역 내의 제 1 전자 디바이스 및 제 2 디바이스 영역 내의 제 2 전자 디바이스를 포함한다. 제 1 전자 디바이스는 제 2 전자 디바이스에 동작가능하게 결합되어 회로를 형성한다. 제 1 전자 디바이스 및 제 2 전자 디바이스의 측면은 제 1 에폭시 층 내에 매립되고 제 1 에폭시 층과 직접 접촉한다.

Description

반도체 패키지, 반도체 모듈, 전자 컴포넌트, 및 반도체 패키지 및 반도체 모듈의 제조 방법{SEMICONDUCTOR PACKAGE, SEMICONDUCTOR MODULE, ELECTRONIC COMPONENT AND METHODS OF MANUFACTURING A SEMICONDUCTOR PACKAGE AND A SEMICONDUCTOR MODULE}
전력 변환과 같은 일부 회로에서, 회로는 상응하는 회로 또는 상응하는 회로의 일부를 제공하기 위해 함께 전기적으로 결합되는 2 개 이상의 반도체 디바이스를 필요로 한다. 예를 들어, 모터 드라이버, DC-DC 컨버터 및 정류기에서, 회로는 로우 측(low side) 스위치와 하이 측(high side) 스위치를 포함하는 하프 브리지 구성(half bridge configuration)에서 스위치로 사용되는 트랜지스터 디바이스의 조합을 필요로 할 수 있다. 하프 브리지 구성에서, 로우 측 스위치를 제공하는 트랜지스터 디바이스의 드레인은 하이 측 스위치를 제공하는 트랜지스터의 소스에 전기적으로 결합된다.
일부 실시예에서, 각각의 반도체 디바이스, 예를 들어, 트랜지스터 디바이스는 패키지 내에 수용되고, 패키지는 패키지의 외부에 위치한 도전성 재분배 구조물(conductive redistribution structure)에 의해 함께 전기적으로 결합된다. 예를 들어, 패키지는 패키지를 전기적으로 결합하는 도전성 재분배 구조물을 포함하는 회로 보드 상에 장착되어 회로 또는 회로의 일부를 형성할 수 있다. 그러나, 이러한 배열체는 일부 애플리케이션에 대해 바람직하지 않은 큰 측방 영역을 차지할 수 있다.
US 2013/0140673 A1은 제 1 전계 효과 트랜지스터와 제 2 전계 효과 트랜지스터가 모놀리식으로 집적되어 하프 브리지 구성을 형성하는 하나의 반도체 다이를 포함하는 반도체 디바이스를 개시한다.
더 작은 측방 영역을 차지하는 전력 변환 회로를 위한 반도체 디바이스 및 이러한 반도체 디바이스를 제조하는 방법이 바람직하다.
실시예에서, 반도체 패키지는, 제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 포함한 제 1 트랜지스터 디바이스와, 상기 제 1 표면 상에 배열된 제 1 전력 전극 및 제어 전극과, 상기 제 2 표면 상에 배열된 제 2 전력 전극과, 상기 제 1 표면 상에 배열된 제 1 금속화 구조물 - 상기 제 1 금속화 구조물은 복수의 외부 컨택트 패드를 포함하며, 상기 외부 컨택트 패드는 땜납, Ag 또는 Sn의 보호 층을 포함함 - 과, 상기 제 2 표면 상에 배열된 제 2 금속화 구조물과, 상기 제 1 표면으로부터 상기 제 2 표면으로 연장되며 상기 제 2 전력 전극을 상기 제 1 금속화 구조물의 외부 컨택트 패드에 전기적으로 연결하는 도전성 접속부와, 상기 트랜지스터 디바이스의 측면 및 상기 제 1 표면 상에 배열된 제 1 에폭시 층을 포함한다. 상기 제 1 에폭시 층은 상기 외부 컨택트 패드의 측방 크기 및 패키지 풋프린트를 한정하는 개구부를 포함한다.
일 실시예에서, 방법은 디바이스 영역 내의 반도체 웨이퍼의 제 1 표면에 적어도 하나의 제 1 트렌치를 형성하는 단계 - 상기 반도체 웨이퍼는 반도체 웨이퍼의 컴포넌트 포지션 간에 배열된 분리 영역을 포함하고, 상기 컴포넌트 포지션은 전자 디바이스를 포함한 디바이스 영역을 포함함 - 와, 상기 컴포넌트 포지션에 상기 제 1 표면 상에 배열된 제 1 금속화 구조물을 형성하는 단계 - 상기 제 1 금속화 구조물은 패키지 풋프린트를 형성하는 복수의 외부 컨택트 패드를 포함하고, 도전성 재료를 상기 제 1 트렌치 내에 삽입함 - 와, 상기 분리 영역 내의 상기 반도체 웨이퍼의 상기 제 1 표면에 적어도 하나의 제 2 트렌치를 형성하는 단계와, 상기 반도체 웨이퍼의 상기 제 1 표면에 제 1 에폭시 층을 도포하여, 상기 제 2 트렌치 및 상기 컴포넌트 포지션의 에지 영역을 상기 제 1 에폭시 층으로 피복하는 단계와, 상기 반도체 웨이퍼의 제 2 표면의 부분을 제거하고, 상기 분리 영역 내의 상기 제 1 에폭시 층의 일부 및 상기 제 1 트렌치 내의 상기 도전성 재료의 부분을 노출하며 가공된 제 2 표면(worked second surface)을 생성하는 단계 - 상기 제 2 표면은 상기 제 1 표면과는 대향됨 - 와, 상기 가공된 제 2 표면에 제 2 금속화 층을 도포하고, 상기 제 2 금속화 층을 상기 도전성 재료 및 제 1 주 표면 상의 외부 컨택트 패드에 동작가능하게 결합시키는 단계와, 상기 분리 영역 내의 상기 제 1 에폭시 층을 절단하여 복수의 개별 반도체 패키지를 형성하는 단계를 포함한다.
일 실시예에서, 방법은 반도체 웨이퍼의 제 1 표면 상에 제 1 금속화 구조물을 형성하는 단계 - 상기 반도체 웨이퍼는 컴포넌트 포지션 간에 배열된 분리 영역을 포함하며, 상기 컴포넌트 포지션은 전자 디바이스를 포함한 디바이스 영역을 포함하며, 상기 제 1 금속화 구조물은 상기 컴포넌트 포지션 상에 배열되며, 패키지 풋프린트를 형성하는 복수의 외부 컨택트를 포함함 - 와, 상기 분리 영역 내의 상기 반도체 웨이퍼의 상기 제 1 표면에 적어도 하나의 제 2 트렌치를 형성하는 단계와, 제 1 에폭시 층을 반도체 웨이퍼의 상기 제 1 표면 상에 도포하여, 상기 제 2 트렌치 및 상기 컴포넌트 포지션의 에지 영역을 상기 제 1 에폭시 층으로 피복하는 단계와, 상기 반도체 웨이퍼의 제 2 표면의 부분을 제거하여, 상기 분리 영역 내의 상기 제 1 에폭시 층의 부분을 노출시키는 단계 - 상기 제 2 표면은 상기 제 1 표면과 대향됨 - 와, 상기 컴포넌트 포지션의 디바이스 영역 내의 상기 반도체 웨이퍼의 가공된 제 2 표면에 적어도 하나의 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치 내에 도전성 재료를 삽입하는 단계와, 제 2 금속화 층을 가공된 제 2 표면에 도포하고 상기 제 2 금속화 층을 상기 도전성 재료 및 제 1 주 표면 상의 외부 컨택트 패드에 동작가능하게 결합시키는 단계와, 상기 분리 영역 내의 상기 제 1 에폭시 층을 절단하여 복수의 개별 반도체 패키지를 형성하는 단계를 포함한다.
일 실시예에서, 모듈은 제 1 디바이스 영역 내의 제 1 전자 디바이스 및 제 2 디바이스 영역 내의 제 2 전자 디바이스를 포함하고, 상기 제 1 전자 디바이스는 상기 제 2 전자 디바이스에 동작가능하게 결합되어 회로를 형성한다. 상기 모듈은 적어도 하나의 컨택트 패드를 포함하는 제 1 주 표면과, 적어도 하나의 컨택트 패드를 포함하는 제 2 주 표면 - 상기 제 2 주 표면은 상기 제 1 주 표면과 대향됨 - 과, 상기 제 1 주 표면 상에 배열되며 상기 제 1 컨택트 패드의 적어도 일부를 노출한 채로 남겨 두는 제 1 에폭시 층을 더 포함한다. 제 1 전자 디바이스 및 제 2 전자 디바이스의 측면은 제 1 에폭시 층 내에 매립되고 제 1 에폭시 층과 직접 접촉한다. 상기 모듈은 회로를 형성하기 위해 제 1 전자 디바이스를 제 2 전자 디바이스와 전기적으로 결합하는 도전성 재분배 구조물을 더 포함한다. 상기 도전성 재분배 구조물은 상기 제 1 주 표면으로부터 상기 제 2 주 표면으로 연장되는 도전성 비아와, 상기 도전성 비아 상에, 그리고 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역 중 적어도 하나 상에 배열되는 도전성 층을 포함한다.
일 실시예에서, 전자 컴포넌트는 본 명세서에 설명된 실시예 중 어느 하나에 따른 모듈, 복수의 리드 및 플라스틱 하우징 조성물을 포함한다. 상기 모듈의 제 1 컨택트 패드는 상기 복수의 리드 중 제 1 리드에 결합되고 상기 모듈의 제 2 컨택트 패드는 상기 복수의 리드 중 제 2 리드에 결합된다. 상기 플라스틱 하우징 조성물은 상기 제 1 에폭시 층을 피복한다.
일 실시예에서, 반도체 모듈을 제조하는 방법은 반도체 웨이퍼의 제 1 표면의 비-디바이스 영역(non-device regions)에 하나 이상의 트렌치를 형성하는 단계와, 상기 반도체 웨이퍼의 제 1 표면의 비-회로 영역(non-circuit regions)에 적어도 하나의 트렌치를 형성하는 단계를 포함한다. 비-디바이스 영역은 회로를 형성하기 위한 적어도 2 개의 반도체 디바이스를 포함하는 컴포넌트 포지션 간에 배열된다. 비-회로 영역은 제 1 전자 디바이스를 포함하는 제 1 디바이스 영역과 제 2 전자 디바이스를 포함하는 제 2 디바이스 영역 사이에 배열되며, 제 1 금속화 층은 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역의 제 1 표면 상에 배열된다. 상기 방법은, 제 1 폴리머 층을 반도체 웨이퍼의 제 1 표면에 도포하여, 트렌치, 컴포넌트 포지션의 에지 영역, 제 1 디바이스 영역의 에지 영역 및 제 2 디바이스 영역의 에지 영역을 상기 제 1 폴리머로 층으로 피복하는 단계와, 상기 반도체 웨이퍼의 제 2 표면의 일부를 제거하는 단계 - 상기 제 2 표면은 상기제 1 표면과 대향됨 - 와, 비-디바이스 영역 및 비-회로 영역에서 상기 제 1 폴리머 층의 일부를 노출하는 단계와, 가공된 제 2 표면을 생성하는 단계를 더 포함한다. 상기 방법은 제 2 금속화 층을 상기 가공된 제 2 표면에 도포하고 제 1 전자 디바이스를 제 2 전자 디바이스에 동작가능하게 결합하여 회로를 형성하는 단계와, 비-디바이스 영역 내에 상기 제 1 폴리머 층을 통하는 분리 라인을 삽입하여 상기 회로를 포함하는 복수의 개별 반도체 다이를 형성하는 단계를 더 포함한다.
당업자는 다음의 상세한 설명을 읽고 첨부된 도면을 볼 때 추가적인 특징 및 이점을 인식할 것이다.
도면의 구성 요소는 반드시 서로에 대해 스케일링될 필요는 없다. 유사한 참조 부호는 대응하는 유사한 부분을 나타낸다. 다양한 도시된 실시예의 특징은 서로 배제되지 않는 한 결합될 수 있다. 예시적인 실시예는 도면에 도시되어 있으며 아래의 상세한 설명에 상세하게 기술된다.
도 1은 반도체 모듈을 제조하는 방법의 흐름도를 도시한다.
도 2는 반도체 모듈의 개략적인 단면도를 도시한다.
도 3a는 두 개의 폴리머 층을 포함하는 반도체 모듈의 단면도를 도시한다.
도 3b는 두 개의 폴리머 층을 포함하는 반도체 모듈의 단면도를 도시한다.
도 4는 반도체 모듈의 단면도를 도시한다.
도 5는 도 4의 반도체 모듈의 도전성 비아의 확대된 평면도 및 확대된 측면도를 도시한다.
도 6은 패키지 내에 수용된 도 3의 반도체 모듈의 개략적인 평면도이다.
도 7a는 반도체 웨이퍼의 단면도를 도시한다.
도 7b는 반도체 웨이퍼의 제 1 주 표면에 제 1 트렌치 및 제 2 트렌치를 형성한 후의 반도체 웨이퍼를 도시한다.
도 7c는 제 1 폴리머 층을 도포한 후의 반도체 웨이퍼를 도시한다.
도 7d는 캐리어를 도포한 후의 반도체 웨이퍼를 도시한다.
도 7e는 반도체 웨이퍼의 제 2 주 표면의 일부의 제거를 도시한다.
도 7f는 제 2 금속화 구조물을 반도체 웨이퍼의 가공된 제 2 표면에 도포하는 것을 도시한다.
도 7g는 제 2 금속화 구조물의 구조화를 도시한다.
도 7h는 제 2 금속화 구조물의 구조화를 도시한다.
도 7i는 제 2 폴리머 층의 도포 및 반도체 모듈의 분리를 도시한다.
도 8은 반도체 모듈의 단면도를 도시한다.
도 9은 반도체 모듈의 단면도를 도시한다.
도 10a 내지 도 10f를 포함하는 도 10은 일 실시예에 따른 반도체 패키지를 제조하는 방법을 도시한다.
도 11a 내지 도 11d를 포함하는 도 11은 일 실시예에 따른 반도체 패키지를 제조하는 방법을 도시한다.
도 12는 반도체 패키지 또는 반도체 모듈을 위한 도전성 비아의 확대도를 도시한다.
도 13a 및 도 13b를 포함하는 도 13은 두 개의 패키지 풋프린트를 도시한다.
도 14는 일 실시예에 따른 반도체 패키지를 제조하는 방법의 흐름도를 도시한다.
도 15는 일 실시예에 따른 반도체 패키지를 제조하는 방법의 흐름도를 도시한다.
다음의 상세한 설명에서, 그 일부를 형성하고, 본 발명이 실시될 수 있는 특정 실시예를 예시로 도시한 첨부 도면이 참조된다. 이와 관련하여, "상부", "하부", "전방", "후방", "선두", "후행" 등과 같은 방향 용어는 설명되는 도면의 방향을 참조하여 사용된다. 실시예의 컴포넌트들은 다수의 다양한 방향으로 배치될 수 있기 때문에, 방향 용어는 설명의 목적으로 사용되며 결코 제한적이지 않다. 본 발명의 범위를 벗어나지 않으면서 다른 실시예가 이용될 수 있고, 구조적 또는 논리적 변경이 이루어질 수 있음이 이해되어야 한다. 이들의 이하의 상세한 설명은 제한적인 의미로 해석되어서는 안되며, 본 발명의 범위는 첨부된 청구범위에 의해 한정된다.
이하, 다수의 예시적인 실시예가 설명될 것이다. 이 경우, 동일한 구조적 특징은 도면에서 동일하거나 유사한 참조 부호에 의해 식별된다. 본 명세서의 문맥에서, "측방" 또는 "측 방향"은 반도체 재료 또는 반도체 캐리어의 측방의 연장부에 대체로 평행하게 연장되는 방향 또는 연장부를 의미하는 것으로 이해되어야 한다. 따라서, 측 방향은 이들 표면 또는 측면에 대체로 평행하게 연장된다. 이와 대조적으로, "수직" 또는 "수직 방향"이라는 용어는 이들 표면 또는 측면, 즉 측 방향에 대해 대체로 수직 방향으로 연장되는 방향을 의미하는 것으로 이해된다. 따라서, 수직 방향은 반도체 재료 또는 반도체 캐리어의 두께 방향으로 진행한다.
본 명세서에 사용된 바와 같이, 층, 영역 또는 기판과 같은 요소가 다른 요소의 "위에" 있거나 다른 요소 "위로" 연장되는 것으로 지칭될 때, 그것은 다른 요소 위에 바로 존재할 수 있거나 다른 요소 위로 직접 연장될 수 있거나, 중간 요소가 존재할 수도 있다. 대조적으로, 한 요소가 다른 요소의 "바로 위에" 있거나 다른 요소 "바로 위로" 연장되는 것으로 지칭될 때, 중간 요소가 존재하지 않는다.
본 명세서에 사용된 바와 같이, 한 요소가 다른 요소에 "접속된" 또는 "결합된" 것으로 지칭되는 경우, 그 요소는 다른 요소에 직접 접속되거나 결합될 수 있거나 또는 중간 요소가 존재할 수 있다. 대조적으로, 한 요소가 다른 엘리먼트에 "직접 접속" 또는 "직접 결합"되는 것으로 지칭될 때, 중간 요소가 존재하지 않는다.
전력 변환 애플리케이션에서, 상응하는 회로는 일반적으로 벅 컨버터(buck converter)의 하이 측 및 로우 측을 형성하기 위해 가능한 한 가깝게 배치될 전계 효과 트랜지스터(FET)와 같은 트랜지스터의 조합을 필요로 한다. 칩을 개별적으로 배치할 때 패키지의 축소를 제한하는 최소 간격 거리가 필요하다. 넓은 간격은 또한 패키지 성능에 영향을 미치는 표류 유도성을 증가시킬 수 있다.
본 명세서에 설명된 일부 실시예는 단일 반도체 디바이스, 특히, 전력 변환을 위한 단일 반도체 디바이스를 포함하는 단일 반도체 다이를 갖는 반도체 패키지를 제공한다. 일부 실시예에서, 상기 단일 반도체 디바이스는 수직 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET) 또는 수직 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, IGBT)와 같은 트랜지스터 디바이스이다. 반도체 패키지는, 그 패키지의 소스 외부 컨택트 및 게이트 외부 컨택트뿐만 아니라 드레인 외부 컨택트가 트랜지스터 디바이스를 제공하는 반도체 다이 상에서 그 반도체 다이의 측방 영역 내에 위치하므로, 보다 작은 패키지 풋프린트를 가지며 보다 작은 측방 영역을 차지한다.
설명된 일부 실시예는, 모듈 내의 칩들의 보다 가까운 이격을 가능하게 하고, 동시에 2 개의 디바이스, 예를 들어, 수직 트랜지스터 디바이스들의 소스와 드레인 사이의 직접적인 전기적 접속을 비아(via)에 의해, 예를 들어, 관통 실리콘 비아(through silicon via, TSV)에 의해 가능하게 하는 멀티-칩 또는 멀티-디바이스 단일 다이 모듈을 포함한다. 상기 모듈은 표준 플라스틱 패키지로 패키징될 수 있거나 또는 칩 임베딩될 준비가 되어 있거나 또는 추가 패키징없이 최종 패키지로서 사용될 수 있다.
도 1은, 회로를 형성하도록 결합되는 제 1 전자 디바이스 및 제 2 전자 디바이스를 포함하는 반도체 모듈을 제조하는 방법의 흐름도(20)를 도시한다. 블록(21)에서, 적어도 하나의 트렌치가 반도체 웨이퍼의 제 1 표면의 분리 영역에 형성된다. 블록(22)에서, 적어도 하나의 트렌치가 반도체 웨이퍼의 제 1 표면의 비-디바이스 영역에 형성된다. 분리 영역은 반도체 웨이퍼의 컴포넌트 포지션 간에 배열된다. 컴포넌트 포지션은 각각 회로를 형성하기 위한 적어도 두 개의 전자 디바이스, 및 제 1 전자 디바이스를 포함하는 제 1 디바이스 영역과 제 2 전자 디바이스를 포함하는 제 2 디바이스 영역 사이에 배열된 비-디바이스 영역을 포함할 수 있다. 제 1 금속화 구조물은 제 1 디바이스 영역과 제 2 디바이스 영역의 반도체 웨이퍼의 제 1 표면 상에 배열된다.
블록(23)에서, 제 1 폴리머 층이 반도체 웨이퍼의 제 1 표면에 도포되어, 분리 영역 및 비-디바이스 영역 모두에서의 트렌치, 컴포넌트 포지션의 에지 영역, 제 1 디바이스 영역의 에지 영역 및 제 2 디바이스 영역의 에지 영역은 제 1 폴리머 층으로 피복된다. 제 1 폴리머 층은 열경화성 폴리머 수지와 같은 경화성 폴리머 조성물을 포함할 수 있으며 에폭시를 포함할 수 있다.
블록(24)에서, 반도체 웨이퍼의 제 2 표면의 일부, 즉 제 1 표면에 대향하는 제 2 표면의 일부가 제거되고, 분리 영역 및 비-디바이스 영역에 위치된 제 1 폴리머 층의 일부가 노출되고 가공된 제 2 표면이 생성된다.
반도체 웨이퍼의 두께는 감소되고 소정의 두께로 감소될 수 있다. 이들 실시예에서, 분리 영역 및 비-디바이스 영역에서의 트렌치의 깊이는 반도체 웨이퍼의 원하는 최종 두께보다 크게 선택될 수 있어, 분리 영역 및 비-디바이스 영역에 형성된 트렌치 내에 배열된 제 1 폴리머 층의 일부는 반도체 웨이퍼의 두께가 소정의 원하는 두께로 감소된 후에 노출된다.
블록(25)에서, 제 2 금속화 층이 가공된 제 2 표면에 도포된다. 제 1 전자 디바이스는 제 2 전자 디바이스에 동작가능하게 결합되어 원하는 회로를 형성한다.
블록(26)에서, 분리 라인은 분리 영역에 위치된 제 1 폴리머 층을 통해 삽입되어 복수의 개별 반도체 모듈을 형성하며, 각각의 반도체 모듈은 회로를 포함한다. 각각의 반도체 모듈은 동작가능하게 결합되어 회로를 형성하는 제 1 전자 디바이스 및 제 2 전자 디바이스를 포함한다. 분리 라인은, 예를 들어, 기계적인 톱질 또는 레이저 절단에 의해 삽입될 수 있다.
반도체 모듈은 반도체 재료를 포함하는 2 개의 디바이스 영역을 포함한다. 반도체 재료는, 예를 들어, 실리콘일 수 있다. 각각의 반도체 모듈은 제 1 폴리머 층의 부분에 의해 서로 측방으로 분리된 2 개 이상의 전자 디바이스를 포함하며, 상기 제 1 폴리머 층은 제 1 전자 디바이스를 포함하는 제 1 디바이스 영역과 제 2 전자 디바이스를 포함하는 제 2 디바이스 영역 사이에 측 방향으로 배치되는 비-디바이스 영역 내에 배열된다. 모듈의 측벽과, 상기 측벽과 디바이스 영역의 제 1 표면 및 제 2 표면 사이에 형성된 에지는 제 1 폴리머 층으로 피복되며 제 1 폴리머 층과 직접 접촉될 수 있다. 제 1 폴리머 층은 측면 및 에지를 보호하기 위해 사용될 수 있다. 이러한 배열체는 자동화된 장비를 사용하여 모듈의 처리를 단순화하는 데 사용될 수 있다.
모듈은 후속적으로 패키징될 수 있고, 제 1 및 제 2 금속화 층의 노출된 부분은 내부 도전성 재분배 구조물에 의해 패키지의 외부 컨택트 패드에 전기적으로 결합될 수 있는 컨택트 패드를 제공한다. 일부 실시예에서, 모듈은 추가로 패키징되지 않고 회로 또는 애플리케이션에 사용될 수 있다.
일 예로서, 제 1 전자 디바이스는 트랜지스터 디바이스, 예를 들어, MOSFET 또는 절연 게이트 바이폴라 트랜지스터(IGBT)와 같은 전계 효과 트랜지스터 디바이스를 포함할 수 있다. 제 2 전자 디바이스는 또한 트랜지스터 디바이스, 예를 들어, MOSFET 또는 절연 게이트 바이폴라 트랜지스터(IGBT)와 같은 전계 효과 트랜지스터 디바이스를 포함할 수 있거나, 또는 게이트 드라이버 디바이스와 같은 드라이버 디바이스, 또는 풀-다운 FET와 같은 게이트 드라이버 디바이스의 일부를 포함할 수 있거나, 또는 인덕터, 캐패시터 또는 저항과 같은 수동 디바이스를 포함할 수 있다. 2 개의 트랜지스터 디바이스가 제공되는 경우, 모듈은 2 개의 트랜지스터 디바이스 사이의 적절한 전기적 연결을 갖는 하프 브리지 회로를 제공할 수 있다.
일부 실시예에서, 각 컴포넌트 포지션은 특정 회로를 형성하기 위한 두 개 초과의 전자 디바이스를 포함할 수 있다. 일 예로서, 회로는 제 1 전자 디바이스 및 제 2 전자 디바이스 모두가 트랜지스터인 경우에 하프 브리지 구성일 수 있고, 컴포넌트 포지션은 두 개의 트랜지스터 디바이스의 게이트에 결합되는, 풀-다운 FET와 같은, 드라이버 디바이스, 또는 드라이버 디바이스의 일부를 더 포함할 수 있다.
비-디바이스 영역은 임의의 디바이스 구조물을 포함하지 않고, 제 1 디바이스 영역 및 제 2 디바이스 영역을 측방으로 둘러 쌀 수 있다. 바로 인접한 컴포넌트 포지션 간에 위치한 분리 영역에는 또한 전형적으로 디바이스 구조물이 없다. 일부 실시예에서, 컴포넌트 포지션은 행 및 열의 규칙적인 어레이로 배열되어, 분리 영역에 형성된 트렌치는 평면도 상에서 정사각형 또는 직사각형 그리드의 형태를 갖는다.
각 컴포넌트 포지션 내의 디바이스 영역은 다양한 측방 배열을 가질 수 있다. 일부 실시예에서, 각각의 전자 컴포넌트 포지션 내의 디바이스 영역들은 측 방향으로 서로 인접하여 배열되어, 비-디바이스 영역 내에 형성된 트렌치들이 서로 실질적으로 평행하게 연장된다. 일부 실시예에서, 각각의 전자 컴포넌트 포지션 내의 디바이스 영역들은 측방으로 배열되어, 하나의 디바이스 영역은 두 개의 실질적으로 수직인 비-디바이스 영역에 의해 다른 디바이스 영역으로부터 분리되고, 비-디바이스 영역 내에 형성된 트렌치들이 서로 실질적으로 수직하게 연장된다. 예를 들어, 하나의 디바이스 영역은 횡 방향의 정사각형 또는 직사각형의 컴포넌트 포지션의 코너에 배열될 수 있어서, 두 개의 실질적으로 수직인 분리 영역 및 두 개의 실질적으로 수직인 비-디바이스 영역에 의해 경계가 지어진다. 다른 디바이스 영역은 L 자 형상을 가질 수 있다. 일부 실시예에서, 하나의 디바이스 영역은 모든 면에서 추가의 디바이스 영역에 의해 측방으로 둘러 싸여 있어서, 연속적인 링 형태를 갖는 비-디바이스 영역이 내부 디바이스 영역을 둘러싸게 된다. 예를 들어, 내부 디바이스 영역은 실질적으로 정사각형 또는 직사각형일 수 있고, 실질적으로 정사각형 또는 직사각형의 연속적인 비-디바이스 영역에 의해 측 방향으로 둘러싸일 수 있으며, 이 연속적인 비-디바이스 영역은 다시 정사각형 또는 직사각형의 링-형상의 추가적인 디바이스 영역에 의해 측 방향으로 둘러싸인다. 내부 디바이스 영역 및 외부 디바이스 영역은 동심원일 수 있거나 또는 서로에 대해 비-동심원으로 배열될 수 있다.
일부 실시예에서, 블록(25)에서, 제 2 금속화 층은 회로를 형성하기 위해 제 1 전자 디바이스를 제 2 전자 디바이스에 동작가능하게 결합하도록, 예를 들어, 전기적으로 접속하도록 도포된다. 다른 실시예에서, 제 1 전자 디바이스 및 제 2 전자 디바이스는 제 1 금속화 구조물에 의해 전기적으로 접속될 수 있고, 반도체 웨이퍼의 제 2 표면의 일부분을 제거하게 되면 전기적으로 서로 절연된 두 개의 전자 디바이스의 반도체 본체를 생성하게 된다. 제 2 금속화 층은 이들 실시예에서 접지면을 제공할 수 있다.
일부 실시예에서, 상기 방법은 반도체 웨이퍼의 제 1 표면과 제 2 표면 사이에서 연장되는 수직 도전성 접속부를 형성하는 단계를 더 포함한다. 상기 수직 도전성 접속부는 제 1 전자 디바이스 및 제 2 전자 디바이스를 전기적으로 결합하는 데 사용될 수 있다. 하나 이상의 전자 디바이스가 수직 드리프트 경로를 갖는 수직 디바이스인 경우, 수직 도전성 접속부가 사용될 수 있다.
일부 실시예에서, 상기 방법은 제 1 디바이스 영역 또는 제 2 디바이스 영역에 하나 이상의 비아 또는 관통 홀을 삽입하는 단계와, 상기 비아에 도전성 재료를 삽입하는 단계와, 상기 비아 내의 도전성 재료를 제 1 전자 디바이스 및 제 2 전자 디바이스에 전기적으로 결합시키는 단계를 포함한다. 일부 실시예에서, 비아는 제 1 디바이스 영역과 제 2 디바이스 영역 모두에 삽입될 수 있다. 일부 실시예에서, 두 개 이상의 비아가 제 1 디바이스 영역 및 제 2 디바이스 영역 중 적어도 하나에 삽입될 수 있다. 비아의 수 및 위치는 형성될 회로, 제 1 및 제 2 전자 디바이스의 구조물 및 비아 구조물에 의해 요구되는 전류 운반 용량에 따라 선택될 수 있다.
비아는 반도체 웨이퍼의 제 1 표면에 삽입될 수 있고, 그 후에 제 1 금속화 구조물 및 제 1 폴리머 층이 제 1 표면에 도포되며, 그 후, 반도체 웨이퍼의 제 2 표면의 일부가 제거되어 가공된 제 2 표면을 형성하게 된다. 대안으로, 비아는 제 1 금속화 구조물이 도포되기 전에 반도체 웨이퍼의 제 1 표면에 삽입될 수 있다.
도전성 재료가 비아에 삽입되기 전에 절연 재료가 제 1 디바이스 영역 또는 제 2 디바이스 영역 내에 형성된 하나 이상의 비아 또는 관통 홀에 삽입될 수 있다. 상기 절연 재료는 비아 또는 관통 홀의 측벽을 라이닝할 수 있고, 주변 디바이스 본체에 대한 절연을 포함할 수 있다.
일부 실시예에서, 예를 들어, 컨택트 패드를 제공하는 영역의 두께를 증가시키기 위해, 추가의 도전성 층이 제 1 금속화 구조물에 도포된다. 도전성 재료가 추가의 도전성 층이 도포되기 전에 비아에 삽입되어, 이 추가의 도전성 층은 비아 내의 도전성 재료를 제 1 금속화 구조물에 전기적으로 결합시킬 수 있게 된다. 대안으로, 도전성 재료는 비아에 삽입될 수 있고, 동일한 증착 공정에서 주 표면들 중 하나 또는 모두에 추가의 도전성 층이 도포될 수 있다.
일부 실시예에서, 비아는 반도체 웨이퍼의 가공된 제 2 표면에 삽입된다. 이들 실시예에서, 비아는, 비아의 베이스가 반도체 웨이퍼의 제 1 표면 상에 위치된 제 1 금속화 구조물 또는 추가의 도전성 층의 일부에 의해 형성되도록, 삽입될 수 있다. 도전성 재료는 비아에 삽입되어, 제 1 금속화 구조물과 접촉하고 전기적으로 접속된다. 도전성 재료는 비아의 측벽을 라이닝하는 절연 재료에 의해 주변 디바이스 본체로부터 전기적으로 절연될 수 있다.
제 2 금속화 층은, 상기 제 1 디바이스 영역에 배열된 제 1 전자 디바이스를 상기 도전성 비아, 및 상기 제 2 디바이스 영역 내에 위치된 상기 제 2 전자 디바이스에 전기적으로 결합시키기 위해 상기 가공된 제 2 표면, 및 상기 비아 내의 도전성 재료에 도포될 수 있다. 제 2 금속화 층은 제 1 디바이스 영역으로부터, 가공된 제 2 표면에서 노출된 제 1 폴리머 층을 포함하는 비-디바이스 영역을 통해, 제 2 디바이스 영역 상으로 및 비아 내에 위치된 도전성 재료 상으로 연장될 수 있다. 제 2 금속 화 층은 또한 추가의 도전성 영역, 예를 들어, 제 1 전자 디바이스를 도전성 비아에 전기적으로 결합하는 도전성 영역으로부터 전기적으로 분리된 반도체 웨이퍼의 가공된 제 2 표면 상에 하나 이상의 컨택트 영역을 형성하도록 구조화될 수 있다.
이들 실시예에서, 모듈의 재분배 구조물의 수직 부분이 형성되며, 이 수직 부분은 반도체 웨이퍼의 반도체 재료 내에서 제 1 디바이스 영역 내 또는 제 2 디바이스 영역 내에 배치된다.
다른 실시예에서, 상기 재분배 구조물의 이 수직 부분은 제 1 디바이스 영역과 제 2 디바이스 영역 사이에 위치될 수 있고, 비-디바이스 영역에 위치될 수 있다. 일부 실시 예에서, 상기 방법은 비-디바이스 영역에 형성된 트렌치 내에 도전성 재료를 삽입하는 단계와, 이 트렌치 내에 위치된 도전성 재료를 제 1 전자 디바이스 및 제 2 전자 디바이스에 전기적으로 결합하는 단계를 더 포함한다. 비아 내의 도전성 재료는 제 1 표면 상에 배열된 제 1 금속화 층의 일부 및 제 2 표면 상에 배열된 제 2 금속화 층의 일부에 의해 제 1 전자 디바이스 및 제 2 전자 디바이스에 전기적으로 결합될 수 있다.
비-디바이스 영역의 트렌치 내에 배열된 도전성 재료는 하나 이상의 절연 층을 트렌치의 측벽에 도포함으로써 제 1 디바이스 및 제 2 디바이스 영역의 반도체 재료로부터 전기적으로 절연될 수 있다. 일부 실시예에서, 제 1 폴리머 층이 비-디바이스 영역에 형성된 트렌치에 삽입된 후에, 비-디바이스 영역의 제 1 폴리머 층 내에 비아가 형성된다. 상기 비아는 상기 트렌치의 폭보다 작은 폭을 가져서 상기 비아와 경계를 이루는 상기 제 1 디바이스 영역의 측면 및 상기 제 2 디바이스 영역의 측면은 상기 제 1 폴리머 층으로 피복된다. 도전성 재료는 비아 내의 제 1 폴리머 층에 도포된다. 따라서, 제 1 폴리머 층은 제 1 및 제 2 디바이스 영역의 측면으로부터 도전성 재료를 전기적으로 절연하는 데 사용된다.
일부 실시예에서, 반도체 웨이퍼의 제 2 표면의 부분은 후속적으로 제거되어, 비-디바이스 영역에 배열된 제 1 폴리머 층 뿐만 아니라 가공된 제 2 표면의 비-디바이스 영역 내에 배열된 도전성 재료를 노출시킴으로써, 도전성 재료는 제 2 디바이스 영역의 제 1 표면 상에 배열된 제 1 금속화 표면 구조물로부터 가공된 제 2 표면으로 연장된다.
제 2 금속화 층은 제 1 전자 디바이스를 제 2 전자 디바이스에 전기적으로 결합시키기 위해 비-디바이스 영역에 배열된 비아 내의 도전성 재료에 도포될 수 있다. 제 2 금속화 층은 제 1 디바이스 영역으로부터 비-디바이스 영역을 통해 제 2 디바이스 영역으로 연장되도록 도포될 수 있다. 비-디바이스 영역에 위치한 비아의 경우, 제 1 및 제 2 디바이스 영역 모두로의 제 2 금속화 층의 측 방향 연장부는 구조물의 기계적 안정성을 돕기 위해 사용될 수 있다.
일부 실시예에서, 반도체 웨이퍼의 제 1 표면으로부터 반도체 웨이퍼의 가공된 제 2 표면까지의 도전성 비아는 제 1 디바이스 영역 또는 제 2 디바이스 영역의 도전성 부분에 의해 형성된다. 도전성 부분은 반도체 웨이퍼의 제 1 표면으로부터 반도체 웨이퍼의 가공된 제 2 표면까지 연장된다. 도전성 부분은 절연 층, 예를 들어, 산화물 또는 질화물 및/또는 제 1 폴리머 층에 의해 제 1 디바이스 영역 및 제 2 디바이스 영역의 반도체 재료의 나머지 부분으로부터 절연될 수 있다. 도전성 부분은 제 1 전자 디바이스 및 제 2 전자 디바이스를 전기적으로 결합하고 회로를 형성하기 위해 제 1 금속화 층 및 제 2 금속화 층의 일부에 의해 제 1 전자 디바이스 및 제 2 전자 디바이스에 결합될 수 있다.
제 1 폴리머 층은 제 1 금속화 구조물의 적어도 일부가 제 1 폴리머 층에 의해 피복되지 않도록 반도체 웨이퍼의 제 1 표면에 도포될 수 있다. 일부 실시예에서, 제 1 폴리머 층은 트렌치, 컴포넌트 포지션의 에지 영역 및 제 1 디바이스 영역 및 제 2 디바이스 영역의 에지 영역에 도포되도록 선택적으로 도포될 수 있거나, 또는 폐쇄 층으로서 도포될 수 있으며, 상기 제 1 금속화 구조물의 적어도 일부를 노출시키도록 상기 제 1 폴리머 층의 일부는 제거될 수 있다.
일부 실시예에서, 제 1 폴리머 층은, 제 1 금속화 구조물의 주변부가 제 1 폴리머 층에 의해 피복되고 제 1 금속화 구조물의 노출된 부분과 경계를 이루도록, 예를 들어, 하나 이상의 컨택트 패드와 경계를 이루고 한정하도록, 측방으로 배열된다. 이들 실시예에서, 제 1 폴리머 층은 컨택트 패드에 도포된 땜납의 측방의 연장부를 제어하는 역할을 할 수 있다.
일부 실시예에서, 상기 방법은 제 1 표면 상에 배열된 제 1 폴리머 층에 캐리어를 도포하는 단계를 더 포함하며, 상기 제 1 폴리머 층은 제 1 금속화 구조물의 적어도 제 1 부분이 상기 제 1 폴리머 층에 의해 노출되도록 구조화된다. 공동은 제 1 폴리머 층에 의해 경계 지어지는 제 1 금속화 구조물과 캐리어 사이에 형성될 수 있다. 이어서, 캐리어가 제 1 폴리머 층에 도포되는 동안, 반도체 웨이퍼의 제 2 표면의 부분이 제거되고, 분리 영역 및 비-디바이스 영역 내의 제 1 폴리머 층의 일부가 노출된다. 캐리어는 반도체 웨이퍼의 제 1 금속화 구조물에 직접 접촉하지 않는다.
분리 라인, 예컨대, 톱질 라인은 분리 영역에서의 트렌치의 폭보다 작은 폭을 가질 수 있다. 그 후, 분리 라인은 복수의 개별 반도체 모듈의 측면의 적어도 일부가 제 1 폴리머 층의 일부를 포함하도록 분리 영역 내로 삽입될 수 있다.
일부 실시예에서, 제 2 폴리머 층은 분리 영역 및 비-디바이스 영역 내의 가공된 제 2 표면에 도포되고, 개별 반도체 모듈의 측면은 또한 제 1 폴리머 층의 일부뿐만 아니라 제 2 폴리머 층의 일부를 구성할 수 있다. 컴포넌트 포지션의 에지뿐만 아니라 전체 측면은 제 1 폴리머 층 및 제 2 폴리머 층에 의해 피복될 수 있다.
제 2 폴리머 층은 또한 경화성 폴리머 조성물, 예를 들어, 열경화성 수지, 예를 들어, 제 2 에폭시 층을 포함할 수 있다. 제 2 폴리머 층은 적어도 분리 영역 상에 배열된 제 1 폴리머 층을 피복하도록 가공된 제 2 표면에 도포될 수 있다. 제 2 폴리머 층은 또한 제 2 금속화 층의 적어도 일부를 피복할 수 있다. 일부 실시예에서, 제 2 폴리머 층은 제 2 금속화 층의 불연속 부분의 주변 영역을 피복하고, 땜납에 의해 추가의 도전성 표면에 접속될 수 있는 하나 이상의 컨택트 패드를 한정한다.
일부 실시예에서, 제 2 금속화 층은 제 1 디바이스 영역으로부터 제 2 디바이스 영역으로 연장되고 제 1 폴리머 층을 포함할 수 있는 비-디바이스 영역 위로 연장되는 부분을 포함한다. 일부 실시예에서, 제 2 폴리머 층은 제 2 금속화 층의 이 디바이스 접속부에 접하거나 제 2 금속화 층의 이 부분의 주변 에지 영역을 피복할 수 있고 제 2 폴리머 층으로부터 노출된 컨택트 패드를 한정할 수 있다. 다른 실시예에서, 제 2 금속화 층의 이 디바이스 접속부는 상기 금속화 층의 상기 접속부의 전기적 절연을 제공하는 제 2 폴리머 층에 의해 완전히 피복될 수 있다. 이러한 배열체는 제 2 금속화 층의 상기 접속부에 직접적으로 전기적 컨택트가 요구되지 않는 경우 또는 상기 층 및 회로의 상기 접속부의 전기적 절연이 바람직하거나 요구되는 실시예에서 사용될 수 있다.
일부 실시예에서, 제 2 금속화 층은, 가공된 제 2 표면에 도전성 시드 층을 도포하고, 시드 층의 적어도 일부가 제 2 폴리머 층으로부터 노출되도록 제 2 폴리머 층을 시드 층에 도포하고, 그리고 시드 층의 노출된 부분에 도전성 층을 도포함으로써, 도포될 수 있다. 시드 층은 스퍼터링 또는 화학 기상 증착과 같은 진공 증착 기술을 이용하여 도포될 수 있다. 도전성 층은 무전해 증착 또는 갈바닉 증착과 같은 전착 기술을 이용하여 시드 층에 도포될 수 있다.
상기 도전성 시드 층은, 상기 분리 영역 및 상기 비-디바이스 영역 내에 배열된 상기 제 1 폴리머 층과 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역의 반도체 재료가 상기 시드 층에 의해 피복되도록, 상기 가공된 제 2 표면에 도포될 수 있다. 제 2 에폭시 층은, 상기 분리 영역이 상기 제 2 폴리머 층에 의해 피복되고 그리고 반도체 재료를 포함하는 가공된 제 2 표면의 영역과 상기 비-디바이스 영역에 배열된 상기 제 1 폴리머 층의 영역이 상기 제 2 폴리머 층에 의해 피복되지 않도록, 상기 시드 층에 도포될 수 있다. 도전성 층은 그 후, 상기 제 2 금속화 층을 형성하기 위해 상기 제 2 폴리머 층에 의해 피복되지 않은 부분의 시드 층에 도포된다.
칩 사이의 거리가 감소될 수 있고 분리 공정에 의해서만, 예를 들어, 기계적 하프 컷 다이싱 또는 플라스마 하프 컷 다이싱을 위해 10-50 μm로 제한될 수 있도록, 적어도 두 개의 디바이스가 반도체 웨이퍼 상에 제조된다. 멀티-칩 다이는 에폭시로 캡슐화되고 대응하는 접속부만이 개방된 금속 표면, 예를 들어, 구리 표면이 된다. 비아의 도움으로, 서로 다른 칩의 전방면 1 (소스1)과 후방면 2 (드레인2) 간의 직접 접속이 가능하다. 멀티-칩 다이의 캡슐화된 특성으로 인해, 그 멀티-칩 다이는 QFN과 같은 표준 패키지에 또는 칩 임베딩 방식으로 직접 선정되어 배치될 수 있다.
서로 다른 유형의 디바이스는 실리콘 웨이퍼 상에서 서로 인접하여 처리될 수 있다. 칩의 전방면의 처리가 완료되면, 하프 컷 처리 단계가 수행된다. 여기서, 개개의 칩 또는 디바이스는 서로 분리된다. 동시에, 개별 멀티-칩 다이들 또는 멀티-디바이스 모듈들 간의 분리 라인도 하프 컷(half-cut)된다. 다이스-비포-그라인드-위드-에폭시(dice-before-grind-with-epoxy) 공정에 후속하여, 칩 및 하프 컷의 라인(하프 컷의 깊이 ~ 웨이퍼 타겟 두께 + 10 ㎛)은 에폭시로 피복 및 충전된다. 전방면의 구리 패드는 그 후 대응하는 에폭시 특성을 이용하는 리소그래피 단계에서 개방된다. 글래스 캐리어(glass carrier) 상에 웨이퍼를 장착한 후에, 웨이퍼는 원하는 두께, 예를 들어, 15-20 ㎛로 박형화된다. 박형화 공정에서, 에폭시로 충전된 하프 절단부(half-cut)는 후방면 상에서 노출된다. 이제, 구리 후방면이 증착된다. 이것은 구리의 전착(electrodeposition)을 통해 최종 두께로 되는 스퍼터링된 Ti/Cu 시드 층에 의해 달성될 수 있다. 또한 두께에 따라 스퍼터링만이 가능하다. 그 후, 구리 후방면은 멀티-칩 다이가 의도된 회로를 형성하도록 접속되는 방식으로 구조화된다.
이로써, 실리콘 관통 비아는 하프 컷 다이싱 전에 전방면으로부터 또는 시드 층 증착 전에 후방면으로부터 형성될 수 있다. Cu 후방면 구조화 이후, 전체 후방면은 다시 에폭시로 피복되고, 의도된 구리 패드는 상응하는 에폭시 특성을 이용하는 리소그래피 단계에서 개방된다. 에폭시의 경화 후, 웨이퍼는 프레임 분리(frame-demounted)되고 멀티-칩 다이는 에폭시를 통한 레이저 컷(laser cut)에 의해 분리된다. 이제, 멀티-칩 다이는 다이싱 호일에서 표준 방식으로 선정되어 표준 패키지에 배치될 수 있다.
대안으로, 구리 전방면 및 구리 후방면의 컨택트 및 실리콘 관통 비아 모두는 미리 구조화된 시드 층 상의 패턴 도금 마스크로서 상응하는 전방면 및 후방면 에폭시를 사용함으로써 형성될 수 있다. 이는 무전해 도금의 도움으로 달성된다. 이러한 방식으로, 실리콘 관통 비아는 기존 공정 흐름에 통합될 수 있다.
이 개념은 캐패시터나 인덕터 같은 수동 컴포넌트를 해당 접속 칩 옆에 있는 웨이퍼의 일부에 형성하는 경우 그 수동 컴포넌트를 집적하는 데 바로 적용될 수 있다. 이러한 수동 컴포넌트는 추가의 칩과 같이 또는 멀티-칩 시스템 중 하나의 일부로서 처리된다. 이러한 수동 컴포넌트의 집적은 루프 인덕턴스 및 표류 수동 컴포넌트 기여를 최소화할 수 있기 때문에 집적화 솔루션에서 중요할 수 있다. 이는 집적화 솔루션의 성능을 바로 향상시키고 오버슛 거동을 보다 잘 제어할 수 있게 한다.
도 2는 반도체 모듈(30)의 개략적인 단면도를 도시한다. 반도체 모듈(30)은 제 1 디바이스 영역(32) 내의 제 1 전자 디바이스(31) 및 제 2 디바이스 영역(34) 내의 제 2 전자 디바이스(33)를 포함한다. 제 1 전자 디바이스(31)는 제 2 전자 디바이스(33)에 동작가능하게 접속되어 회로를 형성한다. 도시된 실시예에서, 제 1 전자 디바이스(31)는 트랜지스터 디바이스, 특히, 제 1 표면(37) 상에서 게이트 패드(35) 및 소스 패드(36)를 가지며 제 1 표면(37)에 대향되는 제 2 표면(39) 상에서 드레인 패드(38)를 갖는 수직 트랜지스터 디바이스이다. 제 2 전자 디바이스(33)는 또한 트랜지스터 디바이스, 특히, 제 1 표면(42) 상에서 게이트 패드(40) 및 소스 패드(41)를 가지며 제 1 표면(42)에 대향하는 제 2 표면(44) 상에서 드레인 패드(43)를 갖는 수직 트랜지스터 디바이스이다. 제 2 전자 컴포넌트(33)의 제 1 표면(42)은 제 1 전자 컴포넌트(31)의 제 1 표면(37)과 실질적으로 동일한 평면 상에 있고, 제 2 전자 컴포넌트(33)의 제 2 표면(44)은 제 1 전자 컴포넌트(31)의 제 2 표면(39)과 실질적으로 동일한 평면 상에 있다.
모듈(30)은 적어도 하나의 컨택트 패드를 포함하는 제 1 주 표면(45)을 갖는다. 도 2에 도시된 실시예에서, 제 1 주 표면(45)은 제 1 전자 디바이스(31)의 소스 패드(36) 및 게이트 패드(35)와 제 2 전자 디바이스(33)의 게이트 패드(40) 및 소스 패드(41)에 결합되는 4 개의 컨택트 패드를 포함한다. 반도체 모듈(30)은 또한 제 1 주 표면(45)에 대향하는 제 2 주 표면(46)을 포함한다. 반도체 모듈(30)은 제 1 폴리머 층(47), 특히, 제 1 주 표면(45) 상에 배열되고 컨택트 패드(35, 36, 40, 41)의 적어도 일부를 노출된 채로 남겨 두는 제 1 폴리머 층을 포함한다.
제 1 폴리머 층(47)은 컨택트 패드(35, 36, 40, 41)의 주변 영역 상에 배열될 수 있다. 제 1 폴리머 층(47)은 제 1 전자 디바이스(31) 및 제 2 전자 디바이스(33)가 제 1 폴리머 층(47)에 매립된 것으로 간주될 수 있도록 제 1 전자 디바이스(31) 및 제 2 전자 디바이스(33)의 측면(48)을 피복한다. 반도체 모듈(30)은 또한 제 1 전자 디바이스(31)를 제 2 전자 디바이스(33)에 전기적으로 결합하는 도전성 재분배 구조물(49)을 포함한다.
이 실시예에서, 도전성 재분배 구조물(49)은 반도체 모듈(30)의 제 1 주 표면(45)으로부터 제 2 주 표면(46)으로 연장되는 도전성 비아(50)를 포함한다. 도전성 비아(50)는 제 1 디바이스 영역(32) 또는 제 2 디바이스 영역(34)에 위치될 수 있으며, 관통 실리콘 비아로 지칭될 수 있다. 도전성 비아(50)는 절연 층(55)에 의해 전자 디바이스의 반도체 재료로부터 전기적으로 절연될 수 있다. 도전성 비아(50)는 반도체 모듈의 제 1 주 표면(45)에서 제 2 주 표면(46)으로 그리고 제 2 전자 디바이스(33)의 제 1 표면(42)으로부터 제 1 전자 디바이스(32)의 제 2 표면(39)으로 전기 도전성 접속부를 제공한다. 재분배 구조물(49)은, 반도체 모듈의 제 2 주 표면(46) 상에서 측방으로 연장되고 제 2 전자 디바이스(33)에 형성된 도전성 비아(50) 상에 배열되는 도전성 층(51)을 더 포함한다.
도전성 층(51)은 도전성 비아(50) 상 및 제 2 주 표면(46)의 일부를 형성하는 제 1 폴리머 층(47)의 일부 상에 배열된다. 도전성 층(51)은 제 1 전자 디바이스(31)의 드레인 패드(38)로부터 도전성 비아(50)까지 연장되고, 제 1 전자 디바이스(31) 및 제 1 폴리머 층(47)의 일부뿐만 아니라 제 2 전자 컴포넌트(33)의 제 2 주 표면(44)의 일부 상에 위치된다.
도전성 비아(50)는 소스 패드(41)와 제 2 전자 컴포넌트(33)의 제 2 주 표면(44) 사이에서 연장될 수 있고 소스 패드(41)에 전기적으로 결합될 수 있다. 도전성 비아(50)와 조합된 도전성 층(51)은 제 2 전자 디바이스(33)의 소스 패드(41)로부터 제 1 전자 디바이스(31)의 드레인 패드(38)로의 재분배 구조물(49)을 제공한다. 이 특정 실시예에서, 이러한 배열체는, 제 1 전자 디바이스(31)가 하프 브리지 구성의 로우 측 스위치이고 제 2 전자 디바이스(33)가 하프 브리지 구성의 하이 측 스위치인 하프 브리지 구성을 형성하는 데 사용될 수 있다.
추가의 도전성 층(56)은 추가의 도전성 층(51, 56)의 외부 표면이 실질적으로 동일 평면 상에 있도록 제 2 전자 디바이스(33)의 드레인 패드(43) 상에 배열될 수 있다.
제 1 전자 디바이스(31)의 제 2 표면(39)으로부터 제 2 전자 디바이스(33)의 제 2 표면(44) 상으로 연장되는 도전성 층(51)은 컨택트 패드(56)와 같은, 제 2 전자 디바이스(33)의 제 2 표면(44) 상에 배열되는 추가의 도전성 부분으로부터 그리고 제 2 전자 디바이스(33)의 본체로부터 절연 층(55)에 의해 전기적으로 절연된다. 절연 층(55)은 비아(50)의 측벽을 라이닝(line)하고 비아(50)에 인접한 영역 내의 제 2 전자 디바이스(33)의 제 2 표면(44) 위로 연장되고 상기 제 2 표면(44) 상에 직접 배열된다. 절연 층(55)은, 절연 층(55)이 제 2 표면(44)과 도전성 층(51) 사이에 위치되고 도전성 층(51)을 제 2 표면(44)으로부터 그리고 제 2 전자 디바이스(33)의 제 2 표면(44)을 제 1 전자 디바이스(31)의 제 2 표면(39)으로부터 전기적으로 절연시키도록 하는 측방의 연장부를 갖는다.
반도체 모듈(30)은 도 1에 도시된 방법을 사용하여 제조될 수 있고, 이에 의해 제 1 전자 컴포넌트(31)가 반도체 웨이퍼의 제 1 디바이스 영역으로부터 형성되고 제 2 전자 컴포넌트(33)가 반도체 웨이퍼의 제 2 디바이스 영역으로부터 형성된다. 제 1 전자 컴포넌트(31) 및 제 2 전자 컴포넌트(33)의 인접한 측면(48) 간의 영역은 반도체 웨이퍼의 컴포넌트 포지션의 비-디바이스 영역이다. 반도체 모듈(30)의 최 외측 표면(53)은 제 1 폴리머 층(47)의 부분에 의해 형성되며, 이 부분은 반도체 웨이퍼의 분리 영역에 분리 라인을 삽입함으로써 형성된다.
반도체 모듈(30)은 트렌치의 삽입 및 제 1 폴리머 층의 트렌치 충전에 의해 반도체 웨이퍼로부터 형성되며, 상기 제 1 폴리머 층은 제 1 폴리머 층(47)에 전자 디바이스(31, 33)의 적어도 측면을 매립하기 위해 배열된다. 제 1 폴리머 층(47)은 전자 디바이스(31, 33)를 함께 유지하는 기계적 매트릭스를 제공한다. 원하는 회로, 도 2에 도시된 실시예에서는 하프 브리지 구성을 형성하기 위한 전자 디바이스(31, 33) 간의 도전성 접속부가 제 1 및 제 2 주 표면(45, 46) 상에 도전성 층들의 증착에 의해 그리고 하나 이상의 수직 디바이스의 경우에 반도체 모듈(30)의 상기 주 표면(45, 46) 사이에서 연장되는 하나 이상의 도전성 비아(50)를 제공함으로써 형성될 수 있다.
비아(50)는 디바이스 영역에 배열될 수 있다. 도 2에 도시된 실시예에서, 비아(50)는 제 2 전자 컴포넌트(33)에 배열되고 제 2 전자 컴포넌트(33)의 제 1 표면(42)과 제 2 표면(44) 사이에서 연장된다.
도 3은 반도체 모듈(30')의 단면도를 도시하며, 반도체 모듈(30')은 도 2에 도시된 특징에 추가하여 반도체 모듈(30')의 제 2 주 표면(46) 상에 배열된 제 2 폴리머 층(54)을 더 포함한다. 제 2 폴리머 층(54)은 또한 열경화성 폴리머 조성물과 같은 경화성 폴리머일 수 있고, 일부 실시예에서는 에폭시 수지를 포함한다.
도 3a에 도시된 것과 같은 일부 실시예에서, 제 2 폴리머 층(54)은 반도체 모듈(30')의 주변 에지에 배열될 수 있고, 제 1 전자 컴포넌트(31) 및 제 2 전자 컴포넌트(33)의 측면들(48)에 인접하여 배열된 제 1 폴리머 층(47)의 부분과 접촉하여 배열될 수 있다. 제 2 폴리머 층(54)은 또한 반도체 모듈(30')의 제 2 주 표면(46)의 도전성 영역들 간에 배열될 수 있다. 예를 들어, 도 3a에 도시된 실시예에서, 제 2 폴리머 층은 추가의 층(51)과 드레인 패드(43) 사이에 배열된다. 일부 실시예에서, 제 2 에폭시 층(54)은 드레인 패드(43) 및 도전성 층(51)의 주변 영역을 피복할 수 있다.
도 3b에 도시된 것과 같은 일부 실시예에서, 도전성 층(51)은 제 2 폴리머 층(54)에 의해 완전히 피복되고 드레인 패드(43)의 적어도 일부는 제 2 폴리머 층(54)에 의해 피복되지 않은 상태로 남는다.
도 2 및 도 3에 도시된 실시예에서, 제 1 전자 디바이스(31) 및 제 2 전자 디바이스(33)는 트랜지스터 디바이스이고, 형성된 회로는 하프 브리지 회로이다. 그러나, 반도체 모듈의 제 1 디바이스 영역 및 제 2 디바이스 영역에 배열되는 전자 디바이스의 유형은 트랜지스터 디바이스에 한정되지 않는다. 예를 들어, 전자 디바이스들 중 하나는 트랜지스터 디바이스일 수 있고, 전자 디바이스들 중 다른 전자 디바이스는 드라이버 디바이스, 예를 들어, 트랜지스터 디바이스의 게이트, 또는 인덕터, 캐패시터 또는 저항과 같은 수동 디바이스 또는 다이오드를 구동하기 위한, 풀-다운 FET와 같은 게이트 드라이버 디바이스 또는 게이트 드라이버 디바이스의 일부일 수 있다. 또한, 반도체 모듈은 단지 두 개의 전자 디바이스를 포함하는 것으로 제한되지 않으며 세 개 이상의 전자 디바이스를 포함할 수 있다. 예를 들어, 반도체 모듈은 하프 브리지 회로를 형성하도록 결합된 두 개의 트랜지스터 디바이스와, 두 개의 트랜지스터 디바이스의 게이트를 구동하기 위한, 드라이버 디바이스 또는 풀-다운 FET와 같은 게이트 드라이버 디바이스의 부분을 포함할 수 있다.
상술한 바와 같이, 반도체 모듈이 반도체 모듈의 제 1 주 표면과 제 2 주 표면 사이에서 연장되는 수직 부분을 갖는 재분배 구조물을 포함하는 실시예에서, 수직 부분은 하나 이상의 전자 디바이스에 위치하는 하나 이상의 도전성 비아에 의해 제공될 수 있다. 이들 실시예에서, 비아의 측벽은 전자 디바이스의 반도체 재료, 예를 들어, 실리콘에 의해 형성된다. 다른 실시예에서, 재분배 구조물의 수직 부분은 전자 장치에 측방으로 인접하여 위치될 수 있다.
도 4는, 서로 측방으로 인접하게 배열되며 제 1 폴리머 층(63)에 매립되는 제 1 전자 디바이스(61) 및 제 2 전자 디바이스(62)를 포함하는 모듈(60)을 도시하며, 상기 제 1 폴리머 층(63)은 제 1 전자 디바이스(61) 및 제 2 전자 디바이스(62) 모두의 측면의 적어도 일부를 피복한다. 일부 실시예에서, 제 1 폴리머 층(63)은 제 1 전자 디바이스(61)의 제 1 주 표면(65) 및 상기 제 1 전자 디바이스(61)의 제 1 주 표면(65)에 측방으로 인접하게 위치하며 상기 제 1 전자 디바이스(61)의 제 1 주 표면(65)과 실질적으로 동일한 평면 상에 위치할 수 있는 제 2 전자 디바이스(62)의 제 1 주 표면(66)의 주변 영역 및 에지를 피복할 수 있다. 제 1 전자 디바이스(61)와 제 2 전자 디바이스(62) 사이에 배열된 제 1 폴리머 층(63)의 부분은 비-디바이스 영역(67)로서 기술될 수 있고, 제 1 전자 디바이스(61)는 제 1 디바이스 영역(68)에 배열되고 제 2 전자 디바이스(62)는 제 2 디바이스 영역(69)에 배열된다.
이 실시예에서, 도전성 비아(70)는 비-디바이스 영역(67)에 배열된다. 도전성 비아(70)는 제 1 폴리머 층(63)의 재료에 의해 형성된 측벽(71)을 갖는다. 도전성 비아는 평면 상에서 보아 가늘고 긴 형상을 가질 수 있다. 도전성 비아(70)는 금속과 같은 도전성 재료, 예를 들어, 구리를 포함할 수 있다. 일부 실시예에서, 제 1 폴리머 층(63)에서 비아(72)를 한정하는 측벽(71)은, 특정 애플리케이션에 의해 요구되는 전류를 전달하는 데 적합한 두께를 갖는 하나 이상의 도전성 층뿐만 아니라 제 1 폴리머 층(63)의 재료에 대한 접착을 개선시키는 데 사용될 수 있는 하나 이상의 금속 층으로 라이닝될 수 있다. 일부 실시예에서, 비아(72)는 도전성 재료로 실질적으로 충전될 수 있다.
반도체 모듈(60)은 또한 반도체 모듈(60)의 제 1 주 표면(74)에 배열되는 제 1 금속화 구조물(73)을 포함한다. 제 1 금속화 층(73)은 두 개 이상의 도전성 부분을 포함할 수 있으며, 하나 이상의 도전성 부분은 제 1 및 제 2 반도체 디바이스(61, 62)의 제 1 주 표면(65, 66) 상에 배열된다. 마찬가지로, 반도체 모듈(60)은 모듈(60)의 제 2 주 표면(76)에 배열된 제 2 금속화 층(75)을 포함할 수 있으며, 상기 모듈(60)은 제 1 및 제 2 전자 디바이스(61, 62)의 제각기의 제 2 표면(77, 78) 상에 하나 이상의 부분을 제공하도록 구조화된다. 도전성 비아(70)는 전자 디바이스들 중 하나, 예를 들어, 제 2 전자 디바이스(62)에서 도전성 비아(70)로 연장되는 제 1 금속화 구조물(73)의 일부분에 전기적으로 결합될 수 있다. 도전성 비아(70)는 제 1 전자 디바이스(61)와 도전성 비아(70) 사이에서 연장되는 모듈(76)의 대향 측면 상에 배열된 제 2 금속화 층(75)의 일부에 의해, 전자 디바이스들 중 다른 하나, 예를 들어, 제 1 전자 디바이스(61)에 결합될 수 있다.
제 1 및 제 2 전자 디바이스(61, 62)가 트랜지스터 디바이스이고 원하는 회로가 하프 브리지 구성인 경우, 제 2 금속화 구조물(75)의 일부는 제 1 전자 디바이스(61)의 제 2 표면(77)에 위치한 드레인 패드로부터 도전성 비아(70)까지 연장될 수 있고, 제 1 금속화 층(73)의 일부는 도전성 비아(70)로부터 제 2 전자 디바이스(62)의 제 1 주 표면(66)에 배열된 소스 패드까지 연장될 수 있다.
제 1 전자 디바이스(61)의 제 2 표면(77)으로부터 제 2 전자 디바이스(62)의 제 2 표면(78) 상으로 연장되는 제 2 금속화 구조물(75)의 부분은 컨택트 패드(82)와 같은, 제 2 전자 디바이스(62)의 제 2 표면(78) 상에 배열되는 제 2 금속화 구조물(75)의 추가의 부분으로부터 전기적으로 절연된다. 이러한 전기적 절연은, 비아(70)의 측벽을 라이닝하고 비아(70)에 인접한 영역 내의 제 2 전자 컴포넌트(62)의 제 2 표면(78) 위로 연장되고 상기 제 2 표면(78) 상에 직접 배열되는 절연 층(63)에 의해 제공될 수 있다. 제 2 전자 디바이스(62)의 제 2 표면(78) 상에 위치된 제 2 금속화 구조물(75)의 부분은 이 절연 층(63) 상에 배열된다. 절연 층(55)은 또한 제 2 전자 디바이스(62)의 제 2 표면(78)을 제 1 전자 디바이스(61)의 제 2 표면(77)으로부터 전기적으로 절연시키는 역할을 한다.
다른 실시예에서, 도전성 층(75)은 제 1 전자 디바이스(61)의 반도체 본체 상으로 연장되지 않고 비아(70) 내의 도전성 재료에만 연장되도록 하는 측방의 연장부를 갖는다.
도 5는 반도체 모듈(60)의 도전성 비아의 확대된 평면도 및 확대된 측면도를 도시한다. 제 1 전자 컴포넌트(61)은, 제 1 전자 컴포넌트가, 예를 들어, 트랜지스터 디바이스인 경우, 소스 패드일 수 있는 제 1 주 표면(65) 상의 컨택트 패드(79), 및, 예를 들어, 드레인 패드일 수 있는 제 2 주 표면(77) 상의 제 2 컨택트 패드(80)를 포함한다. 제 2 전자 컴포넌트(62)는 또한 제 1 주 표면(66)상의 컨택트 패드(81) 및 제 2 주 표면(78) 상의 컨택트 패드(82)를 포함한다. 제 2 전자 컴포넌트가 트랜지스터 디바이스인 경우 컨택트 패드(81)는 소스 패드일 수 있고 컨택트 패드(82)는 드레인 패드일 수 있다. 각 트랜지스터 디바이스는 또한 도 5의 도면에서 볼 수 없는 게이트 패드를 포함할 수 있다. 제 1 주 표면(65)과 측면(64) 사이에 형성된 제 1 전자 디바이스(61)의 에지 영역(83)은 제 1 폴리머 층(63)의 부분(84)에 의해 피복된다. 제 1 전자 컴포넌트(61)의 전체 측면(64)은 제 1 폴리머 층(63)에 의해 피복될 수 있다. 유사하게, 제 1 주 표면(66)과 측면(64) 사이에 형성된 제 2 전자 디바이스(62)의 에지 영역(85)은 제 1 폴리머 층(63)에 의해 피복될 수 있다. 제 1 폴리머 층(63)은 제 1 및 제 2 전자 디바이스(61, 62)의 각각의 제 1 주 표면(65, 66) 상에 배열된 컨택트 패드(79, 81)와 인접할 수 있다.
컨택트 패드(80)를 모듈(60)의 대향 측면 상에 배열된 컨택트 패드(81)와 결합시키는 데 사용되는 재분배 구조물(86)은 컨택트 패드(80)로부터 비아(72)를 통해 컨택트 패드(81)까지 연장되는 도전성 경로에 의해 형성되어 제 1 전자 디바이스(61)의 드레인을 제 2 전자 디바이스(62)의 소스에 전기적으로 결합시킬 수 있다. 재분배 구조물(86)는 제 1 및 제 2 전자 디바이스(61, 62)의 측면(64)에 실질적으로 평행하게 연장되는 제 1 폴리머 층(64)에 형성된 비아(72)를 포함한다. 비아(72)는 비아(72) 내에 위치된 도전성 재료에 대한 접착력을 향상시키기 위해 거칠게 된 측벽(71)을 가질 수 있다. 비아(72)의 측벽(71)은 또한 하나 이상의 접착층으로 라이닝될 수 있다. 재분배 구조물(86)은 여러 부분을 사용하여 형성될 수 있다. 예를 들어, 제 1 폴리머 층(63)을 통해 연장되는 도전성 비아(72)는 비아(70)로부터 컨택트 패드(81)까지 연장되는 비아(70)의 상부 표면에 도포된 도전성 재료 및 측방 층(87)으로 충전될 수 있다. 제 2 측방 층(88)은 컨택트 패드(80)로부터 도전성 비아(70)의 하부 표면까지 연장되는 모듈(60)의 대향하는 후방 측면에 도포될 수 있다. 다른 실시예에서, 컨택트 패드(81)로부터 비아(72) 내로 연장되는 도전성 층이 도포될 수 있고 그리고 컨택트 패드(80)로부터 비아(71) 내로 연장되는 층에 의해, 2 개의 도전성 층이 측면들(64)에 인접한 비아(72) 내의 포지션에서 결합되고 연속적인 도전성 경로가 생성된다.
본 명세서에 기술된 실시예 중 어느 하나에 따른 반도체 모듈은 재분배 구조물을 포함하는 보다 높은 레벨의 기판, 예를 들어, 인쇄 회로 보드와 같은 회로 보드 상에 상기 모듈을 장착함으로써 회로를 형성하는 데 사용될 수 있다. 다른 실시예에서, 반도체 모듈은 패키징될 수 있다. 반도체 모듈을 패키징하면 표준 풋프린트 및 표준 개요를 가진 패키지의 형태로 모듈을 제공할 수 있으므로 특정 애플리케이션에서 모듈의 사용을 단순화하는 데 도움이 될 수 있다.
도 6은 패키지(90) 내에 수용된 도 3b의 반도체 모듈(30')의 개략적인 평면도이다. 도시된 실시예에서, 패키지(90)는 다이 패드(91), 5 개의 리드(92 내지 96) 및 플라스틱 하우징(97)을 포함한다. 다이 패드(91) 및 리드(92 내지 96)의 내부 부분은 플라스틱 하우징(97) 내에 위치된다. 리드(92 내지 96)의 부분은 플라스틱 하우징(97)의 외측으로 연장되고 패키지(90)에 대한 외부 접촉 컨택트를 제공한다. 이 실시예에서, 리드(92 내지 96)는 다이 패드(91)의 일 측면에 인접하여 위치되고, 5 개의 리드 중 중앙의 리드인, 리드(94)는 다이 패드(91)와 통합된다. 모듈(30')은 다이 패드(91)의 상부 표면(98) 상에 장착된다.
제 2 전자 디바이스(33)의 드레인 패드(43)가 반도체 모듈(30')의 제 2 주 표면(46)에서 노출되고, 전자 디바이스(61)의 드레인 패드(38), 추가의 도전성 층(51) 및 도전성 비아(50)는 다이 패드(90)의 상부 표면(98)에 모듈(30')의 제 2 주 표면(46)을 장착함으로써, 제 2 폴리머 층(54)에 의해 피복되므로, 제 2 전자 디바이스(33)의 드레인 패드(43)는 다이 패드(91)에 전기적으로 결합될 수 있고, 따라서 중앙 리드(94)에 전기적으로 결합될 수 있다. 모듈(30')의 제 1 주 표면(45)에 배열된 패드(35, 36, 40, 41)는 상방을 향하고, 다이 패드(91)로부터 이격된 리드(92, 93, 95, 96)에 도전성 접속부, 예컨대, 하나 이상의 본드 와이어, 도전성 리본 또는 컨택트 클립에 의해 전기적으로 결합될 수 있다. 소스 패드(36)는 제 1 리드(92)에, 게이트 패드(35)는 리드(93)에, 제 2 전자 디바이스(33)의 소스 패드(41) 및 게이트 패드(40)는 리드(95, 96)에 각각 결합될 수 있다.
또한 도 6의 평면도에는 모듈(30')의 비-디바이스 영역(100)이 도시되어 있다. 디바이스 영역(32, 34)은 파선으로 표시되어 있다. 도전성 비아(50)는 소스 패드(41) 바로 아래에 위치되고 또한 파선으로 표시된다.
패키지는 도 6에 도시된 다이 패드, 리드, 접속부 및 하우징의 배열을 갖는 것에 한정되지 않는다. 예를 들어, 패키지는 Super SO8 패키지 또는 QFN (Quad Flat No Lead) 패키지와 같은 표면 장착 디바이스일 수 있다. 전원 접속부, 예를 들어, 게이트에 대한 접속부 이외의 접속부 용의 본드 와이어 대신 컨택트 클립이 사용될 수 있다.
일부 실시예에 따른 반도체 모듈을 제조하는 방법이 이제 도 7을 참조하여 설명될 것이다.
도 7a는 제 1 주 표면(111) 및 제 1 주 표면(111)에 대향하는 제 2 주 표면(112)을 포함하는 반도체 웨이퍼(110)의 단면도를 도시한다. 반도체 웨이퍼(110)는 복수의 컴포넌트 포지션을 포함하며, 이들 중 2 개의 컴포넌트 포지션(113, 113')은 도 7에 도시된다. 인접한 컴포넌트 포지션은 분리 영역(114)에 의해 서로 이격되어 있다. 반도체 웨이퍼(110)는 실리콘을 포함할 수 있고, 실리콘 단결정 웨이퍼일 수 있거나, 반도체 디바이스가 형성되는 상부에 에피택셜 실리콘 층을 포함하는 실리콘 단결정 웨이퍼일 수 있고, 이에 의해 상기 에피택셜 실리콘 층은 제 1 주 표면(111)을 제공하고 상기 실리콘 단결정 웨이퍼는 제 2 주 표면(112)을 제공한다.
컴포넌트 포지션(113)은 통상적으로 행 및 열로 배열되어 규칙적인 그리드를 형성하여, 분리 영역(114)이 평면도 상에서 실질적으로 직교하는 스트라이프의 형태를 갖도록 한다. 각 컴포넌트 포지션(113)은, 어떠한 디바이스 구조물도 포함하지 않는 비-디바이스 영역(117)에 의해 분리되는 두 개 이상의 디바이스 영역(115, 116)을 포함한다. 반도체 웨이퍼(110)는 또한 제 1 주 표면(111) 상의 제 1 금속화 구조물(118)을 포함한다. 제 1 금속화 구조물(118)은 디바이스 영역(115, 116)에만 위치되고 비-디바이스 영역(117)이 제 1 금속화 구조물(118)을 갖지 않도록 구조화될 수 있다.
컴포넌트 포지션(113)의 디바이스 포지션 중 하나, 예를 들어, 디바이스 영역(116)은 제 1 금속화 구조물(118)로부터 웨이퍼(110) 내로 소정의 깊이로 연장되는 하나 이상의 도전성 비아(134)를 포함한다. 도전성 비아(134)는 도 7b에 도시된 바와 같이 전자 컴포넌트의 사전결정된 최종 두께보다 큰 제 1 주 표면(111)으로부터의 깊이에 위치된 베이스를 갖는 블라인드 비아(135)의 형태를 가질 수 있다. 블라인드 비아(135)는 적어도 블라인드 비아(135)의 측벽을 피복하는 절연 재료(도면에 보이지 않음) 및 상기 절연 재료 상에 배열된 도전성 재료를 포함할 수 있다. 도전성 재료는 블라인드 비아의 측벽을 라이닝하는 하나 이상의 라이너 층 및 상기 라이너 층 상의 하나 이상의 추가의 도전성 재료를 포함할 수 있다. 도전성 재료는 블라인드 비아(135)의 나머지 부분을 충전할 수 있다. 도전성 재료는 하나 이상의 금속 또는 합금 및/또는 폴리실리콘을 포함할 수 있다.
도 7b는 분리 영역(114) 내의 제 1 주 표면(111) 내로 삽입되는 제 1 트렌치(119)의 형성 이후 그리고 비-디바이스 영역(117) 내의 제 1 주 표면(111) 내로 삽입되는 제 2 트렌치(120)의 형성 이후의 웨이퍼(110)를 도시한다. 트렌치(119, 120)는, 전자 컴포넌트의 사전결정된 최종 두께(tf)보다 약간 크고, 웨이퍼(110)의 최초 두께(ti)보다 작은 깊이(d)를 가질 수 있다.
도 7c는 이 실시예에서 에폭시를 포함하는 제 1 폴리머 층(121)이 제 1 트렌치(119) 및 제 2 트렌치(120) 내로 삽입된 후의 웨이퍼(110)를 도시한다. 이 실시예에서, 제 1 폴리머 층(121)은 또한 제 1 금속화 층(118)의 불연속 부분의 주변 영역 위로 연장되고 따라서 제 1 금속화 구조물(118)의 외부 표면(123) 위의 평면에 위치된 최상부 외부 표면(122)을 갖는다. 다른 실시예에서, 제 1 폴리머 층은 제 1 금속화 층의 부분과 인접할 수 있고 실질적으로 동일한 평면 상의 표면을 형성할 수 있다.
도 7d는 캐리어(124)가 제 1 폴리머 층(121)의 외부 표면(122)에 도포된 후의 웨이퍼(110)를 도시한다. 제 1 폴리머 층(121)의 외부 표면(122)이 제 1 금속화 층(118)의 외부 표면(123) 위의 평면에 배열되기 때문에, 공동(125)이 캐리어(124)와 제 1 금속화 구조물(118) 사이에 형성된다.
도 7e는, 반도체 웨이퍼(110)의 제 2 주 표면(112)의 부분을 제거하여, 웨이퍼(110)의 최초 두께(ti)가 최종 원하는 두께(tf)로 감소되고, 분리 영역(114) 및 비-디바이스 영역(117)에 배열된 제 1 폴리머 층(121)의 부분이 가공된 제 2 표면(126)에서 노출되고, 제 2 디바이스 포지션(116)에서 블라인드 비아(134)에 배열된 도전성 재료가 가공된 제 2 표면에서 노출되어 관통 컨택트 또는 관통 실리콘 비아(through-silicon-via, TSV)를 생성한 것을 도시한다. 웨이퍼(110)의 부분의 제거는 화살표(127)에 의해 도 7e에 개략적으로 표시된다. 반도체 웨이퍼(110)의 제 2 표면(112)의 부분은, 예를 들어, 그라인딩 및/또는 화학적 기계 연마에 의해 제거될 수 있다.
도 7f는 제 2 금속화 구조물(128)을 가공된 제 2 표면(126)에 도포하는 것을 도시한다. 일부 실시예에서, 하나 이상의 절연 층, 예를 들어, 산화물 층이 가공된 제 2 표면(126)에 도포될 수 있고, 가공된 제 2 표면에 제 2 금속화 구조물(128)을 도포하기 전에 구조화될 수 있다. 제 2 금속화 층(128)은 시드 층(129) 및 시드 층(129)에 도포된 추가의 도전성 층(130)을 포함할 수 있다. 제 2 금속화 층(128)은 제 1 폴리머 층(121)의 노출된 부분, 디바이스 영역(115, 116)의 가공된 제 2 표면(131) 및 상기 가공된 제 2 표면(126)에서 노출된 비아(134) 내의 도전성 재료의 부분 위로 연장되는 폐쇄 층을 형성하도록 도포될 수 있다. 도전성 층(130)은 분리 영역(114)이 상기 도전성 층을 갖지 않도록 도 7g에 도시된 바와 같이 구조화될 수 있다. 제 2 금속화 층(128)의 구조화는 각 컴포넌트 포지션(113) 내의 제 1 디바이스 영역(115)과 제 2 디바이스 영역(116) 간의 전기적 접속부가 형성되도록 수행될 수 있다. 하나 이상의 추가의 불연속 도전성 영역은 또한 회로에 대한 원하는 전기적 접속부에 따라 컴포넌트 포지션(113) 중 하나 또는 모두 내에 형성될 수 있다.
도전성 비아(134)는 비-디바이스 영역 (117)을 넘어 다른 디바이스 상으로, 예를 들어, 도 7g에 도시된 실시예의 제 2 디바이스 영역(116)으로부터 제 1 디바이스 영역(115)까지 연장되는 제 2 금속화 층(128)의 구조화된 부분(136)에 전기적으로 결합될 수 있다. 구조화된 부분(136)으로부터 분리된 하나 이상의 추가의 불연속 구조화된 부분(137)이 제 1 디바이스 영역(115) 및/또는 제 2 디바이스 영역(116) 상에 형성될 수 있다. 비아를 포함하는 디바이스 영역은 불연속 부분 및 인접한 디바이스 영역 상으로 연장되는 부분을 포함할 수 있다.
일부 실시예에서, 제 2 폴리머 층(131)은 가공된 제 2 표면(126)에서 분리 영역(114) 및 비-디바이스 영역(117)에 도포될 수 있다. 도 7h에 도시된 것과 같은 일부 실시예에서, 제 2 금속화 층(128)은 도전성 층(130) 및 시드 층(129) 모두 및 분리 영역(114) 내의 가공된 제 2 표면(126)에 배열된 제 1 폴리머 층(121)의 일부가 제거되도록 구조화될 수 있다. 제 2 폴리머 층(131)은 제 1 폴리머 층(121)과 접촉하고 컴포넌트 포지션(113)에 형성된 제 2 금속화 층(128)의 주변 영역과 중첩하도록 분리 영역(114)에 도포될 수 있다. 제 1 폴리머 층과 제 2 폴리머 층(131) 사이의 계면은 디바이스 영역(115, 116)의 측벽에 인접하여 위치될 수 있다. 그 다음, 반도체 모듈(132)은 분리 영역(114)을 따라 분리 라인(133)을 삽입함으로써, 예를 들어, 톱질에 의해 웨이퍼로부터 개별화될 수 있다. 분리 라인의 폭은 개별 모듈(132)의 최 외부 측면이 제 1 및 제 2 에폭시 층(121, 131)에 의해 피복되도록 분리 영역(114)의 폭보다 작을 수 있다.
일부 실시예에서, 반도체 모듈(132)은 제 1 및 제 2 측 방향 주 표면에 실질적으로 수직으로 연장되는 수직 부분을 포함하는 재분배 구조물을 포함한다. 전술한 바와 같이, 이 수직 부분은, 하나 이상의 디바이스 영역(115, 116) 내에 위치될 수 있고 결과적으로 전자 디바이스의 반도체 재료에 의해 형성된 측벽을 갖는 도전성 비아(134)에 의해 제공될 수 있다. 비아의 측벽은 절연 재료로 라이닝되어 전자 디바이스의 반도체 재료로부터 비아 내의 도전성 재료를 전기적으로 절연시킬 수 있다. 도전성 재료는 하나 이상의 금속을 포함할 수 있다.
다른 실시예에서, 도전성 비아는 비-디바이스 영역(117)에 위치될 수 있고 비-디바이스 영역(117)의 폴리머 재료에 추가의 트렌치를 삽입함으로써 형성될 수 있다. 이러한 도전성 비아는 인접한 디바이스 영역(115, 116)의 측면에 실질적으로 평행하게 연장된다. 비아 내의 도전성 재료는 폴리머 재료에 의해 디바이스 영역(115, 116)의 반도체 재료로부터 전기적으로 절연된다. 도전성 비아의 측벽은 폴리머 재료에 의해 형성된다. 이 실시예는 도 4 및 도 5에 도시된 반도체 모듈(60)을 제조하는 데 사용될 수 있다.
일부 실시예에서, 재분배 구조물의 수직 부분은 반도체 재료에 의해 형성될 수 있고, 디바이스 영역 내에 위치된 반도체 재료의 일부분 또는 아일랜드에 의해 형성될 수 있다.
도 8은 도 2에 도시된 실시예에서와 같이 제 1 디바이스 영역(32)에 배열된 제 1 전자 디바이스(31) 및 제 2 디바이스 영역(34)에 형성된 제 2 전자 디바이스(33)를 포함하는 모듈(140)의 단면도를 도시한다. 반도체 모듈(140)은 제 1 전자 디바이스(31)의 제 2 표면(39) 상의 드레인 패드(38)와 제 2 전자 디바이스(33)의 제 1 표면(42) 상에 배열된 소스 패드(41) 간의 재분배 구조물의 수직 부분의 형태가 상이하다. 이 실시예에서, 제 2 디바이스 영역(34)은 절연 재료(143)에 의해 제 2 전자 디바이스(33)의 추가의 반도체 재료(142)로부터 전기적으로 절연된 반도체 재료의 아일랜드(141)를 포함한다. 절연 층(143)은 아일랜드(141)를 제 2 전자 디바이스(33)의 나머지 부분으로부터 분리시키기 위해 제 1 표면(42)으로부터 제 2 표면(44)까지 연장된다.
도 8에 도시된 실시예에서, 아일랜드(141)는 제 2 전자 컴포넌트(33)의 주변부에 형성되고, 제 1 전자 디바이스(31) 및 제 2 전자 디바이스(33)의 측면들 간에 배열되는 폴리머 재료의 제 1 폴리머 층(47)의 부분에 의해 적어도 하나의 측면 상에서 경계를 이루게 된다.
아일랜드(141)는 전자 디바이스의 반도체 재료(142)의 도전성보다 높은 도전성을 갖는 반도체 재료를 포함할 수 있다. 아일랜드(141)는 전자 디바이스의 반도체 재료보다 더 고도로 도핑될 수 있다. 전자 디바이스(31, 33)가 기판 상의 에피택셜층을 포함하는 반도체 웨이퍼로부터 형성되는 실시예에서, 에피택셜층은 제 1 표면(37, 42)에서 트랜지스터 디바이스 구조물을 형성하도록 처리될 수 있다. 기판은 고도로 도핑될 수 있고 드레인 영역 및 재분배 구조물의 일부를 형성하기에 충분한 도전성을 가질 수 있다. 이들 실시예에서, 상부 에피택셜층은 아일랜드(141)의 상부에서 기판으로부터 제거될 수 있고 제 1 표면(42)으로부터 대향하는 제 2 표면(44)으로 수직 도전성 접속부를 형성하기 위해 더 높은 도전성을 갖는 재료로 대체될 수 있다. 대안으로, 에피택셜층의 도전성은, 예를 들어, 주입에 의해, 상부 에피택셜층을 통해 하부에 있는 기판으로 연장되는 컨택트에 의해, 또는 상부 에피택셜층을 통해 연장되는 컨택트의 조합에 의해 도핑 레벨을 증가시킴으로써 아일랜드(141)에서 로컬로 증가될 수 있고 로컬로 증가된 도핑 레벨이 사용될 수 있다.
도전성 아일랜드(141)는 아일랜드(141)와 소스 패드(41) 사이에 연장되는 도전성 층(144)에 의해 제 2 전자 컴포넌트(33)의 제 1 표면(42) 상에 배열된 소스 패드(41)에 전기적으로 결합될 수 있다. 도전성 아일랜드(141)는 드레인 패드(38)로부터 아일랜드(141)까지 연장되는 아일랜드(141)의 대향되는 측면 상의 도전성 층(51)에 의해 제 1 전자 컴포넌트(31)의 제 2 표면(39) 상에 배열된 드레인 패드(38)에 전기적으로 결합될 수 있다. 도전성 층(51)은, 그 주변부가 절연 재료(143) 상에 배열되고 제 2 전자 디바이스(33)의 후방 측면(44) 상에 배열되지 않도록 제 2 전자 디바이스(33)의 반도체 본체의 단락을 방지하도록 하는 측방 연장부를 갖는다.
다른 실시예에서, 아일랜드는 절연 재료(143)에 의해 모든 측면에서 둘러싸이도록 디바이스 영역의 반도체 재료 내에 형성될 수 있다.
제 2 폴리머 층(54)은 제 1 전자 디바이스(31)의 제 2 표면(39) 및 제 2 전자 디바이스(33)의 제 2 표면(44) 상에서 추가의 도전성 층(51)과 드레인 패드(38)의 사이 및 모듈의 주변부에 배열될 수 있다. 제 2 폴리머 층(54)은 또한 추가의 도전성 층(51)을 완전히 피복할 수 있다.
도 9는 도 2에 도시된 실시예에서와 같이 제 1 디바이스 영역(32)에 배열된 제 1 전자 디바이스(31) 및 제 2 디바이스 영역(34)에 형성된 제 2 전자 디바이스(33)를 포함하는 반도체 모듈(150)을 도시한다. 반도체 모듈(150)은 제 1 전자 디바이스(31)의 제 2 표면(39) 상의 드레인 패드(38)와 제 2 전자 디바이스(33)의 제 1 표면(42) 상에 배열된 소스 패드(41) 사이에서의, 도 8에 도시된 실시예에서와 같은 반도체 재료의 도전성 아일랜드(141) 형태의 재분배 구조물을 더 포함한다. 도전성 아일랜드(141)는 절연 재료(143)에 의해 제 2 전자 디바이스(33)의 추가의 반도체 재료(142)로부터 전기적으로 절연된다.
반도체 모듈(150)은 도 8의 반도체 모듈(140)과 달리, 반도체 모듈(150)의 디바이스 영역(32, 34)의 최외곽의 대면하는 측면들(48) 간에 형성된 분리 영역(151)과 측면들(48) 간에 연장되는 비-디바이스 영역(152)이 제 1 및 제 2 폴리머 층(47, 54)으로부터 분리된 절연 재료(153)을 포함한다는 것이다. 절연 재료(153)는 수직 재분배 구조물을 제공하는 도전성 아일랜드(141)를 제 2 반도체 디바이스(33)의 본체로부터 전기적으로 절연시키는 절연 재료(143)와 동일하거나 상이할 수 있다. 절연 재료(153)는, 예를 들어, SiO2와 같은 산화물 또는 질화물을 포함할 수 있다.
절연 재료(153)는 제 1 전자 디바이스(31) 및 제 2 전자 디바이스(33)의 두께에 대응하는 두께를 갖고, 제 1 전자 디바이스(31)의 제 1 표면(37)으로부터 제 2 표면까지 및 제 2 전자 디바이스(33)의 제 1 표면(42)으로부터 제 2 표면(44)까지 연장된다. 제 1 폴리머 층(47)은 분리 영역(151) 및 비-디바이스 영역(152)의 절연 재료(153) 상에 배열된다. 제 2 폴리머 층(54)은 분리 영역(151) 내의 절연 재료(153) 상에 배열된다.
도전성 층(51)은 드레인 패드(38)로부터 제 1 전자 디바이스(31)의 제 2 주 표면(37) 및 비-디바이스 영역(151)의 절연 재료(153) 위로 연장된다. 도전성 층(51)은, 그 주변부가 제 2 전자 디바이스(33)의 반도체 본체로부터 아일랜드(141)를 절연시키는 절연 재료(143) 상에 배열되고 제 2 전자 디바이스(33)의 후방 측면(44) 상에 배열되지 않거나 그 후방 측면(44)과 전기적으로 결합되지 않도록 제 2 전자 디바이스(33)의 반도체 본체의 단락을 방지하도록 하는 측방 연장부를 갖는다.
도 3b에 도시된 실시예에서와 같이, 추가의 도전성 층(51)은 도 9에 도시된 바와 같이 제 2 폴리머 층(54)으로 완전히 피복될 수 있거나, 또는 도 8에 도시된 실시예에서와 같이 추가의 도전성 층(51)과 인접할 수 있다.
요약하면, 본 명세서에 설명된 실시예는 보다 근접한 칩 거리, 멀티-칩 다이의 단일 선택, 및 게이트와 감지 패드의 전방면 접촉과 같은 멀티-칩 다이의 이점을 결합하며, 원하는 회로를 가진 모듈 및 전자 컴포넌트를 비용 효과적이고 효율적으로 제공하는 데 사용될 수 있다.
도 2, 도 3 및 도 7에 도시된 것과 같은 일부 실시예에서, 반도체 모듈(30, 30'; 132)의 반도체 디바이스(33) 중 적어도 하나는 도전성 비아(50; 134)를 포함하고, 상기 도전성 비아는 전방 표면으로부터 반도체 디바이스의 반도체 본체의 후방 표면까지 연장되는 비아 또는 관통 홀 내에 위치된 도전성 재료를 포함한다. 도전성 비아(50; 134)는 도 7a에 도시된 실시예에서와 같이 반도체 웨이퍼(110)의 전방 표면(111) 내로 비아를 삽입함으로써 제조될 수 있다. 다른 실시예에서, 도전성 비아(50; 134)는 비아를 반도체 웨이퍼(110)의 대향하는 후방 표면(112) 내로 삽입함으로써 형성될 수 있다.
도전성 비아를 형성하기 위한 실시예는 단일 반도체 디바이스를 포함하는 반도체 패키지에 대해 도 10 내지 도 15를 참조하여 설명될 것이다. 그러나, 이들 실시예는 둘 이상의 반도체 디바이스를 포함하는 반도체 모듈, 예를 들어, 도 1 내지 도 9를 참조하여 설명된 모듈에서 도전성 비아를 제조하는 데 사용될 수도 있으며, 이로써 상기 반도체 모듈의 반도체 디바이스 중 하나, 둘 또는 모두는 도전성 비아를 포함할 수 있다.
도 10a는 제 1 주 표면(161) 및 제 1 주 표면(161)에 대향하는 제 2 주 표면(162)을 포함하는 반도체 웨이퍼(160)의 단면도를 도시한다. 반도체 웨이퍼(160)는 실리콘을 포함할 수 있고, 실리콘 단결정 웨이퍼일 수 있거나, 반도체 디바이스가 형성되는 상부에 에피택셜 실리콘 층을 포함하는 실리콘 단결정 웨이퍼일 수 있고, 이에 의해 상기 에피택셜 실리콘 층은 제 1 주 표면(161)을 제공하고 상기 실리콘 단결정 웨이퍼는 제 2 주 표면(162)을 제공한다.
반도체 웨이퍼(160)는 복수의 컴포넌트 포지션(163)을 포함하며, 이들 중 두 개의 컴포넌트 포지션이 도 10에 도시된다. 상기 방법은 단일 컴포넌트 포지션(163)을 참조하여 설명될 것이다. 그러나, 실제로, 상기 방법은 웨이퍼(160) 내의 모든 컴포넌트 포지션 상에서 수행된다. 인접한 컴포넌트 포지션(163)은 분리 영역(164)에 의해 서로로부터 이격된다. 컴포넌트 포지션(163)은 통상적으로 행 및 열로 배열되어 규칙적인 그리드를 형성하여, 분리 영역(164)이 평면도 상에서 실질적으로 직교하는 스트라이프의 형태를 갖도록 한다. 각각의 컴포넌트 포지션(163)는 이 실시예에서 단일 반도체 디바이스(167)를 포함하는 단일 디바이스 영역(165)을 포함한다. 디바이스 영역(165)은 트랜지스터 디바이스, 특히 통상적으로 수직 트랜지스터 디바이스로 지칭되는 수직 드리프트 경로를 갖는 트랜지스터 디바이스와 같은 전력 디바이스(167)를 포함할 수 있다. 수직 트랜지스터 디바이스는, 예를 들어, MOSFET 디바이스 또는 IGBT일 수 있다.
수직 트랜지스터 디바이스는 제 1 표면 상에 배열된 제 1 전력 전극 및 제어 전극과 대향하는 제 2 표면 상에 위치된 제 2 전력 전극을 가질 수 있다. 상기 제 1 전력 전극은 MOSFET 디바이스의 소스 또는 IGBT 디바이스의 이미터일 수 있고, 상기 제 2 전력 전극은 MOSFET 디바이스의 드레인 또는 IGBT 디바이스의 콜렉터일 수 있으며, 상기 제어 전극은 MOSFET 디바이스 또는 IGBT 디바이스의 게이트일 수 있다.
적어도 하나의 제 1 트렌치(166)는 컴포넌트 포지션(163)의 디바이스 영역(165)에서 반도체 웨이퍼(160)의 제 1 표면(161)에 형성된다. 제 1 트렌치(166)는 평면도에서 보아 가늘고 긴 형상을 가질 수 있거나, 또는 평면도에서 보아 대략 원형 또는 정사각형 형상을 가질 수 있다. 일부 실시예에서, 복수의 제 1 트렌치는 각 컴포넌트 포지션(163)에 형성될 수 있다. 제 1 트렌치(166)는 베이스(171) 및 측벽(170)을 가지며, 반도체 웨이퍼(160)의 두께보다 작은 깊이를 가질 수 있다. 제 1 트렌치(166)의 깊이는 또한 반도체 다이의 의도된 최종 두께보다 약간 더, 예를 들어, 의도된 최종 두께보다 약 10 % 더 클 수 있다. 제 1 트렌치(166)는 에칭에 의해 형성될 수 있다.
일부 실시예에서, 제 1 트렌치(166)는 깊이 대 폭의 비율이 0.5 : 1.0 내지 1.5 : 1.0, 예를 들어, 약 1 : 1이다. 이 비율은, 예를 들어, 전착에 의해 도전성 재료를 제 1 트렌치(166) 내로 신뢰성있게 증착시키는 것을 돕기 위해 사용될 수 있다.
도 10b를 참조하면, 제 1 금속화 구조물(168)은 제 1 주 표면(161) 상에 형성되고 도전성 재료(169)는 제 1 트렌치(166) 내로 삽입된다. 도전성 재료(169)는 하나 이상의 서브 층을 포함할 수 있으며, 제 1 트렌치(166)를 충전할 수 있다. 도시되지 않은 실시예에서, 도전성 재료(169)는 제 1 트렌치의 측벽(170)과 베이스(171)를 라이닝하여 중앙에 갭을 남긴다. 도전성 재료(169)는 복수의 서브 층을 포함할 수 있다.
제 1 금속화 층(168)은 복수의 서브 층을 포함할 수 있다. 도 12는 제 1 금속화 구조물(168) 용으로 사용될 수 있고 서브 층을 도시하는 구조물의 확대도를 도시한다. 제 1 트렌치(166)에 위치하는 도전성 재료(169)는 제 1 금속화 층과 동일한 구조물을 포함할 수 있다.
도 12에 도시된 서브 층의 구조물은 또한 두 개 이상의 디바이스를 포함하는 반도체 모듈의 제 1 금속화 층을 형성하는 데 사용될 수 있으며, 상기 두 개 이상의 디바이스는 함께 전기적으로 접속되어 하프 브리지 구성과 같은 회로를 형성한다. 도 12에 도시된 서브 층의 구조물은 또한 도 1 내지 도 9에 도시된 바와 같이 반도체 모듈의 제 1 금속화 층을 형성하는 데 사용될 수 있다.
도 12에 도시된 제 1 트렌치(166)에 위치된 서브 층의 구조물은 또한 반도체 모듈의 도전성 비아 용으로 사용될 수 있으며, 이로써 상기 도전성 비아는 도 2, 도 3 및 도 7에 도시된 실시예에서와 같이 반도체 다이 내에 위치될 수 있거나, 도 4 및 도 5에 도시된 실시예에서와 같이 반도체 다이 간에 위치할 수 있다.
도 12에 도시된 실시예에서, 제 1 금속화 층(168)은 제 1 표면(161) 상에서 아래의 기재 순서로 배열된 티타늄(Ti), 티탄 질화물(TiN), 텅스텐(W), 알루미늄 구리 합금(AlCu) 및 구리(Cu)의 서브 층을 포함한다. 다른 실시예에서, 제 1 금속화 층(168)의 구조물은 실리콘이 티타늄과 함께 제 1 표면(161) 상으로 증착되는 티타늄 실리콘 합금(TiSi), 티타늄 질화물(TiN), 텅스텐(W), 알루미늄 구리 합금(AlCu) 및 구리(Cu)의 서브 층을 포함할 수 있다. 구리 층은 물리 기상 증착(PVD) 기술 및 전기 도금 또는 무전해 도금과 같은 갈바닉 기술의 조합에 의해 증착될 수 있다. 도 10b에서, 제 1 금속화 구조물(168)의 두 개의 구리 층(172, 173)이 표시되어 있다. PVD에 의해 증착되는 구리 층(172)은 약 5㎛의 두께를 가질 수 있고 갈바닉 기술에 의해 증착되는 구리 층(173)은 약 10㎛의 두께를 가질 수 있다.
일부 실시예에서, 제 1 트렌치(166) 내의 도전성 재료(169)는 제 1 트렌치(166)의 측벽(170) 및 베이스(171) 상에서 아래의 기재 순서로 배열된 티타늄(Ti), 티타늄 텅스텐(TiW) 및 구리(Cu) 또는 제 1 트렌치(166)의 측벽(170) 및 베이스(171) 상에서 아래의 기재 순서로 배열된 티타늄(Ti) 및 구리(Cu)의 서브 층을 포함할 수 있다. 도전성 재료(169)는 두 개 이상의 상이한 프로세스를 이용하여 제 1 트렌치(166) 내로 삽입될 수 있다. 예를 들어, 티타늄 및 티타늄 텅스텐 서브 층은 스퍼터링과 같은 물리 기상 증착(PVD)에 의해 증착될 수 있고 구리는 갈바닉 기술을 사용하여 증착될 수 있다. 구리 층은 물리 기상 증착(PVD) 기술 및 갈바닉 기술의 조합에 의해 증착될 수 있다. 제 1 트렌치(166)는 또한 도전성 재료(169)의 증착 전에 절연 층으로 라이닝될 수 있다.
제 1 금속화 층(168)은 패키지 풋프린트(175)를 형성하는 최종 반도체 패키지의 외부 컨택트(174)를 제공한다. 일부 실시예에서, 추가의 보호 층(176)은 제 1 금속화 층(168)의 구리의 최 외부 표면 상에 위치된다.
보호 층(176)은 금속화 층(168)이 최종 반도체 패키지의 외부 컨택트를 제공하기 때문에 하부의 제 1 금속화 층(168)을 산화 또는 부식으로부터 보호하기 위한 재료를 포함할 수 있다. 보호 층(176)은 제 1 금속화 층(168)의 구리 외부 층의 경우 금속 또는 합금, 예를 들어, Sn 또는 Ag를 포함할 수 있으며, 또한 최종 반도체 패키지의 외부 컨택트와 보다 높은 레벨의 회로 보드 간에 형성된 땜납 접속부에 존재할 수 있다. 보호 층(176)은 또한 연질 땜납에 의해 형성될 수 있다.
도 10c에 도시된 바와 같이, 제 2 트렌치(177)는 분리 영역(164) 내의 반도체 웨이퍼(160)의 제 1 표면(161) 내로 삽입된다. 제 2 트렌치(177)는 반도체 웨이퍼(160)의 반도체 재료 내에 위치되고 상기 반도체 재료에 의해 형성된 베이스를 갖는다. 제 2 트렌치(177)는 반도체 다이의 원하는 두께보다 약간 큰 깊이를 가질 수 있다. 제 2 트렌치(177)는 제 1 트렌치(166)와 대략 동일한 깊이를 가질 수 있다.
제 2 트렌치(177) 및 분리 영역들(164)에 인접한 컴포넌트 포지션(163)의 에지 영역들이 제 1 폴리머 층(178)으로 피복되도록 제 1 폴리머 층(178)이 도 10d에 도시된 바와 같이 제 1 주 표면(161)에 도포된다. 제 1 폴리머 층(178)은 에폭시 수지를 포함할 수 있다. 일부 실시예에서, 제 1 금속화 층(168)의 에지 영역은 또한 보호 층(176)의 중앙 영역이 제 1 폴리머 층(178)으로부터 노출된 채로 유지되도록 제 1 폴리머 층(178)으로 피복된다. 이들 실시예에서, 제 1 폴리머 층(178)은 외부 컨택트(174) 및 패키지 풋프린트(175)를 한정하는 데 사용된다.
이 방법은 화살표(179)에 의해 도 10d에 개략적으로 도시된 바와 같이 반도체 웨이퍼(160)의 제 2 표면(162)의 부분을 제거함으로써 계속되어, 분리 영역(164) 내의 제 1 폴리머 층(178)의 부분 및 제 1 트렌치(166) 내의 도전성 재료(169)의 부분을 노출하고 가공된 제 2 표면(162')을 생성한다. 반도체 웨이퍼(160)의 제 1 면(161)은 글래스와 같은 캐리어 상에 장착될 수 있고, 제 2 표면(162)은 그라인딩 및/또는 화학적 기계 연마에 의해 제거되어 반도체 웨이퍼(160)의 두께를 원하는 두께로 감소시킬 수 있다. 원하는 최종 두께는 5 ㎛ 내지 60 ㎛의 범위, 예를 들어, 15 내지 30 ㎛일 수 있다.
도 10e에 도시된 바와 같이 제 2 금속화 층(180)이 가공된 제 2 표면(162')에 도포된다. 제 2 금속화 층(180)은 제 1 트렌치(166) 내의 도전성 재료(169)와 직접 접촉하기 때문에, 제 2 금속화 층(180)은 제 1 트렌치(166) 내의 도전성 재료(169) 및 제 1 주 표면(161) 상의 외부 컨택트 패드(174)에 동작가능하게 결합된다. 제 2 금속화 층(180)은 또한 티타늄 및 구리와 같은 복수의 서브 층을 포함할 수 있다. 구리는 두 개의 상이한 기술을 사용하여 증착될 수 있는데, 예를 들어, 물리 증착 기술은 시드 층으로서 작용할 수 있는 제 1 구리 층을 증착하는 데 사용될 수 있고, 갈바닉 기술에 의해 추가의 구리 층이 제 1 구리 층 상에 증착된다. 보호 층은 또한 구리 층 상에 위치될 수 있다. 보호 층은, 예를 들어, 은 또는 주석일 수 있다. 일부 실시예에서, 제 2 금속화 층(180)에 도포된 보호 층은 제 2 금속화 층(180)이 최종 반도체 패키지에서 외부 컨택트를 제공하지 않으므로 전기적으로 절연될 수 있다.
디바이스(167)가 수직 트랜지스터 디바이스인 실시예에서, 제 2 금속화 층(180)은 트랜지스터 디바이스의 드레인 영역에 결합되고, 제 1 트렌치(166) 내의 도전성 재료(169)는 드레인 영역으로부터 컨택트 패드(174)로의 수직 도전성 경로 또는 비아(182)를 제공하며, 상기 컨택트 패드(174)는 반도체 패키지의 드레인 외부 컨택트(186)를 제공한다.
반도체 패키지(183)는 분리 영역(164) 상에 위치한 제 1 폴리머 층(178)을 통한 및 특히, 제 2 트렌치(177) 내에 위치된 제 1 폴리머 층(178)을 통한 절단에 의해 웨이퍼(160)로부터 분리된다. 최종 제 2 반도체 패키지(183)의 측면(184)은, 제 2 트렌치(177) 내에 삽입된 절단부(cut)의 폭이 제 2 트렌치(177)의 폭보다 작은 실시예에서 제 1 폴리머 층(178)의 제 1 나머지 부분에 의해 코팅될 수 있다. 이렇게 생성된 반도체 패키지(183)는 도 10f에 도시된다.
도 10e 및 도 10f에서, 반도체 패키지(160)의 단면도가 도시되며, 이 단면도에는 반도체 패키지(183)의 드레인 외부 컨택트(186), 게이트 외부 컨택트(187) 및 소스 외부 컨택트(188)가 보여질 수 있다. 컴포넌트 포지션(163) 및 트랜지스터 디바이스(167)의 제 1 표면(161) 상에 배열된 소스 전극(193) 및 게이트 전극(194)과, 컴포넌트 포지션(163) 및 트랜지스터 디바이스(167)의 제 2 표면 상에 배열된 드레인 전극(195)이 또한 도 10e 및 도 10f의 단면도에 도시된다.
일부 실시예에서, 도 7i를 참조하여 반도체 모듈의 제조와 관련하여 설명된 바와 같이 제 2 금속화 층(180)의 형성 이후 및 웨이퍼(160)로부터의 패키지(183)의 개별화 이전에 에폭시 수지와 같은 폴리머를 포함할 수 있는 제 2 절연 층이 가공된 제 2 표면(162')에 도포된다.
일부 실시예에서, 땜납(185)은 외부 컨택트(174)의 외부 표면에 도포된다. 땜납(185)은 반도체 패키지(183)를 반도체 웨이퍼(160)로부터 분리하기 전에 도포될 수 있다. 일부 실시예에서, 제 1 금속화 층(168)의 보호 층(176)은 생략될 수 있고 땜납(185)은 보호 층으로서 작용할 수 있다.
반도체 패키지(183)는 제 1 폴리머 층(178)을 통한 레이저 절단에 의해 웨이퍼(160)로부터 개별화되거나 분리될 수 있으며, 그 후 픽 앤드 플레이스 머신(pick and place machine)에 의해 다이싱 테이프로부터 제거되어 고객에게 전달하기 위해 캐리어 실재(carrier real)로 배치될 수 있다. 패키지(183)의 전기적 테스트는 개별화 이전에 수행될 수 있다.
일부 실시예에서, 따라서, 제 1 트랜지스터 디바이스(167)를 포함하는 반도체 패키지(183)가 형성된다. 제 1 반도체 디바이스(163)는 제 1 표면(161) 및 상기 제 1 표면(161)에 대향하는 제 2 표면(162')과, 제 1 전력 전극, 예를 들어, 소스 전극과, 제어 전극, 예를 들어, 제 1 표면(161) 상에 배열된 게이트 전극과, 제 2 전력 전극, 예를 들어, 제 2 표면(162') 상에 배열된 드레인 전극을 포함한다. 반도체 패키지(183)는 제 1 표면 상에 배열된 제 1 금속화 구조물(168)을 포함하고, 상기 제 1 금속화 구조물(168)은 복수의 외부 컨택트 패드(186, 187, 188)를 포함하고, 상기 외부 컨택트 패드(186, 187, 188)는 땜납, Ag 또는 Sn의 보호 층(176)을 포함한다. 반도체 패키지(183)는 제 2 표면(162') 상에 배열된 제 2 금속화 구조물(180)과, 제 1 표면(161)으로부터 제 2 표면(162')까지 연장되며 제 2 전력 전극을 제 1 금속화 구조물(168)의 외부 컨택트 패드(186)에 전기적으로 접속하는 도전성 접속부(169)를 더 포함한다. 제 1 에폭시 층(178)은 트랜지스터 디바이스(163)의 측면(184) 및 제 1 표면(161) 상에 배열되고, 제 1 에폭시 층(178)은 외부 컨택트 패드(186, 187, 188)의 측방 크기 및 패키지 풋프린트(175)를 한정하는 개구를 포함한다.
일부 실시예에서, 반도체 패키지는 제 2 표면(162') 상의 제 2 에폭시 층을 더 포함하며, 제 2 에폭시 층은 제 2 표면(162')의 에지 영역을 피복하고, 제 2 금속화 층(180)의 영역을 노출된 상태로 남겨 두거나, 제 2 에폭시 층은 제 2 금속화 층(180)을 완전히 피복한다.
도 10을 참조하여 예시된 방법에서, 도전성 비아(182)를 제조하는 데 사용되는 제 1 트렌치(166)와 반도체 패키지(183)를 웨이퍼(160)로부터 분리시키는 데 사용되는 제 2 트렌치(177)는 모두 제 1 면(161)으로부터 웨이퍼(160) 내로 도입된다. 다른 실시예에서, 제 2 트렌치(177)는 반도체 웨이퍼(160)의 제 1 주 표면(161)에 삽입되고, 제 1 트렌치(166)는 반도체 웨이퍼(160)의 제 2 면(162)으로부터 반도체 웨이퍼(160) 내로 도입된다. 제 1 트렌치(166)는 제 1 면의 처리가 완료된 후 및 반도체 웨이퍼(160)가 박형화된 후에 반도체 웨이퍼(160) 내로 도입되고, 가공된 제 2 표면(162')이 형성되고, 제 2 트렌치(177) 내에 위치된 폴리머 층(178)이 가공된 제 2 표면(162')에서 노출된다. 이 실시예는 도 11을 참조하여 설명될 것이다.
도 11a는 제 1 주 표면(161) 및 제 1 주 표면(161)에 대향하는 제 2 주 표면(162)을 포함하는 반도체 웨이퍼(160)를 도시한다. 웨이퍼(160)는 분리 영역(164)에 의해 분리된 컴포넌트 포지션(163)을 포함하며, 반도체 디바이스(167)는 컴포넌트 포지션(163)의 디바이스 영역(165)에 위치된다.
제 1 금속화 구조물(168)은 컴포넌트 포지션(163)에서 반도체 웨이퍼(160)의 제 1 표면(163) 상에 형성되고 패키지 풋프린트(175)를 형성하는 복수의 외부 컨택트(174)를 생성하도록 구조화된다. 제 1 금속화 구조물(168)은 도 12에 도시된 구조물을 가질 수 있다. 그 다음, 제 2 트렌치(177)는 분리 영역(164) 내의 반도체 웨이퍼(160)의 제 1 표면(161)에 형성되고, 에폭시를 포함하는 제 1 절연 층(178)은 제 2 표면(161)에 도포되어 제 2 트렌치(177)을 충전하게 된다. 제 1 폴리머 층(178)은 컴포넌트 포지션(163)의 주변 에지 영역 위로 추가로 연장될 수 있고, 일부 실시예에서는, 또한 제 1 금속화 층(168)의 주변 영역 및 따라서 제 1 금속화 층(168)에 의해 제공되는 패키지 풋프린트(175)의 외부 컨택트(174)의 주변 영역 위로 연장될 수 있다.
이어서, 도 11b에 도시된 바와 같이, 반도체 웨이퍼의 제 2 표면(162)의 일부분이 제거되어, 분리 영역(164)의 제 2 트렌치(177) 내에 위치된 제 1 폴리머 층(178)의 부분이 노출된다. 제 1 폴리머 층(178)을 포함하는 제 1 표면은 글래스 캐리어와 같은 캐리어 상에 장착될 수 있고, 제 2 표면(162)은 그라인딩 및/또는 화학적 기계 연마에 의해 제거되어, 반도체 웨이퍼(160)의 두께를 5 내지 60 ㎛의 영역에 놓일 수 있는 원하는 최종 두께로 감소시켜, 가공된 제 2 표면(162')을 생성한다.
도 11c에 도시된 바와 같이, 제 1 트렌치(166)는 컴포넌트 포지션(163)의 디바이스 영역(165) 내의 가공된 제 2 표면(162') 내로 삽입된다. 이 제 1 트렌치(166)는 가공된 제 2 표면(162')과 반도체 웨이퍼(160)의 제 1 표면(161) 사이에 수직 도전성 접속부를 형성하는 데 사용된다. 제 1 트렌치(166)는 제 1 금속화 층(168)에 의해 형성된 베이스(170)를 갖도록 하는 깊이를 갖는다. 제 1 트렌치(166)는 박형화된 반도체 웨이퍼(160)의 전체 두께에 걸쳐 연장된다.
도전성 재료(169)는 도 11d에 도시된 바와 같이 가공된 제 2 표면(162')으로부터 제 1 트렌치(166) 내로 삽입된다. 도전성 재료(169)는 두 개 이상의 서브 층을 포함할 수 있다. 도전성 재료(169)가 측벽(171) 상에서 아래의 기재 순서로 티타늄, 티타늄 텅스텐 및 구리의 서브 층 또는 측벽(171) 상에서 아래의 기재 순서로 티타늄 및 구리의 서브 층을 포함하는 실시예가 도 12에 도시되어 있다. 구리는 두 개 이상의 상이한 방법을 이용하여 증착될 수 있는데, 예를 들어, 스퍼터링과 같은 물리 기상 증착을 사용하여 제 1 구리 층을 증착하고 갈바닉 증착을 사용하여 추가의 구리 층을 증착하여 제 2 트렌치(166)를 충전하는 두께를 증가시킬 수 있다.
제 1 트렌치(166)는 가공된 제 2 표면(162')을 에칭함으로써 가공된 제 2 표면(162')에 삽입될 수 있다. 제 1 금속화 층의 서브 층은 에칭 스톱으로서 사용될 수 있다. 일부 실시예에서, 예를 들어, 도 12에 도시된 구조물을 갖는 제 1 금속화 층(168)에 대해, 텅스텐 서브 층이 에칭 스톱으로서 사용될 수 있다. 도전성 재료(169)의 티타늄 서브 층은 제 1 금속화 층(168)의 텅스텐 층과 직접 접촉할 수 있다.
이어서, 도 11d에 도시된 바와 같이, 제 2 금속화 층(180)은 제 1 트렌치(166) 내에 위치된 도전성 재료(169)와 접촉하고, 반도체 웨이퍼(160)의 제 1 표면(161) 상의 외부 컨택트(174)와 동작가능하게 접속되도록 가공된 제 2 표면(162')에 도포된다. 반도체 패키지(183)는 그 후 화살표(189)에 의해 도 11d에 개략적으로 도시된 바와 같이, 분리 영역(164)을 통한 그리고 특히 제 2 트렌치(177) 내에 위치된 제 1 폴리머 층(178)을 통한 절단에 의해 웨이퍼(160)로부터 개별화되어, 도 10f에 도시된 바와 같이 반도체 패키지(183)를 생성한다.
상술한 바와 같이, 반도체 웨이퍼(160)의 제 1 주 표면(161) 상의 제 1 금속화 구조물(168)은 반도체 패키지(183)를 위한 외부 컨택트(174)를 제공한다. 반도체 패키지(183)는 반도체 패키지(183)의 제 1 표면(161) 상에 배열된 외부 컨택트(174)을 통해 보다 높은 레벨의 회로 보드 상에 장착된다. 도 10f에 도시된 바와 같이 외부 컨택트(174)에 도포될 수 있는 땜납 접속부가 사용될 수 있다.
외부 컨택트(174)의 각각은 패키지 풋프린트(175)로 지칭되는 반도체 패키지(183)의 하부 표면의 외부 윤곽 내의 측방 크기 및 배열체를 갖는다. 외부 컨택트(174)는 다양한 배열체를 가질 수 있고 다양한 패키지 풋프린트를 제공할 수 있다.
도 13은 패키지(183)의 제 1 금속화 층(168)에 의해 제공될 수 있는 패키지 풋프린트의 두 가지 예를 도시한다. 패키지(183)는 수직 MOSFET 디바이스 또는 수직 IGBT 디바이스와 같은 전력 트랜지스터 디바이스(167)를 포함하고, 드레인 외부 컨택트(186), 게이트 외부 컨택트(187) 및 소스 외부 컨택트(188)를 구비한 풋프린트(175)를 포함한다.
도 13a에 도시된 실시예에서, 드레인 외부 컨택트(186)는 U 자 형상을 가지며, 패키지 풋프린트(183)의 세 개의 측면을 따라 연장된다. 소스 컨택트(188) 및 게이트 컨택트(187)는 U의 아암들 간에 위치되며, 게이트 컨택트(187)는 U 자 형상의 드레인 컨택트(186)의 베이스에 대향하게 위치된다. 외부 컨택트(186, 187, 188)는 에폭시를 포함하는 제 1 폴리머 층(178)의 영역에 의해 서로로부터 이격되어 있다.
도 13b는 다른 실시예에 따른 반도체 패키지(183)에 대한 패키지 풋프린트(190)의 사시도를 도시한다. 패키지(183)는 수직 MOSFET 디바이스 또는 수직 IGBT 디바이스와 같은 전력 트랜지스터 디바이스(167)를 포함하고, 드레인 외부 컨택트(186), 게이트 외부 컨택트(187) 및 소스 외부 컨택트(188)를 구비한 풋프린트(200)를 포함한다. 패키지 풋프린트(190)에서, 소스 외부 컨택트(188)는 패키지 풋프린트(175)에서와 같이 일반적인 직사각형 형상을 갖는다. 드레인 외부 컨택트(186)는 두 개의 행으로 배열된 복수의 드레인 컨택트 패드(191)를 포함한다. 행은 반도체 패키지(183)의 제 1 표면(161)의 두 개의 대향 측면 상에 배열되고, 상기 소스 패드(188)는 상기 두 개의 행 간에 배열된다. 게이트 외부 컨택트(187)는 소스 패드(188)에 인접하여 위치되며 네 개의 드레인 컨택트 패드(191)의 두 개의 행 간에 위치되는 두 개의 게이트 컨택트 패드(192)를 포함한다. 드레인 컨택트 패드(191) 및 게이트 컨택트 패드(192)는 각각 원형을 가질 수 있다. 그러나, 길다란 사각형과 같은 다른 형태가 사용될 수 있다.
도 14는 반도체 패키지를 제조하는 방법의 흐름도(200)를 도시한다. 블록(201)에서, 적어도 하나의 제 1 트렌치가 디바이스 영역에서 반도체 웨이퍼의 제 1 표면에 형성되고, 반도체 웨이퍼는 반도체 웨이퍼의 컴포넌트 포지션 간에 배열되는 분리 영역을 포함하고, 상기 컴포넌트 포지션은 전자 디바이스를 포함한 디바이스 영역을 포함한다. 블록(202)에서, 제 1 금속화 구조물이 컴포넌트 포지션에서 제 1 표면 상에 형성되고, 상기 제 1 금속화 구조물은 패키지 풋프린트를 형성하는 복수의 외부 컨택트 패드를 포함하며, 도전성 재료가 제 1 트렌치 내에 삽입된다. 블록(203)에서, 적어도 하나의 제 2 트렌치가 분리 영역 내에서 반도체 웨이퍼의 제 1 표면에 형성된다. 블록(204)에서, 제 1 에폭시 층은 반도체 웨이퍼의 제 1 표면에 도포되어, 제 2 트렌치 및 컴포넌트 포지션의 에지 영역이 제 1 에폭시 층으로 피복된다. 블록(205)에서, 반도체 웨이퍼의 제 2 표면의 일부, 즉 제 1 표면에 대향하는 제 2 표면의 일부가 제거되어, 분리 영역 내의 제 1 에폭시 층의 일부와 제 1 트렌치 내의 도전성 재료의 일부를 노출하고 가공된 제 2 표면을 생성한다. 블록(206)에서, 제 2 금속화 층이 가공된 제 2 표면에 도포되어 제 2 금속화 층을 도전성 재료 및 제 1 주 표면 상의 외부 컨택트 패드에 동작가능하게 결합한다. 블록(207)에서, 제 1 에폭시 층은 분리 영역에서 절단되어 복수의 개별 반도체 패키지를 형성한다.
이 실시예에서, 제 1 트렌치로부터의 비아는 웨이퍼의 제 1 표면에 삽입되고 도전성 재료는 제 1 표면으로부터 비아 내로 삽입된다. 제 1 트렌치는 블라인드 비아일 수 있고, 블라인드 비아 내의 도전성 재료는 제 2 표면의 일부분을 제거함으로써 후방 표면에서 노출된다.
도 15는 반도체 패키지를 제조하는 방법의 흐름도(210)를 도시한다. 블록(211)에서, 반도체 웨이퍼의 제 1 표면 상에 제 1 금속화 구조물이 형성되며, 반도체 웨이퍼는 컴포넌트 포지션 간에 배열된 분리 영역을 포함하며, 컴포넌트 포지션은 전자 디바이스를 포함한 디바이스 영역을 포함하며, 제 1 금속화 구조물은 컴포넌트 포지션 상에 배열되며, 패키지 풋프린트를 형성하는 복수의 외부 컨택트를 포함한다. 블록(212)에서, 적어도 하나의 제 2 트렌치가 분리 영역 내에서 반도체 패키지의 제 1 표면에 형성된다. 블록(213)에서, 제 1 에폭시 층은 반도체 웨이퍼의 제 1 표면에 도포되어, 제 2 트렌치, 및 컴포넌트 포지션의 에지 영역이 제 1 에폭시 층으로 피복된다. 블록(214)에서, 반도체 웨이퍼의 제 2 표면의 일부, 즉 제 1 표면에 대향하는 제 2 표면의 일부가 제거되어, 분리 영역 내의 제 1 에폭시 층의 일부를 노출한다. 블록(215)에서, 적어도 하나의 제 1 트렌치가 컴포넌트 포지션의 디바이스 영역 내의 반도체 웨이퍼의 가공된 제 2 표면에 형성된다. 블록(216)에서, 도전성 재료가 제 1 트렌치 내로 삽입된다. 블록(217)에서, 제 2 금속화 층이 가공된 제 2 표면에 도포되어 제 2 금속화 층을 도전성 재료 및 제 1 주 표면 상의 외부 컨택트 패드에 동작가능하게 결합한다. 블록(218)에서, 제 1 에폭시 층은 분리 영역에서 절단되어 복수의 개별 반도체 패키지를 형성한다.
이 실시예에서, 제 1 트렌치로부터의 비아는 웨이퍼의 가공된 제 2 표면에 삽입되고 도전성 재료는 가공된 제 2 표면으로부터 비아 내로 삽입된다. 비아는 반도체 웨이퍼의 전체 두께를 통해 연장되고 제 1 트렌치의 베이스가 제 1 금속화 구조물의 일부분에 의해 형성되도록 가공된 제 2 표면에 삽입되며, 제 1 트렌치 내의 도전성 재료는 제 1 트렌치의 베이스에서 노출된 제 1 금속화 층의 부분 상에 직접 증착된다. 제 2 금속화 층은 가공된 제 2 표면에 배열된 제 1 트렌치 내의 도전성 재료에 도포된다.
반도체 패키지는 반도체 디바이스를 제공하는 반도체 재료 위에 형성된 외부 컨택트를 포함한다. 예를 들어, 수직 트랜지스터 디바이스의 경우, 패키지 풋프린트를 형성하는 드레인, 소스 및 게이트 외부 컨택트는 반도체 디바이스의 제 1 주 표면 상에 배열되고, 상기 반도체 디바이스의 대향하는 제 2 주 표면 상의 드레인 영역은 상기 반도체 디바이스 내에 위치된 도전성 비아(또는 관통 실리콘 비아)의 사용에 의해 대향하는 제 1 주 표면 상에 배치된다. 외부 컨택트들 간에 배열된 제 1 주 표면의 측면들 및 부분들은 전형적으로 에폭시 수지와 같은 폴리머 층인 절연 층으로 피복된다. 이러한 구조물은 별도의 패키징 단계, 예를 들어, 몰딩 단계 또는 금속 캔에 반도체 디바이스의 장착이 사용되지 않도록 웨이퍼 레벨에서 형성된다.
예들
예 1: 방법으로서,
디바이스 영역에서 반도체 웨이퍼의 제 1 표면에 적어도 하나의 제 1 트렌치를 형성하는 단계 - 상기 반도체 웨이퍼는 상기 반도체 웨이퍼의 컴포넌트 포지션 간에 배열되는 분리 영역을 포함하고, 상기 컴포넌트 포지션은 전자 디바이스를 포함한 상기 디바이스 영역을 포함함 - 와;
상기 컴포넌트 포지션에서 상기 제 1 표면 상에 배열되는 제 1 금속화 구조물 - 상기 제 1 금속화 구조물은 패키지 풋프린트를 형성하는 복수의 외부 컨택트 패드를 포함함 - 을 형성하며, 도전성 재료를 상기 제 1 트렌치 내에 삽입하는 단계와;
상기 분리 영역 내에서 상기 반도체 웨이퍼의 상기 제 1 표면에 적어도 하나의 제 2 트렌치를 형성하는 단계와;
상기 제 2 트렌치 및 상기 컴포넌트 포지션의 에지 영역이 제 1 에폭시 층으로 피복되도록 상기 제 1 에폭시 층을 상기 반도체 웨이퍼의 상기 제 1 표면에 도포하는 단계와;
상기 반도체 웨이퍼의 제 2 표면 - 상기 제 2 표면은 상기 제 1 표면에 대향함 - 의 일부를 제거하여, 상기 분리 영역 내의 상기 제 1 에폭시 층의 일부와 상기 제 1 트렌치 내의 상기 도전성 재료의 일부를 노출하고 가공된 제 2 표면을 생성하는 단계와;
제 2 금속화 층을 상기 가공된 제 2 표면에 도포하여 상기 제 2 금속화 층을 상기 도전성 재료 및 제 1 주 표면 상의 외부 컨택트 패드에 동작가능하게 결합하는 단계와;
상기 제 1 에폭시 층을 상기 분리 영역에서 절단하여 복수의 개별 반도체 패키지를 형성하는 단계를 포함한다.
예 2: 방법으로서,
반도체 웨이퍼의 제 1 표면 상에 제 1 금속화 구조물을 형성하는 단계- 상기 반도체 웨이퍼는 컴포넌트 포지션 간에 배열된 분리 영역을 포함하며, 상기 컴포넌트 포지션은 전자 디바이스를 포함한 디바이스 영역을 포함하며, 상기 제 1 금속화 구조물은 상기 컴포넌트 포지션 상에 배열되며, 패키지 풋프린트를 형성하는 복수의 외부 컨택트를 포함함 - 와;
상기 분리 영역 내에서 상기 반도체 웨이퍼의 상기 제 1 표면에 적어도 하나의 제 2 트렌치를 형성하는 단계와;
상기 제 2 트렌치 및 상기 컴포넌트 포지션의 에지 영역이 제 1 에폭시 층으로 피복되도록 상기 제 1 에폭시 층을 상기 반도체 웨이퍼의 상기 제 1 표면에 도포하는 단계와;
상기 반도체 웨이퍼의 제 2 표면 - 상기 제 2 표면은 상기 제 1 표면과 대향함 - 의 일부를 제거하고, 상기 분리 영역 내의 상기 제 1 에폭시 층의 일부를 노출하는 단계와;
상기 컴포넌트 포지션의 상기 디바이스 영역 내의 반도체 웨이퍼의 가공된 제 2 표면에 적어도 하나의 제 1 트렌치를 형성하는 단계와;
상기 제 1 트렌치에 도전성 재료를 삽입하는 단계와;
제 2 금속화 층을 상기 가공된 제 2 표면에 도포하여 상기 제 2 금속화 층을 상기 도전성 재료 및 제 1 주 표면 상의 외부 컨택트 패드에 동작가능하게 결합하는 단계와;
상기 제 1 에폭시 층을 상기 분리 영역에서 절단하여 복수의 개별 반도체 패키지를 형성하는 단계를 포함한다.
예 3: 예 1 또는 예 2의 방법에 있어서, 상기 제 1 에폭시를 통한 절단은 상기 복수의 개별 반도체 패키지의 측면의 적어도 일부가 상기 제 1 에폭시 층의 일부를 포함하도록 상기 제 2 트렌치의 폭보다 작은 폭을 갖는 절단부를 형성하는 단계를 포함한다.
예 4: 예 1 내지 예 3 중 어느 하나의 방법에 있어서, 상기 제 1 에폭시 층은 상기 제 1 금속화 구조물의 에지 영역을 추가로 피복한다.
예 5: 예 4의 방법에 있어서, 상기 제 1 에폭시 층의 개구는 상기 외부 컨택트 패드의 측방 크기 및 패키지 풋프린트를 한정한다.
예 6: 예 1 내지 예 5 중 어느 하나의 방법에 있어서, 상기 외부 컨택트 패드에 보호 층을 도포하는 단계를 더 포함하고, 상기 보호 층은 땜납 또는 은(Ag) 또는 주석(Sn)을 포함한다.
예 7: 예 1 내지 예 6 중 어느 하나의 방법에 있어서, 상기 제 1 트렌치는 폭 대 깊이의 비가 1 : 1이고 도전성 재료는 전착에 의해 삽입된다.
예 8: 예 1 내지 예 7 중 어느 하나의 방법에 있어서, 상기 제 1 금속화 층은 Ti 함유층, W 층, Al 함유층 및 Cu 층을 이 순서로 도포함으로써 형성된다.
예 9: 예 8의 방법에 있어서, 상기 Ti 함유층과 상기 W 층 사이에 TiN 층을 도포하는 단계를 더 포함한다.
예 10: 예 1 내지 예 9 중 어느 하나의 방법에 있어서, 상기 제 2 금속화 층은 상기 Ti 함유층 및 상기 Cu 층을 도포함으로써 형성된다.
예 11: 예 10의 방법에 있어서, 상기 Ti 함유층과 상기 Cu 층 사이에 TiW 층을 도포하는 단계를 더 포함한다.
예 12: 예 2 내지 예 11 중 어느 하나의 방법에 있어서, 상기 제 1 트렌치는 에칭에 의해 상기 반도체 웨이퍼의 상기 가공된 제 2 표면에 삽입되고, 상기 반도체 웨이퍼의 제 1 표면 상에 배열된 제 1 금속화 구조물의 W 층은 에칭 스톱으로서 작용한다.
예 13: 예 1 내지 예 12 중 어느 하나의 방법에 있어서, 제 2 에폭시 층이 상기 컴포넌트 포지션의 에지 영역 및 선택적으로 상기 제 2 금속화 층의 에지 영역을 피복하도록 하거나 또는 상기 제 2 에폭시 층이 상기 제 2 금속화 층을 완전히 피복하도록 상기 제 2 에폭시 층을 상기 가공된 제 2 표면에 도포하는 단계를 더 포함한다.
예 14: 예 1 내지 예 12 중 어느 하나의 방법에 있어서, 상기 반도체 웨이퍼의 컴포넌트 포지션은 추가의 전자 디바이스를 더 포함하고, 상기 추가의 디바이스 영역은 비-디바이스 영역에 의해 상기 디바이스 영역으로부터 측방으로 분리되어 있다.
예 15: 예 14의 방법에 있어서, 상기 제 1 트렌치는 상기 비-디바이스 영역에 위치된다.
예 16: 예 14 또는 예 15의 방법에 있어서, 상기 제 2 금속화 층은 상기 추가의 전자 디바이스에 추가로 도포되고, 상기 추가의 전자 디바이스를 상기 제 1 주 표면 및 상기 전자 디바이스 상에서 상기 도전성 재료 및 상기 외부 컨택트 패드에 동작가능하게 결합한다.
예 17: 반도체 패키지로서,
제 1 트랜지스터 디바이스를 포함하되, 상기 제 1 트랜지스터 디바이스는,
제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면과, 상기 제 1 표면 상에 배열된 제 1 전력 전극 및 제어 전극과, 상기 제 2 표면 상에 배열된 제 2 전력 전극과;
상기 제 1 표면 상에 배열된 제 1 금속화 구조물 - 상기 제 1 금속화 구조물은 복수의 외부 컨택트 패드를 포함하며, 상기 외부 컨택트 패드는 땜납, 은(Ag) 또는 주석(Sn)의 보호 층을 포함함 - 과;
상기 제 2 표면 상에 배열된 제 2 금속화 구조물과;
상기 제 1 표면으로부터 상기 제 2 표면까지 연장되고 상기 제 2 전력 전극을 상기 제 1 금속화 구조물의 외부 컨택트 패드에 전기적으로 접속하는 도전성 접속부와;
상기 트랜지스터 디바이스의 상기 제 1 표면 및 측면 상에 배열된 제 1 에폭시 층 - 상기 제 1 에폭시 층은 상기 외부 컨택트 패드의 측방 크기 및 패키지 풋프린트를 한정하는 개구를 포함함 - 을 포함한다.
예 18: 예 17의 반도체 패키지에 있어서, 상기 제 2 표면 상의 제 2 에폭시 층을 더 포함하며, 상기 제 2 에폭시 층은 상기 제 2 표면의 에지 영역을 피복하고, 상기 제 2 금속화 층의 영역을 노출된 상태로 남겨 두거나, 또는 상기 제 2 에폭시 층은 상기 제 2 금속화 층을 완전히 피복한다.
예 19: 예 17 또는 예 18의 반도체 패키지에 있어서, 제 2 디바이스를 더 포함하고, 상기 제 1 도전성 접속부는 상기 제 1 트랜지스터 디바이스를 상기 제 2 디바이스와 전기적으로 결합하여 회로를 형성하는 도전성 재분배 구조물의 일부를 형성하며, 상기 도전성 재분배 구조물은 상기 도전 접속부 상 및 상기 제 1 트랜지스터 디바이스의 제 2 표면 및 상기 제 2 디바이스 중 적어도 하나 상에 배열되는 도전성 층을 더 포함한다.
예 20: 예 19의 반도체 패키지에서,
상기 제 2 전자 디바이스는 트랜지스터 디바이스이고 상기 회로는 하프 브리지 회로이거나, 또는
상기 제 2 전자 디바이스는 드라이버 디바이스이거나, 또는
상기 제 2 전자 디바이스는 인덕터 또는 캐패시터 또는 저항이다.
예 21: 방법으로서,
반도체 웨이퍼의 제 1 표면의 분리 영역에 적어도 하나의 트렌치를 형성하는 단계와;
상기 반도체 웨이퍼의 상기 제 1 표면의 비-디바이스 영역에 하나 이상의 트렌치를 형성하는 단계 - 상기 분리 영역은 상기 반도체 웨이퍼의 컴포넌트 포지션 간에 배열되며, 상기 컴포넌트 포지션은 회로를 형성하기 위한 적어도 두 개의 전자 디바이스와, 제 1 전자 디바이스를 포함하는 제 1 디바이스 영역과 제 2 전자 디바이스를 포함하는 제 2 디바이스 영역 간에 배열되는 비-디바이스 영역과, 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역 내의 상기 제 1 표면 상에 배열되는 제 1 금속화 구조물을 포함함 - 와;
제 1 에폭시 층을 반도체 웨이퍼의 제 1 표면에 도포하여, 상기 트렌치, 상기 컴포넌트 포지션의 에지 영역, 상기 제 1 디바이스 영역의 에지 영역 및 상기 제 2 디바이스 영역의 에지 영역이 상기 제 1 에폭시 층으로 피복되도록 하는 단계와;
상기 반도체 웨이퍼의 제 2 표면 - 상기 제 2 표면은 상기 제 1 표면에 대향함 - 의 일부를 제거하여, 상기 분리 영역 내 및 비-디바이스 영역 내의 상기 제 1 에폭시 층의 일부를 노출하고 가공된 제 2 표면을 생성하는 단계와;
제 2 금속화 층을 상기 가공된 제 2 표면에 도포하고 상기 제 1 전자 디바이스를 상기 제 2 전자 디바이스에 동작가능하게 결합하여 상기 회로를 형성하는 단계와;
상기 분리 영역에 제 1 에폭시 층을 통하는 분리 라인을 삽입하여 상기 회로를 포함하는 복수의 개별 반도체 모듈을 형성하는 단계를 포함한다.
예 22: 예 21의 방법에 있어서,
상기 제 2 디바이스 영역에 비아를 삽입하는 단계와;
상기 비아 내로 도전성 재료를 삽입하는 단계와;
상기 도전성 재료를 상기 제 1 전자 디바이스 및 상기 제 2 전자 디바이스에 전기적으로 결합하는 단계를 더 포함한다.
예 23: 예 22의 방법에 있어서,
상기 비아는 상기 반도체 웨이퍼의 상기 제 1 표면에 삽입될 수 있고, 그 후에 상기 제 1 금속화 구조물 및 상기 제 1 에폭시 층이 상기 제 1 표면에 도포되고, 상기 반도체 웨이퍼의 상기 제 2 표면의 일부가 제거되거나, 또는
상기 비아는 상기 반도체 웨이퍼의 상기 가공된 제 2 표면에 삽입된다.
예 24: 예 21의 방법에 있어서,
상기 비-디바이스 영역에 형성된 상기 트렌치 내로 도전성 재료를 삽입하는 단계와;
상기 도전성 재료를 상기 제 1 전자 디바이스 및 상기 제 2 전자 디바이스에 전기적으로 결합하는 단계를 더 포함한다.
예 25: 예 24의 방법에 있어서, 상기 제 1 에폭시 층은 상기 비-디바이스 영역에 형성된 상기 트렌치 내로 삽입되고, 상기 비-디바이스 영역의 상기 제 1 에폭시 층에는 비아가 형성되어, 상기 제 1 디바이스 영역의 측면 및 상기 비아와 경계를 이루는 상기 제 2 디바이스 영역의 측면은 상기 제 1 에폭시 층으로 피복되고 상기 도전성 재료는 상기 비아 내의 상기 제 1 에폭시 층에 도포되며, 상기 도전성 재료는 상기 제 2 디바이스 영역의 상기 제 1 금속화 구조물로부터 상기 가공된 제 2 표면까지 연장된다.
예 26: 예 21의 방법에 있어서, 상기 반도체 웨이퍼의 상기 제 1 표면으로부터 상기 반도체 웨이퍼의 상기 가공된 제 2 표면까지의 도전성 비아는 상기 제 1 디바이스 영역 또는 상기 제 2 디바이스 영역의 도전성 부분에 의해 형성되고, 상기 도전성 부분은 상기 반도체 웨이퍼의 상기 제 1 표면으로부터 상기 반도체 웨이퍼의 상기 가공된 제 2 표면까지 연장된다.
예 27: 예 21 내지 예 26 중 어느 하나의 방법에 있어서, 상기 제 2 금속화 층은 상기 제 1 전자 디바이스를 상기 제 2 전자 디바이스에 동작가능하게 결합하도록 상기 비아 내의 상기 도전성 재료에 도포된다.
예 28: 예 21 내지 예 27 중 어느 하나의 방법에 있어서, 상기 제 2 금속화 층은 상기 제 1 디바이스 영역으로부터 비-디바이스 영역을 통해 상기 제 2 디바이스 영역으로 연장되도록 도포된다.
예 29: 예 21 내지 예 28 중 어느 하나의 방법에 있어서, 상기 분리 라인은 상기 분리 영역에서의 상기 트렌치의 폭보다 작은 폭을 가지며, 그에 따라, 상기 복수의 개별 반도체 모듈의 측면의 적어도 일부분은 상기 제 1 에폭시 층의 일부를 포함하게 된다.
예 30: 예 21 내지 예 29 중 어느 하나의 방법에 있어서, 상기 제 1 에폭시 층은 상기 제 1 금속화 구조물의 에지 영역을 추가로 피복한다.
예 31: 예 21 내지 예 30 중 어느 하나의 방법에 있어서, 상기 분리 영역에 배열된 적어도 상기 제 1 에폭시 층을 피복하는 제 2 에폭시 층을 상기 가공된 제 2 표면에 도포하는 단계를 더 포함한다.
예 32: 예 21의 방법에 있어서, 상기 제 2 에폭시 층은 제 1 디바이스 영역 상에 배열된 상기 제 2 금속화 층을 피복하고, 상기 제 2 디바이스 영역 상에 배열된 상기 제 2 금속화 층을 노출시킨다.
예 33: 모듈로서,
제 1 디바이스 영역 내의 제 1 전자 디바이스와;
제 2 디바이스 영역 내의 제 2 전자 디바이스 - 상기 제 1 전자 디바이스는 상기 제 2 전자 디바이스에 동작가능하게 결합되어 회로를 형성함 - 와;
적어도 하나의 컨택트 패드를 포함하는 제 1 주 표면과;
적어도 하나의 컨택트 패드를 포함하는 제 2 주 표면 - 상기 제 2 주 표면은 상기 제 1 주 표면과 대향됨 - 과;
상기 제 1 주 표면 상에 배열되어 상기 제 1 컨택트 패드의 적어도 일부를 노출된 채로 남겨 두는 제 1 에폭시 층 - 상기 제 1 전자 디바이스 및 상기 제 2 전자 디바이스의 측면은 상기 제 1 에폭시 층 내에 매립되고 상기 제 1 에폭시 층과 직접 접촉함 - 과;
상기 회로를 형성하기 위해 상기 제 1 전자 디바이스와 상기 제 2 전자 디바이스를 전기적으로 결합하는 도전성 재분배 구조물 - 상기 도전성 재분배 구조물은 상기 제 1 주 표면으로부터 상기 제 2 주 표면까지 연장되는 도전성 비아와, 상기 도전성 비아 상 및 상기 제 1 디바이스 영역과 상기 제 2 디바이스 영역 중 적어도 하나 상에 배열되는 도전성 층을 포함함 - 을 포함한다.
예 34: 예 33의 모듈에 있어서,
상기 제 1 전자 디바이스는 트랜지스터 디바이스이고, 상기 제 2 전자 디바이스는 트랜지스터 디바이스이고, 상기 회로는 하프 브리지 회로이거나, 또는
상기 제 1 전자 디바이스는 트랜지스터 디바이스이고 상기 제 2 전자 디바이스는 드라이버 디바이스이거나, 또는
상기 제 1 전자 디바이스는 트랜지스터 디바이스이고, 상기 제 2 전자 디바이스는 인덕터 또는 캐패시터 또는 저항기이다.
예 35: 전자 컴포넌트로서,
예 33 또는 예 34의 모듈과;
복수의 리드 - 여기서, 제 1 컨택트 패드는 상기 복수의 리드 중 제 1 리드에 결합되고 상기 제 2 컨택트 패드는 상기 복수의 리드 중 제 2 리드에 결합됨 - 와;
플라스틱 하우징 조성물을 포함하되, 상기 플라스틱 하우징 조성물은 상기 1 에폭시 층, 상기 제 2 에폭시 층 및 상기 복수의 리드의 일부분을 피복한다.
“밑”, “아래”, “하부”, “위”, “상부” 등과 같은 공간적으로 상대적인 용어는 제 2 요소에 대한 제 1 요소의 위치를 설명하기 위한 기재의 용이함을 위해 사용된다. 이들 용어는 도면에 도시된 것과 상이한 방향에 추가하여 각각의 디바이스의 상이한 방향을 포함하도록 의도된다. 또한, “제 1”, “제 2” 등과 같은 용어는 다양한 요소, 영역, 섹션 등을 설명하기 위해 사용되며, 또한 제한하려는 의도는 아니다. 유사한 용어는 설명 전반에 걸쳐 유사한 요소를 지칭한다.
본원에 사용된 용어 “갖는”, “수용하는”, “구비하는”, “포함하는” 등은 명시된 요소 또는 특징의 존재를 나타내지만 추가적인 요소 또는 특징을 배제하는 것이 아닌 개방형 용어이다. 단수 형태는 문맥상 다르게 지시하지 않는 한, 단수의 형태 뿐만 아니라 복수의 형태를 포함하는 것으로 의도된다. 달리 구체적으로 언급되지 않는 한, 본원에 기술된 다양한 실시예의 특징은 서로 결합될 수 있음을 이해해야 한다.
본원에서 특정의 실시예가 도시되고 기술되었지만, 당업자는 본 발명의 범위 내에서, 다양한 대체 및/또는 등가 구현이 도시되고 기술된 특정의 실시예를 대체할 수 있음을 이해할 것이다. 본 출원은 본원에서 논의된 특정 실시예의 임의의 적응 또는 변형을 포괄하는 것으로 의도된다. 따라서, 본 발명은 청구범위 및 그 균등물에 의해서만 제한되는 것으로 의도된다.

Claims (19)

  1. 모듈(30)로서,
    제 1 디바이스 영역(32) 내의 제 1 전자 디바이스(31)와;
    제 2 디바이스 영역(34) 내의 제 2 전자 디바이스(33) - 상기 제 1 전자 디바이스(31)는 상기 제 2 전자 디바이스(33)에 동작가능하게 결합되어 회로를 형성함 - 와;
    적어도 하나의 컨택트 패드(35, 36, 40, 41)를 포함하는 제 1 주 표면(42)과;
    적어도 하나의 컨택트 패드(56)를 포함하는 제 2 주 표면(44) - 상기 제 2 주 표면(44)은 상기 제 1 주 표면(42)과 대향됨 - 과;
    상기 제 1 주 표면(42) 상에 배열되어 제 1 컨택트 패드(35)의 적어도 일부를 노출된 채로 남겨 두는 제 1 에폭시 층(63) - 상기 제 1 전자 디바이스(31) 및 상기 제 2 전자 디바이스(33)의 측면(48)은 상기 제 1 에폭시(47) 층 내에 매립되고 상기 제 1 에폭시 층(47)과 직접 접촉함 - 과;
    상기 회로를 형성하기 위해 상기 제 1 전자 디바이스(31)와 상기 제 2 전자 디바이스(33)를 전기적으로 결합하는 도전성 재분배 구조물(49) - 상기 도전성 재분배 구조물(49)은 상기 제 1 주 표면(42)으로부터 상기 제 2 주 표면(44)까지 연장되는 도전성 비아(50)와, 상기 도전성 비아(50) 상에 그리고 상기 제 1 디바이스 영역(32)과 상기 제 2 디바이스 영역(34) 중 적어도 하나 상에 배열되는 도전성 층(51)을 포함함 - 을 포함하는
    모듈.
  2. 제 1 항에 있어서,
    상기 제 1 전자 디바이스(31)는 트랜지스터 디바이스이고, 상기 제 2 전자 디바이스(32)는 트랜지스터 디바이스이고, 상기 회로는 하프 브리지 회로이거나, 또는
    상기 제 1 전자 디바이스는 트랜지스터 디바이스이고 상기 제 2 전자 디바이스는 드라이버 디바이스이거나, 또는
    상기 제 1 전자 디바이스는 트랜지스터 디바이스이고, 상기 제 2 전자 디바이스는 인덕터 또는 캐패시터 또는 저항기인
    모듈.
  3. 제 1 항에 있어서,
    상기 도전성 비아(50)는 상기 제 1 전자 디바이스(31) 또는 상기 제 2 전자 디바이스(33) 내에 위치되는
    모듈.
  4. 제 1 항에 있어서,
    상기 도전성 비아(50)는 상기 제 1 전자 디바이스(31)와 상기 제 2 전자 디바이스(33)의 측면 사이에 위치하며, 상기 제 1 에폭시 층(63)과 접촉하고, 상기 도전성 비아(50)는 상기 제 2 디바이스 영역(62) 내의 상기 제 1 주 표면 상에 위치한 상기 제 1 금속화 구조물(73)로부터 상기 제 2 주 표면(78)까지 연장되는
    모듈.
  5. 제 1 항에 있어서,
    상기 도전성 비아는 상기 제 1 디바이스 영역(115) 또는 상기 제 2 디바이스 영역(116)의 도전성 부분을 포함하는
    모듈.
  6. 제 1 항에 있어서,
    상기 도전성 층은 상기 제 2 주 표면 상에 배열되고, 상기 도전성 비아(50) 상에 배열되며, 상기 제 1 전자 디바이스를 상기 제 2 전자 디바이스에 동작가능하게 연결하는
    모듈.
  7. 제 1 항에 있어서,
    상기 도전성 층(51)은 상기 제 1 디바이스 영역(32)으로부터 비-디바이스 영역을 통해 상기 제 2 디바이스 영역(34)까지 연장되는
    모듈.
  8. 제 1 항에 있어서,
    상기 제 1 에폭시 층(63)은 상기 컨택트 패드(35, 36, 40, 41)의 에지 영역을 추가로 피복하는
    모듈.
  9. 제 1 항에 있어서,
    상기 제 2 주 표면(44) 상에 위치하여 상기 제 1 전자 디바이스(31) 및 상기 제 2 전자 디바이스(33)의 측면(48) 상에 배열된 적어도 상기 제 1 에폭시 층(63)을 피복하는 제 2 에폭시 층(54)을 더 포함하는
    모듈.
  10. 제 9 항에 있어서,
    상기 제 2 에폭시 층(54)은 상기 제 1 디바이스 영역(32) 상에 배열된 상기 도전성 층(51)의 제 1 영역을 피복하고, 상기 제 2 디바이스 영역(34) 상에 배열된 상기 도전성 층의 제 2 영역을 노출하는
    모듈.
  11. 전자 컴포넌트(90)로서,
    제 1 항의 모듈과;
    복수의 리드(92, 93, 94, 95, 96) - 여기서, 제 1 컨택트 패드(36)는 상기 복수의 리드 중 제 1 리드(92)에 결합되고 상기 제 2 컨택트 패드(56)는 상기 복수의 리드 중 제 2 리드(94)에 결합됨 - 와;
    플라스틱 하우징 조성물(97) - 상기 플라스틱 하우징 조성물(97)은 상기 제 1 에폭시 층(47)과, 상기 복수의 리드(92, 93, 94, 95, 96)의 일부를 피복함 - 을 포함하는
    전자 컴포넌트.
  12. 반도체 패키지(183)로서,
    제 1 트랜지스터 디바이스(167)를 포함하되, 상기 제 1 트랜지스터 디바이스(167)는,
    제 1 표면(161) 및 상기 제 1 표면(161)에 대향하는 제 2 표면(162')과, 상기 제 1 표면(161) 상에 배열된 제 1 전력 전극(193) 및 제어 전극(194)과, 상기 제 2 표면(162') 상에 배열된 제 2 전력 전극(195)과;
    상기 제 1 표면(161) 상에 배열된 제 1 금속화 구조물(168) - 상기 제 1 금속화 구조물(168)은 복수의 외부 컨택트 패드(186, 187, 188)를 포함하고, 상기 외부 컨택트 패드(186, 187, 188)는 땜납, 은(Ag) 또는 주석(Sn)의 보호 층(176)을 포함함 - 과;
    상기 제 2 표면(162') 상에 배열된 제 2 금속화 구조물(180)과;
    상기 제 1 표면(161)으로부터 상기 제 2 표면(162')까지 연장되고 상기 제 2 전력 전극을 상기 제 1 금속화 구조물(168)의 외부 컨택트 패드(186)에 전기적으로 접속하는 도전성 접속부(182)와;
    트랜지스터 디바이스(167)의 측면(184) 및 제 1 표면 상에 배열되는 제 1 에폭시 층(178) - 상기 제 1 에폭시 층(178)은 상기 외부 컨택트 패드(186, 187, 188)의 측방 크기 및 패키지 풋프린트(175)를 한정하는 개구를 포함함 - 을 포함하는
    반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제 2 표면(162') 상의 제 2 에폭시 층을 더 포함하며, 상기 제 2 에폭시 층은 상기 제 2 표면(162')의 에지 영역을 피복하고, 상기 제 2 금속화 층(180)의 영역을 노출된 상태로 남겨 두거나, 또는 상기 제 2 에폭시 층은 상기 제 2 금속화 층(180)을 완전히 피복하는
    반도체 패키지.
  14. 제 12 항에 있어서,
    제 2 디바이스를 더 포함하고, 상기 도전성 접속부는 상기 제 1 트랜지스터 디바이스를 상기 제 2 디바이스와 전기적으로 결합하여 회로를 형성하는 도전성 재분배 구조물의 일부를 형성하며, 상기 도전성 재분배 구조물은 상기 도전성 접속부(182) 상 및 상기 제 1 트랜지스터 디바이스의 제 2 표면 및 상기 제 2 디바이스 중 적어도 하나 상에 배열되는 도전성 층을 더 포함하는
    반도체 패키지.
  15. 방법으로서,
    반도체 웨이퍼(110)의 제 1 표면(111)의 분리 영역(114)에 적어도 하나의 트렌치(119)를 형성하는 단계와;
    상기 반도체 웨이퍼(110)의 상기 제 1 표면(111)의 비-디바이스 영역(117)에 하나 이상의 트렌치(120)를 형성하는 단계 - 상기 분리 영역(114)은 상기 반도체 웨이퍼(110)의 컴포넌트 포지션(113) 간에 배열되며, 상기 컴포넌트 포지션(113)은 회로를 형성하기 위한 적어도 두 개의 전자 디바이스(115, 116)와, 제 1 전자 디바이스를 포함하는 제 1 디바이스 영역(115)과 제 2 전자 디바이스를 포함하는 제 2 디바이스 영역(116) 간에 배열되는 비-디바이스 영역(117)과, 상기 제 1 디바이스 영역(115) 및 상기 제 2 디바이스 영역(116) 내의 상기 제 1 표면(111) 상에 배열되는 제 1 금속화 구조물(118)을 포함함 - 와;
    제 1 에폭시 층(121)을 반도체 웨이퍼(110)의 제 1 표면(111)에 도포하여, 상기 트렌치(119, 120), 상기 컴포넌트 포지션(113)의 에지 영역, 상기 제 1 디바이스 영역(115)의 에지 영역 및 상기 제 2 디바이스 영역(116)의 에지 영역이 상기 제 1 에폭시 층(121)으로 피복되도록 하는 단계와;
    상기 반도체 웨이퍼(110)의 제 2 표면(112) - 상기 제 2 표면(112)은 상기 제 1 표면(111)에 대향함 - 의 일부를 제거하고, 상기 분리 영역(114) 내 및 비-디바이스 영역(117) 내의 상기 제 1 에폭시 층(121)의 일부를 노출하고, 가공된 제 2 표면(126)을 생성하는 단계와;
    제 2 금속화 층(128)을 상기 가공된 제 2 표면(126)에 도포하고 상기 제 1 전자 디바이스를 상기 제 2 전자 디바이스에 동작가능하게 결합하여 상기 회로를 형성하는 단계와;
    상기 분리 영역(114)에 제 1 에폭시 층(121)을 통하는 분리 절단부를 삽입하여 상기 회로를 포함하는 복수의 개별 반도체 모듈(132)을 형성하는 단계를 포함하는
    방법.
  16. 제 15 항에 있어서,
    상기 제 2 디바이스 영역(116)에 비아(135)를 삽입하는 단계와;
    상기 비아(135) 내로 도전성 재료(134)를 삽입하는 단계와;
    상기 도전성 재료(134)를 상기 제 1 전자 디바이스 및 상기 제 2 전자 디바이스에 전기적으로 결합하는 단계를 더 포함하며,
    상기 비아(135)는 상기 반도체 웨이퍼(110)의 상기 제 1 표면(111)에 삽입될 수 있고, 그 후에 상기 제 1 금속화 구조물(118) 및 상기 제 1 에폭시 층(121)이 상기 제 1 표면(111)에 도포되고, 상기 반도체 웨이퍼(110)의 상기 제 2 표면(112)의 일부가 제거되거나, 또는
    상기 비아(135)는 상기 반도체 웨이퍼(110)의 상기 가공된 제 2 표면(126)에 삽입되는
    방법.
  17. 제 15 항에 있어서,
    상기 비-디바이스 영역(117)에 형성된 상기 트렌치(120) 내로 도전성 재료(134)를 삽입하는 단계와;
    상기 도전성 재료를 상기 제 1 전자 디바이스 및 상기 제 2 전자 디바이스에 전기적으로 결합하는 단계를 더 포함하는
    방법.
  18. 방법으로서,
    디바이스 영역(165)에서 반도체 웨이퍼(160)의 제 1 표면(161)에 적어도 하나의 제 1 트렌치(166)를 형성하는 단계 - 상기 반도체 웨이퍼(160)는 상기 반도체 웨이퍼(160)의 컴포넌트 포지션(163) 간에 배열되는 분리 영역(164)을 포함하고, 상기 컴포넌트 포지션(163)은 전자 디바이스(167)를 포함한 상기 디바이스 영역(165)을 포함함 - 와;
    상기 컴포넌트 포지션(163)에서 상기 제 1 표면(161) 상에 제 1 금속화 구조물(168) - 상기 제 1 금속화 구조물(168)은 패키지 풋프린트(175)를 형성하는 복수의 외부 컨택트 패드(186, 187, 188)를 포함함 - 을 형성하며, 도전성 재료(169)를 상기 제 1 트렌치(166) 내에 삽입하는 단계와;
    상기 분리 영역(164) 내에서 상기 반도체 웨이퍼(160)의 상기 제 1 표면(161)에 적어도 하나의 제 2 트렌치(177)를 형성하는 단계와;
    상기 제 2 트렌치(177) 및 상기 컴포넌트 포지션(163)의 에지 영역이 제 1 에폭시 층(178)으로 피복되도록 상기 제 1 에폭시 층(178)을 상기 반도체 웨이퍼(160)의 상기 제 1 표면(161)에 도포하는 단계와;
    상기 반도체 웨이퍼(160)의 제 2 표면(162) - 상기 제 2 표면(162)은 상기 제 1 표면(161)에 대향함 - 의 일부를 제거하고, 상기 분리 영역(164) 내의 상기 제 1 에폭시 층(178)의 일부 및 상기 제 1 트렌치 영역(166) 내의 상기 도전성 재료(169)의 일부를 노출하고, 가공된 제 2 표면(162')을 생성하는 단계와;
    제 2 금속화 층(180)을 상기 가공된 제 2 표면(162')에 도포하고 상기 제 2 금속화 층(180)을 상기 도전성 재료(169) 및 제 1 표면(161) 상의 외부 컨택트 패드(186)에 동작가능하게 결합하는 단계와;
    상기 제 1 에폭시 층(178)을 상기 분리 영역(164)에서 절단하여 복수의 개별 반도체 패키지(183)를 형성하는 단계를 포함하는
    방법.
  19. 방법으로서,
    반도체 웨이퍼(160)의 제 1 표면(161) 상에 제 1 금속화 구조물(168)을 형성하는 단계 - 상기 반도체 웨이퍼(160)는 컴포넌트 포지션(163) 간에 배열된 분리 영역(164)을 포함하며, 상기 컴포넌트 포지션(163)은 전자 디바이스(167)를 포함한 디바이스 영역(165)을 포함하며, 상기 제 1 금속화 구조물(168)은 상기 컴포넌트 포지션(163) 상에 배열되며, 패키지 풋프린트(175)를 형성하는 복수의 외부 컨택트(186, 187, 188)를 포함함 - 와;
    상기 분리 영역(164) 내에서 상기 반도체 웨이퍼(160)의 상기 제 1 표면(161)에 적어도 하나의 제 2 트렌치(177)를 형성하는 단계와;
    상기 제 2 트렌치(177) 및 상기 컴포넌트 포지션(163)의 에지 영역이 제 1 에폭시 층(178)으로 피복되도록 상기 제 1 에폭시 층(178)을 상기 반도체 웨이퍼(160)의 상기 제 1 표면(161)에 도포하는 단계와;
    상기 반도체 웨이퍼(160)의 제 2 표면(162) - 상기 제 2 표면(162)은 상기 제 1 표면(161)과 대향함 - 의 일부를 제거하고, 가공된 제 2 표면(162')을 형성하고, 상기 분리 영역(164) 내의 상기 제 1 에폭시 층(178)의 일부를 노출하는 단계와;
    상기 컴포넌트 포지션(163)의 상기 디바이스 영역(165) 내의 반도체 웨이퍼(160)의 가공된 제 2 표면(162')에 적어도 하나의 제 1 트렌치(166)를 형성하는 단계와;
    상기 제 1 트렌치(166)에 도전성 재료(169)를 삽입하는 단계와;
    제 2 금속화 층(180)을 상기 가공된 제 2 표면(162')에 도포하여 상기 제 2 금속화 층(180)을 상기 도전성 재료(169) 및 제 1 주 표면(161) 상의 외부 컨택트 패드(186)에 동작가능하게 결합하는 단계와;
    상기 제 1 에폭시 층(178)을 상기 분리 영역(164)에서 절단하여 복수의 개별 반도체 패키지(183)를 형성하는 단계를 포함하는
    방법.
KR1020190021086A 2018-02-23 2019-02-22 반도체 패키지, 반도체 모듈, 전자 컴포넌트, 및 반도체 패키지 및 반도체 모듈의 제조 방법 KR102646486B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP18158473.1 2018-02-23
EP18158473.1A EP3531446B1 (en) 2018-02-23 2018-02-23 Semiconductor module, electronic component and method of manufacturing a semiconductor module

Publications (2)

Publication Number Publication Date
KR20190101899A KR20190101899A (ko) 2019-09-02
KR102646486B1 true KR102646486B1 (ko) 2024-03-12

Family

ID=61283017

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190021086A KR102646486B1 (ko) 2018-02-23 2019-02-22 반도체 패키지, 반도체 모듈, 전자 컴포넌트, 및 반도체 패키지 및 반도체 모듈의 제조 방법

Country Status (4)

Country Link
US (3) US11081457B2 (ko)
EP (2) EP3531446B1 (ko)
KR (1) KR102646486B1 (ko)
CN (1) CN110190040A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
EP3531446B1 (en) 2018-02-23 2024-04-03 Infineon Technologies Austria AG Semiconductor module, electronic component and method of manufacturing a semiconductor module
CN109346415B (zh) * 2018-09-20 2020-04-28 江苏长电科技股份有限公司 封装结构选择性包封的封装方法及封装设备
EP3799112B1 (en) 2019-09-30 2024-02-21 IMEC vzw Method for dicing a semiconductor substrate into a plurality of dies
US11837527B2 (en) * 2020-07-23 2023-12-05 Advanced Micro Devices, Inc. Semiconductor chip stack with locking through vias
CN114582803A (zh) * 2020-12-02 2022-06-03 联华电子股份有限公司 半导体管芯以及半导体装置的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040113283A1 (en) 2002-03-06 2004-06-17 Farnworth Warren M. Method for fabricating encapsulated semiconductor components by etching
US20160071818A1 (en) 2014-09-05 2016-03-10 Invensas Corporation Multichip modules and methods of fabrication
US20160225717A1 (en) 2015-02-02 2016-08-04 Infineon Technologies Austria Ag Electronic component

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193559B2 (en) 2009-01-27 2012-06-05 Infineon Technologies Austria Ag Monolithic semiconductor switches and method for manufacturing
KR20120034410A (ko) 2010-10-01 2012-04-12 삼성전자주식회사 반도체 장치 및 제조 방법
US8643148B2 (en) * 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same
WO2014068887A1 (ja) 2012-10-29 2014-05-08 パナソニック株式会社 発電装置及びコジェネレーションシステム
US20150221523A1 (en) * 2013-10-01 2015-08-06 Infineon Technologies Ag Arrangement and method for manufacturing the same
KR102258743B1 (ko) * 2014-04-30 2021-06-02 삼성전자주식회사 반도체 패키지의 제조 방법, 이에 의해 형성된 반도체 패키지 및 이를 포함하는 반도체 장치
US9741620B2 (en) * 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
EP3531446B1 (en) 2018-02-23 2024-04-03 Infineon Technologies Austria AG Semiconductor module, electronic component and method of manufacturing a semiconductor module

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040113283A1 (en) 2002-03-06 2004-06-17 Farnworth Warren M. Method for fabricating encapsulated semiconductor components by etching
US20160071818A1 (en) 2014-09-05 2016-03-10 Invensas Corporation Multichip modules and methods of fabrication
US20160225717A1 (en) 2015-02-02 2016-08-04 Infineon Technologies Austria Ag Electronic component

Also Published As

Publication number Publication date
EP3531446B1 (en) 2024-04-03
US11081457B2 (en) 2021-08-03
EP3531447A2 (en) 2019-08-28
EP3531447A3 (en) 2020-01-15
US20190267343A1 (en) 2019-08-29
KR20190101899A (ko) 2019-09-02
US11069639B2 (en) 2021-07-20
US20190267362A1 (en) 2019-08-29
US20210335739A1 (en) 2021-10-28
CN110190040A (zh) 2019-08-30
EP3531446A1 (en) 2019-08-28

Similar Documents

Publication Publication Date Title
KR102646486B1 (ko) 반도체 패키지, 반도체 모듈, 전자 컴포넌트, 및 반도체 패키지 및 반도체 모듈의 제조 방법
JP3343535B2 (ja) 半導体ダイと概ね同じ大きさのフットプリントを有する半導体デバイス用パッケージ及びその製造プロセス
US6316287B1 (en) Chip scale surface mount packages for semiconductor device and process of fabricating the same
US7511379B1 (en) Surface mountable direct chip attach device and method including integral integrated circuit
US9130024B2 (en) Three-dimensional semiconductor device
US7800217B2 (en) Power semiconductor device connected in distinct layers of plastic
US8890296B2 (en) Wafer level chip scale package
US7838978B2 (en) Semiconductor device
KR100851931B1 (ko) 반도체 패키지용의 개선된 상호접속 구조
EP1085570A2 (en) Chip scale surface mount package for semiconductor device and process of fabricating the same
US20110266683A1 (en) Stackable Power MOSFET, Power MOSFET Stack, and Process of Manufacture
US7632712B2 (en) Method of fabricating a power semiconductor module
JP2022523671A (ja) 露出したクリップを備える電子デバイスフリップチップパッケージ
CN108807197B (zh) 具有侧壁金属化部的芯片封装
EP1501126A1 (en) Semiconductor chip having a cavity for stacked die application
US8633581B2 (en) Semiconductor device
US20240030208A1 (en) Heterogeneous embedded power device package using dam and fill

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant