KR102629662B1 - 제 1 전극/활성층/제 2 전극 적층체의 제조 방법 - Google Patents

제 1 전극/활성층/제 2 전극 적층체의 제조 방법 Download PDF

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Abstract

본 발명은 전자 디바이스, 특히 유기 광검출기 또는 유기 태양 전지를 위한 적층체인 제 1 전극/활성층/제 2 전극의 적층체를 제조하는 방법에 관한 것으로, (a) 제 1 전극을 형성하기 위해 기판의 전면 측에 전도성 재료의 제 1 층 (2) 을 성막하는 단계; (b) 불연속 영역들을 포함하는, 유기 반도체 박층의 형태의 활성층 (3) 을 성막하는 단계를 포함한다. 이 방법은 또한 (d) 적어도 부분적으로 투명한 기판에 반대인 적층체의 면에 박층인 수지층 (4) 을 성막하는 단계; (e) 상기 기판의 이면 (10) 에 의해 수지층 (4) 을 절연시키는 단계; (f) 수지층을 현상하는 단계; 및 (g) 전도성 제 2 전극을 형성하기 위해 전도성 재료의 제 2 층 (5) 을 성막하는 단계를 포함하는 것을 특징으로 한다.

Description

제 1 전극/활성층/제 2 전극 적층체의 제조 방법{METHOD FOR PRODUCING A FIRST ELECTRODE/ACTIVE LAYER/SECOND ELECTRODE STACK}
본 발명은 전자 디바이스들에서 통상적으로 사용되는 전도체/유기 박층/전도체 적층체들에 관한 것이다.
이들 디바이스들은 예를 들어 전류-정류 다이오드들, 태양 전지들, 광 검출기 셀들, 커패시터들, 레이저 다이오드들, 센서 디바이스들, 메모리들, 트랜지스터들 또는 심지어 발광 다이오드들일 수 있다. 이들은 특히 가요성 플라스틱 기판들 위에 있는 유기 전자 디바이스들이다.
보다 구체적으로, 본 발명은 유기 태양 전지들 또는 유기 광검출기들에서 사용되는 다이오드 적층체들 분야에 적용된다.
공지된 종래 기술의 디바이스들에서, 전기 누설 전류들은 2개의 전도성 전극들을 전기적으로 절연시키는 것으로 가정되는 유기 박층 (활성층이라고도 칭함) 을 통해 나타나는 것으로 관찰될 수 있다.
이러한 누설 전류들은 한편으로는 활성층의 고유 특성들 (특히 전기 트랩들의 존재시, 전극들의 일 함수에 대한 HOMO-LUMO 에너지 레벨들의 위치에서, 또는 층의 모르폴로지 상에서의 그 전도성) 에 의존하고, 다른 한편으로는 기생 누설 전류들과 같은 외부 파라미터들에 의존한다.
이들 기생 전류들은 제어되지 않는다. 이들은 본질적으로 토폴로지 결함들, 즉 홀들 또는 모르폴로지 결함들, 즉 더 큰 자유 체적의 존들로부터 유래한다. 이들은 활성층의 형성 중에 생성된다.
따라서, 활성층에서의 홀들의 존재는 2개의 전도성 전극들이 국부적으로 단락될 수 있게 한다. 또한, 상이한 모르폴로지의 존들은 절연 파괴에 보다 용이하다.
활성층에서의 이러한 결함들은 층을 형성하는데 사용되는 재료들로 인한 것일 수 있는데, 이는 응집체들, 즉 용액에 잘 용해되지 않는 재료를 포함하는 용액의 형태를 취할 수 있다. 이들은 또한 상이한 표면 장력들의 표면 또는 존들에서의 토폴로지 결함들 또는 피크들과 같은 기판에 존재하는 결함들로 인해 발생할 수 있다.
이들 기생 누설 전류들은 유기 광검출기들 또는 전류 정류 다이오드들에서 발생할 때 매우 불리하다.
구체적으로, 이 경우 다이오드의 역 누설 및 암 전류는 매우 작아야 한다 (1 nA/cm2 정도). 따라서, 활성층의 결함들을 통한 아주 약간의 전기 누설도 이러한 전류를 수십 배 증가시키게 하고 다이오드의 성능도 급격히 비가역적으로 열화되게 할 수 있다.
이들 기생 누설 전류들은 또한 유기 태양 전지들에 있어서도, 그 정도는 덜하지만 불리하다.
그러한 디바이스의 경우, 다이오드의 누설 전류가 낮을수록 태양 전지는 약한 조명에 더 많이 반응할 수 있을 것이다.
따라서, 적층체의 활성층에서의 기생 누설 전류들을 최소화하기 위한 해결책이 이미 제안되어 왔다.
활성층의 두께를 증가시키고, 활성층을 형성하기 위한 용액을 이들의 성막 (deposition) 전에 여과하고, 결함이 적은 기판들을 사용하는 것이 특히 제안되어 왔다.
그러나, 제안된 해결책들은 단점들이 있다.
구체적으로, 활성층의 두께가 너무 커지면, 예를 들어 디바이스 성능이 열화되는 경향이 있다. 이것은 활성층의 두께가 일반적으로 약 200-300nm 인 이유이다. 더욱이, 여과는 양호한 용해도를 갖는 용액을 필요로 하는데, 이것은 현재 활성층들에 이용 가능한 모든 재료들의 경우는 아니다. 추가하여, 여과 단계는 산업적 규모로 구현하기 어렵다. 마지막으로, 결함들이 적은 기판들은 고가의 평활화층들을 갖는 기판들이다.
기생 누설 전류들이 감소되도록 허용하는 제 1 전극/활성층/제 2 전극의 적층체를 제조하는 공정을 기술한 문헌 FR-2991505가 또한 언급될 수 있다.
이 공정은 제 1 전극을 형성하기 위해 기판 상에 제 1 전도체 층을 성막 (deposit) 한 다음, 유기 반도체 박층의 형태를 취하는 활성층을 성막하는 단계로 구성되는데, 이 활성층이 결함들을 포함한다.
이후 이 공정은 활성층의 결함을 통한 화학적 어택에 의해 전도성 제 1 층을 국부적으로 제거하는 것으로 구성된다.
다음, 활성층 상에 제 2 전도체 층을 성막하여 전도성 제 2 전극을 형성한다.
활성층의 결함들과 같은 레벨의 전도성 층의 국부적인 제거로 인해, 2개의 전극들은 더 이상 접촉할 수 없고, 따라서 활성층을 통한 전기적 단락 회로를 생성할 수 없다. 따라서 누전 전류가 현저하게 감소된다.
따라서 이 공정은 단락 위험을 감소시킬 수 있다.
그러나, 전도성 제 2 층이 매우 액성인 경우에는 적합하지 않다. 구체적으로, 유기층 아래에 침투하기 쉽고, 결함 아래의 에칭된 존을 넘어 전도성 제 1 층과 다시 한번 접촉하기 쉽다.
또한, 이 공정은 단락을 방지하기 위해 결함들과 같은 레벨의 전도성 제 1 층을 완전히 에칭 제거할 필요가 있다. 따라서, 효과적이기 위해서, 이 공정은 전도성 제 1 층이 활성층 내의 개구의 치수에 대해 실질적으로 오버에칭되어야 하는데, 그 이유는 전도성 제 2 층이 성막될 때, 활성층 아래에 약간 침투하여 단락을 생성할 수 있기 때문이다.
따라서, 본 발명의 목적은 상응하는 디바이스들의 성능을 유지하면서, 전도체/활성층/전도체의 적층체의 활성층을 통한 기생 전기 누설 전류들을 추가로 감소시키는 것이다.
본 발명의 요지는 전자 디바이스, 특히 유기 광검출기 또는 유기 태양 전지를 위한 적층체인 제 1 전극/활성층/제 2 전극의 적층체를 제조하는 방법으로서, 상기 방법은 다음의 단계들을 포함한다:
(a) 제 1 전극을 형성하기 위해 기판의 전면 측에 제 1 전도체 층을 성막하는 단계; 및
(b) 불연속 존들을 포함하는, 유기 반도체 박층의 형태를 취하는 활성층을 성막하는 단계.
본 발명에 따르면, 이 공정은 또한 다음의 단계들을 포함한다:
(d) 적어도 부분적으로 투명한 상기 기판에 반대인 적층체의 측면에 레지스트 층을 성막하는 단계;
(e) 상기 기판의 이면을 통해 레지스트 층을 노광하는 단계;
(f) 레지스트 층을 현상하는 단계; 및
(g) 전도성 제 2 전극을 형성하기 위해 제 2 전도체 층을 성막하는 단계.
공정의 제 1 실시형태에서, 레지스트는 네거티브이며, 단계 (f) 는 불연속 존들에서 레지스트 패드들의 형성으로 이어진다.
변형예로서, 버퍼층은 단계 (b) 와 단계 (d) 사이에 성막된다.
공정의 제 2 실시형태에서, 레지스트는 포지티브이며, 단계 (f) 는 불연속 존들과 같은 레벨인 레지스트 층에 홀들을 형성하게 하고, 단계 (g) 는 단계 (b) 와 (d) 사이에서 실행되며, 전도성 제 2 전극을 에칭하는 단계 (h) 는 단계 (f) 이후에 실행된다.
제 1 변형예로서, 공정은 에칭 단계 (h) 후에 레지스트를 제거하는 것으로 구성된 추가 단계 (i) 를 포함한다.
또 다른 변형예로서, 공정은 레지스트 층을 성막하는 단계 (d) 이전에, 전도성 제 2 전극 상에 보호층을 성막하는 것으로 구성된 추가 단계를 포함한다.
본 발명에 따른 공정의 제 3 실시형태에서, 레지스트는 포지티브이며, 단계 (f) 는 불연속 존들과 같은 레벨인 레지스트에 홀들을 형성하게 하며, 공정은 단계 (f) 와 단계 (g) 사이에 2개의 추가 단계들, 즉 레지스트 층 상에 보호층을 성막하는 단계 (j) 및 레지스트를 제거하는 단계 (k) 를 포함한다.
제 1 변형예로서, 단계 (j) 이전에, 레지스트에 형성된 홀들을 통해 활성층을 에칭하는 단계 (l) 가 제공된다.
또 다른 변형예로서, 단계 (b) 와 단계 (d) 사이에서 활성층 상에 버퍼층을 성막한 후, 단계 (k) 와 단계 (g) 사이에서 버퍼층을 에칭하는 단계가 제공된다.
본 발명에 따른 공정의 일 특정 실시형태에서, 활성층의 불연속 존들을 통한 화학적 어택에 의해 전도성 제 1 층을 국부적으로 제거하는 단계 (c) 가 단계 (b) 이후에 제공된다.
첨부된 도면들을 참조하여 주어진 다음의 설명을 읽음으로써 본 발명은 더 잘 이해될 것이고 그 다른 목적들, 장점들 및 특징들은 보다 명백해질 것이다.
- 도 1 및 도 2는 본 발명에 따른 공정의 단계들 (a) 내지 (c) 를 도시하는 단면도들이다.
- 도 3 내지 도 6은 제 1 실시형태의 단계들 (d) 내지 (g) 를 도시하는 단면도들이다.
- 도 7 내지 도 12는 도 3 내지 도 6에 도시된 공정의 제 1 실시형태의 제 1 변형예의 단계들을 도시하는 단면도들이다.
- 도 13 내지 도 18은 단면도들이고 본 발명에 따른 제 2 실시형태의 단계들 (d) 내지 (h) 를 도시한다.
- 도 19 내지 도 24는 본 발명의 제 3 실시형태의 단계들 (d) 내지 (k) 를 도시한 단면도들이다.
- 도 25 내지 도 28은 본 발명에 따른 공정의 제 3 실시형태의 하나의 변형예의 단계들을 도시한 단면도들이다.
- 도 29는 도 2의 상세를 위에서 본 도면이다.
- 도 30은 본 발명에 따른 공정의 제 2 실시형태에 의해 얻어진 픽셀 매트릭스-어레이를 도시한 단면도이다.
- 도 31은 본 발명에 따른 공정의 제 2 실시형태에 의해 얻어진 픽셀 매트릭스-어레이를 위에서 본 도면이다.
- 도 32 내지 도 34는 픽셀 매트릭스-어레이를 얻기 위한, 본 발명에 따른 공정의 제 2 실시형태의 하나의 변형예를 도시한 단면도들이다.
다양한 도면들에 공통되는 엘리먼트들은 동일한 참조 번호로 참조된다.
본 발명에 따른 공정의 단계들 (a) 내지 (c) 는 도 1 내지 도 3을 참조하여 설명될 것이다. 이들은 본 발명에 따른 공정의 모든 실시형태들에 공통적이다.
도 1은 강성이거나 가요성일 수 있는 기판 (1) 을 도시한다.
기판은 후속하여 공정에서 사용될 레지스트의 노광 파장에서 적어도 20%의 투과율을 가져야 한다. 일반적으로, 공정은 이 레지스트의 파장에서 전체적으로는 불투명하지 않은 임의의 유형의 기판을 사용할 수도 있다.
바람직하게, 이 투과율은 이 파장에서 적어도 40%, 또는 심지어는 적어도 70%이다.
기판은 예를 들어, 유리 또는 FOP (fiber-optic-plate) 타입으로 만들어진 강성 기판이거나, 또는 플라스틱, 예를 들어 PET로 만들어진 가요성 기판이다.
기판 (1) 상에, 전도체의 층 (2) 이 단계 (a) 에서 성막되었다. 이 층 (2) 은 전도성 제 1 전극을 형성할 것이다.
이 전극은 후속하여 공정에서 사용되는 레지스트 파장에서 불투명해야 한다.
일반적으로, 사용된 레지스트들의 노광 범위에서는 불투명하다. 해당 파장은 UV (UVA, UVB 및/또는 UVC) 범위(들)에 있다. 365 nm의 파장은 포토리소그래피에서 가장 일반적으로 사용되는 레지스트에 사용되는 노광 파장에 해당한다는 것을 알 수 있다.
"불투명 전극"이라는 표현은 여기에서 레지스트를 노광하는데 사용된 파장에서 20% 미만의 투과율을 갖는 전극을 의미하는 것으로 이해된다. 이 투과율은 바람직하게 이 파장에서 10% 미만, 또는 심지어 5% 미만이다.
이 층 (2) 의 두께는 1nm와 수 미크론 사이에 포함된다. 바람직하게, 엄밀히 5nm보다 크고 500nm보다 작을 것이다.
이 층 (2) 은 단일 층 또는 특정 계면 층들을 갖는 다층으로 이루어질 수 있다.
층 (2) 의 재료는 금속, 예를 들어 Au, Pd, Pt, Cr, Ti, Al 또는 TiW일 수 있다.
금속 층은 벌크 층일 수 있다.
이 경우, 층의 두께는 엄밀하게 5nm보다 큰 것이 바람직하다.
층 (2) 의 재료는 또한 UVA에서의 저하된 투과율과, UVB 또는 UVC에서의 낮은 자연 투과율을 갖는 전도성 산화물일 수 있으며, 예를 들어 ITO, AZO, Nb-도핑된 TiO2, FTO, GZO 또는 IZO를 들 수 있다.
복수의 유형들의 멀티층들이 검토될 수 있다.
먼저, 그것은 반도체 또는 전도성 산화물들의 적층체의 문제일 수 있다: 예를 들어 ITO/TiOx, AZO/TiOx, ITO/MoO3, ITO/V2O5, AZO/ZnO 또는 FTO/NiO.
또한, 금속과 금속 산화물로 만들어진 적어도 2개의 층들의 적층체를 검토하는 것도 가능하다. 예를 들면 다음의 조합물들이 검토될 수 있다: Cr/ZnO, Au/TiO2, Au, MoO3 또는 Cr/WO3.
특히, 그것은 3개 층들의 적층체, 예를 들어 타입: ITO/Ag/ITO, AZO/Ag/AZO 또는 ZnO/Ag/ZnO의 문제일 수도 있다.
이 경우, 적층체의 두께는 적층체의 광학 스펙트럼을 조절하도록, 특히 레지스트의 노광에 사용되는 파장을 차단하기 위해 조절된다. 예를 들어, Optilayer의 광학 시뮬레이션들은 300nm/10nm/300nm의 두께를 갖는 AZO/Ag/AZO의 삼중층 적층체가 365nm에서 17%의 투과율을 갖는 반면, 600 nm/10 nm/600 nm의 두께를 갖는 적층체가 365nm에서 4%의 투과율을 가질 것라는 것을 나타낸다. 따라서, 삼중층이 올바른 파장을 차단할 수 있도록 만들기 위해 두께를 조절하는 것이 가능하다. 또한, 원하는 파장에서 차단하는 브래그 (Bragg) 미러를 형성하기 위해 3개 초과의 층들을 사용하는 것도 또한 검토 가능하다.
또한, 층 (2) 은 그 일 함수를 조절하기 위해 유기 재료로 만들어진 층 및 금속층의 적층체로 구성된다. 금속의 일 함수는 층에서 전자들을 추출하거나 심지어는 금속의 구속 상태에서 진공 레벨에 해당하는 비구속 상태로 통과시키는데 필요한 에너지라고 회상될 것이다.
유기 재료는 PEI, PEIE, 공액 고분자전해질 (폴리[9,9-비스(3'-(N,N-디메틸아미노)프로필)-2,7-플루오렌-alt-2,7-(9,9-디옥틸플루오렌)] (PFN)) 또는 비공액 고분자전해질 (Nafion) 또는 SAM (자기 조립 단분자층) 일 수 있다.
층 (2) 은 통상적인 진공 기술들을 사용하여, 예를 들어 증착 (evaporation) 또는 캐소드 스퍼터링에 의해 성막될 수 있다. 또한, 층 (2) 은 습식 프로세싱, 예를 들어 스크린 인쇄와 같은 인쇄 기술을 사용하여 원자 형태로 또는 입자들의 분산 형태로 성막될 수 있다. 다른 습식 성막 기술들은 예를 들어 스핀 코팅, 슬롯-다이 코팅, 로토그라비어 인쇄, 플렉소그래픽 인쇄, 잉크젯 인쇄, 닥터링, 블레이드 코팅 또는 심지어 딥 코팅이다.
일반적으로, 이 제 1 전극 (1) 은 애노드 또는 캐소드의 역할을 할 수 있다.
또한, 제 1 전극 (1) 은 활성층을 통과하는 결함들을 통해, 이 활성층의 특성에 영향을 미치지 않거나 단지 작은 영향을 미침으로써 습식 또는 증기 에칭에 의해 에칭될 수 있어야 한다. 층 (2) 은 일반적으로 공간적으로 국부화된 층이다.
도 1은 단계 (b) 에서 활성층 (3) 이 층 (2) 상에 성막되는 것을 도시한다.
이 층 (3) 의 두께는 바람직하게는 10 ㎚와 수 미크론 사이에 포함된다.
유기 광검출기들 및 유기 태양 전지들의 경우, 활성층은 반도체 성질을 갖는 적어도 하나의 재료로 이루어진다.
활성층은 전자 공여체와 전자 수용체의 블렌드로 이루어지는 것이 유리하다. 반도체 공여체는 분자, 올리고머 또는 π-공액 유기 폴리머, 즉 단일 결합들과 이중 결합들이 교번하는 것일 수 있다. 기존에 사용된 블렌드는 페어 레지오레귤러 폴리(3-헥실티오펜) (rr-P3HT) 과 [6,6]-페닐 C61 부티르산 메틸 에스테르 ([60]PCBM) 이다. 다른 광-대역갭 공여 중합체들 (PFB, TFB, PTAA, PCDTBT 등) 또는 협-대역갭 공여 중합체들 (PDPP3T, PCPDTBT, Si-PCPDTBT, PDDTT 등) 이 유리하게 사용될 수 있을 것이다. 마찬가지로, 수용체에 대해, 다른 재료들로는 예컨대 C60, C70 또는 C80의 유도체들 (PCBM, 인덴-C60, 인덴-C60 이첨가물), 아센-디이미드 분자들, 폴리머 분자들 (F8BT, N2200) 또는 임의의 다른 무기 화합물이 유리하게 사용될 수 있다.
따라서, 활성층은 층 또는 복수층들의 적층체의 형태를 취하는 전자 공여체와 전자 수용체의 헤테로접합 (heterojunction) 일 수 있다. 그것은 또한 벌크 헤테로접합을 형성하는 두 재료들의 나노스케일 블렌드, 즉 나노스케일의 두 재료들의 친화적인 블렌드의 문제일 수 있다.
층 (3) 은 연속적인 또는 공간적으로 국부화된 층으로 성막될 수 있다.
활성층은 증착 또는 공증착에 의해 (저분자량 분자들의 경우) 또는 습식 프로세싱에 의해 (분자들, 올리고머들 및 중합체들 형태의 재료의 경우) 성막될 수 있다. 비배타적으로, 습식 성막 기술은 스핀 코팅, 슬롯-다이 코팅, 로토그라비어 인쇄, 플렉소그래픽 인쇄, 스크린 인쇄, 잉크젯 인쇄, 닥터링 또는 심지어 딥 코팅일 수 있다.
특정 경우에, 활성층은 공정에 제공되는 다양한 에칭 단계들에서 성막 및/또는 사용되는 다양한 층들에 존재하는 용매들에 불용성이게 하기 위해 가교될 수 있을 것이다.
활성층을 가교시키기 위해 복수의 프로세스들이 사용될 수 있다. 이들 공정들은 다음의 문헌: Guillaume Wantz 외, Polym Int, 63 (2014) 1346-1361에 잘 기재되어 있다.
예를 들어, P3HT와 PCBSD는 1:1의 질량비로 혼합되어 200nm의 두께로 성막될 수 있다. 다음, 일반 용매들에 용해되지 않도록 160℃에서 30분 동안 베이킹된다.
일반적으로, 이 활성층 (3) 은 후속하여 공정에서 사용될 레지스트의 파장에서 5% 보다 높은 투과율을 가질 것이다.
바람직하게, 이 투과율은 이 파장에서 적어도 20%, 또는 심지어 적어도 50%이다.
전술한 바와 같이, 활성층 (3) 은 도 1에서 30으로 참조된 불연속 존들 또는 심지어 결함들을 포함한다.
이들 결함들은 미크론 크기의 홀들 또는 높은 자유 체적을 갖는 존들로 구성될 수 있다. 그것은 다공성 또는 심지어는 고분자 사슬들이 차지하지 않는 체적들의 문제일 수 있다. 이들은 1nm와 100분의 수 미크론 사이의 치수들을 갖는다.
도 2는 공정의 다른 단계 (c) 를 도시하며, 이 단계에서 전도성 층 (2) 이 결함 (30) 을 통해 국부적으로 제거된다.
아래에서 설명하는 바와 같이, 이 단계 (c) 는 실제로는 생략될 수 있을 것이다.
이 국부적인 제거는 에칭 기술, 바람직하게는 습식 에칭 기술을 이용하여, 즉 에천트 용액과의 접촉을 통해 얻어질 것이다. 본 발명의 일 특정 경우에, 에칭은 에천트 용액의 증기들에 샘플을 노광시킴으로써 실행될 수 있을 것이다. 특정 경우들에서, 이 제거는 용매에 의해 얻어진다. 그러나, 이는 나머지 설명에서 일반적으로 사용될 에천트 용액이라는 용어이다.
물론, 에천트 용액은 활성층의 기계적, 광학적 및 전기적 특성을 열화시키지 않도록 선택되어야 한다. 활성층의 전기적 특성은 도전율의 증가 또는 감소, 또는 심지어는 활성층에서의 고유 (intrinsic) 또는 외적 (extrinsic) 전기적 트랩들의 발생으로 인해 열화될 수 있다. 활성층의 광학 특성들의 열화는 예를 들어 원하는 파장에서의 광 흡수 특성들의 감소를 초래할 수 있다. 마지막으로, 기계적 특성들의 열화는 특히 활성층의 디본딩 또는 균열을 초래하거나 활성층이 그 가요성을 잃을 수도 있다.
따라서, 일반적으로, 사용되는 에천트 용액은 선택적일 것이며, 즉 활성층 (3) 을 에칭 또는 어택하지 않고도 전도성층 (2) 을 에칭할 수 있을 것이다.
일반적으로, 에천트 용액은 산 또는 염기일 것이다. 에천트 용액은 순수하거나 또는 심지어는 활성층에 직교하는 용매 또는 물에 희석될 수 있을 것이며, 즉 활성층을 어택하거나 분해할 수 없는 용매일 수 있다. 직교 (orthogonal) 용매들의 예들은 메탄올, 에탄올, 에틸렌 글리콜, 디에틸렌 글리콜 또는 심지어 이소프로판올을 포함할 수 있다.
바람직하게, 에천트 용액은 이온들, 특히 금속 이온들 (Na+ 등) 에 의한 어떠한 오염도 방지하기 위해 물에서, 바람직하게는 탈 이온수에서 희석될 것이다.
당업자는, 전도성 전극의 성질 및 에칭 속도에 따라 강산 (HNO3, HCl, H2SO4, Kl, 옥살산 또는 심지어는 H3PO4) 또는 약산 (옥살산, CH3CO2H 또는 NH4 +), 또는 강염기 (NaOH 또는 KOH) 또는 약염기 (NH3 또는 CH3CO2 -) 의 성질 및 농도를 선택할 수 있을 것이다. 이와 관련하여 독자는 John L. Vossen 및 Werner Kern 편집, Academic Press, New York, 1978의 "박막 프로세스들 (Thin Film Processes)"이라는 저작물을 특히 참고한다.
일반적으로, 에칭 속도는 1과 1000 Å/s 사이이다.
에천트 용액은 활성층 (3) 에 도포되고, 이 활성층 내의 불연속 존들 (30) 을 관통한다. 에천트 용액은 활성층의 모든 표면에 또는 국부적으로 도포될 수 있다. 국부적인 성막은, 복수의 상이한 디바이스들이 동일한 매트릭스-어레이에 위치되고, 그 중 일부는 에천트 용액에 민감한 경우에 사용될 수 있다.
그 후, 에천트 용액은 존들 (30) 을 통해 전도성 층 (2) 에 도달하며, 이것은 층 (2) 이 도 2에서 20으로 식별되는 존들로부터 국부적으로 제거될 수 있게 한다.
전극 (2) 의 조성에 따라, 후자는 하나의 단계에서 또는 복수의 단계들에서, 그리고 하나 이상의 상이한 에천트 용액들을 이용하여 에칭될 수 있을 것이다.
에칭은 일반적으로 활성층의 결함으로부터 동심원으로 진행한다.
일반적으로, 에칭의 지속시간은, 활성층 (3) 의 결함 (30) 을 통해 에칭된 층 (2) 의 에칭된 존 또는 개구 (20) 의 영역이 적어도 이 결함의 영역과 같도록 선택될 것이다. 이 영역들은 여기서 층들 (2 및 3) 의 평면에서 측정된다.
이것은 도 29에 도시되어 있으며, 이 도면은 결함 (30) 과 같은 레벨인 층 (3) 을 위로부터 본 것이다. 그것은 미크론 크기의 홀의 문제이며, 그 입구는 개략적으로 디스크로 표시되어 있다. 디스크는 직경 (d1) 을 갖는다.
더욱이, 도 29는, 에칭되어서 전도체가 없는 층 (2) 의 존 (20) 을 점선으로 나타내어 도시한다. 이러한 존 (20) 은 d1보다 큰 직경 (d2) 의 디스크 형태로 개략적으로 나타낸다.
따라서, 홀의 경우, d2는 d1과 적어도 동일하며, 바람직하게는 적어도 2 d1, 또는 심지어 5 d1과 동일할 것이다.
물론, 불연속 존 (30) 은 디스크의 형상과 다른 형상일 수 있다. 특히 긴 균열의 문제일 수 있다.
어느 경우에나, 존 (20) 은 적어도 결함 크기이고, 바람직하게는 적어도 2배 또는 심지어는 5배 더 큰 크기를 갖는다.
또한, 층 (2) 이 상이한 재료들의 복수의 층들의 적층체 형태를 취할 때, 상이한 에천트 용액들이 또한 연속적으로 사용되어 모든 층 (2) 을 완전히 에칭할 수있게 한다는 점에 유의해야 한다.
일단 에칭이 정지되면, 도 2에 도시된 적층체는 에칭 반응을 정지시키고 활성층 (3) 으로부터의 에천트 용액의 임의의 잔류 흔적을 제거하기 위해 린싱될 것이다.
이러한 린싱 단계는 탈이온수, 직교 용매, 또는 심지어는 직교 용매/물 혼합물 중 적어도 하나의 욕조에 침지함으로써 실행될 것이다. 하나의 변형예로서, 린싱 용액은 린싱 동안 용액의 pH를 완충시키기 위해 (이전의 화학적 어택이 염기성인 경우) 약간 산성일 수 있고 및 그 반대일 수 있다.
물론, 적층체는 또한 적합한 액체를 분사하여 린싱될 수 있으며, 이는 욕조에 침지하는 것의 변형예이다.
예를 들어, 알루미늄 도핑된 ZnO (AZO) 또는 멀티층 유형 (AZO/Ag/AZO 등) 과 같은 전도성 산화물로 만들어진 전극 (2) 은, (특히 제조사 Trans
Figure 112018004106813-pct00001
ne에 의해 TE100 이라는 명칭으로 시판되는) HCl 또는 HCl/FeCl3의 묽은 수용액들에서 에칭될 수 있는 용이성 때문에 유리하게 사용될 수 있을 것이다 (125 nm의 두께가 50℃의 에천트 용액에서 30초 미만에 에칭될 수 있다).
이하, 본 발명에 따른 공정의 다양한 실시형태들이 상세히 설명될 것이다.
먼저, 본 발명에 따른 공정의 제 1 실시형태의 추가 단계들에 관한 도 3 내지 도 6을 참조한다.
따라서, 도 3은 본 발명에 따른 공정의 제 1 실시형태의 또 다른 단계 (d) 를 도시하며, 여기서 네거티브 레지스트의 층 (4) 이 활성층 (3) 상에 성막된다.
관례와 정의에 의하면, 네거티브 레지스트는 노광된 존들에 잔류하는 레지스트이고, 포지티브 레지스트는 노광된 존들로부터 제거되는 레지스트이다.
이 층 (4) 의 두께는 10 ㎚와 100 ㎛ 사이, 바람직하게는 0.2 ㎛와 5 ㎛ 사이이다.
일반적으로, 이 층 (4) 의 두께는 활성층의 결함들의 토폴로지를 커버하기에 충분해야 한다.
이 레지스트는 플루오르화 레지스트, 예를 들어 제조사 Orthogonal에 의해 OSCoR 4000 이라는 명칭으로 시판되는 레지스트일 수 있다. 이 레지스트는 SU-8 범위의 비플루오르화 레지스트들 중 하나일 수 있다.
레지스트는 활성층 (3) 상에 증착에 의해, 또는 바람직하게는 습식 프로세싱에 의해 성막될 수 있다. 바람직하게, 이 레지스트는 슬롯-다이 코팅, 스핀 코팅 또는 분사 코팅에 의해 성막될 것이다.
도 4는 레지스트가 기판의 이면 (10) 을 통해 노광되는 다른 단계 (e) 를 도시한다. 결과적으로, 레지스트는, 도 2를 참조하여 설명된 바와 같이, 전극 (2) 이 존재하지 않는 존들, 및 특히 전극 (2) 이 에칭된 존들 (20) 에 대응하는 존들에서 노광될 것이다.
노광 선량의 범위들은 레지스트들의 데이터시트들에서 권장되는 범위들이며 일반적으로 약 50-100 mJ이다. 바람직하게, 레지스트를 가교하는데 사용되는 선량은 레지스트의 노광 파장에서의 하부층들 (기판 (1), 전극 (2), 활성층 (3)) 의 투과율에 따라 조절될 것이다.
바람직하게, 노광은 활성층의 광산화를 제한하기 위해, 제한된 산소 함량으로 불활성 분위기에서 일어날 것이다.
도 5는 공정의 다음 단계 (f) 를 도시하며, 이 단계에서 노광되지 않은 레지스트 층 (4) 의 존들이 현상된다. 이러한 현상은 하부층, 특히 활성층 (3) 에 직교되어야 하는 현상액에 의해 달성된다. 다시 말해, 이러한 현상액의 성분들은 하부층을 분해하지 않거나 거의 분해하지 않는다.
예를 들어, SU-8 유형의 레지스트의 경우, 현상액은 PGMEA를 기반으로 하는 SU-8 Developer라는 명칭으로 MicroChem에서 시판되는 제품일 수 있을 것이다. OSCoR 4000이라는 명칭으로 시판되는 레지스트의 경우, 현상액은 Orthogonal에 의해 Orthogonal Developer 103 Solution이라는 명칭으로 시판되는 제품일 수 있을 것이다.
도 5는 이러한 현상 단계 (f) 이후에, 층 (2) 의 에칭된 존들 (20) 위에 위치되고, 이에 따라서 활성층 (3) 에 존재하는 결함들 (30) 위에 위치되는 네거티브 레지스트 패드들 (40) 이 얻어짐을 도시한다. 이러한 네거티브 레지스트 패드들 (40) 은 불연속 존들 또는 결함들 (30) 이 전기적으로 패시베이션될 수 있게 하며, 즉 적층체에서 전기적 누설 전류를 생성하도록 하기 쉬운 이들 존들 (30) 이 전기적으로 절연될 수 있게 한다.
도 6은 전도성 제 2 전극을 형성할 전도체의 층 (5) 이 성막되는 단계 (g) 를 도시한다.
이러한 제 2 전극 (5) 은 애노드 또는 캐소드의 역할을 할 수 있을 것이다.
이 층 (5) 의 두께는 5 ㎚와 500 ㎛ 사이, 바람직하게는 8 nm와 30㎛ 사이이다.
흡수를 제공하기 위해 적층체의 상부 비트를 요구하는 소정의 애플리케이션들에서, 이 층 (5) 은 반투명할 것이다. 그것은 또한 불투명할 수도 있다.
따라서, 적층체가 포토다이오드를 형성하고자 할 때, 포토다이오드는 이 전극을 통해 광자들을 흡수할 수 있다.
여기서, "반투명 전극"이라는 표현은 포토다이오드의 원하는 흡수 파장에서 10 % 이상의 투과율을 갖는 전극을 의미하는 것으로 이해된다. 이 투과율은 바람직하게 이 파장에서 40% 초과, 또는 심지어 70% 초과이다.
이 전극 (5) 은 유기 또는 무기 재료 또는 심지어 유기 재료와 무기 재료의 혼합물로부터 형성될 수 있다.
따라서, 이 층 (5) 은 이들 재료들 중 하나의 단일 층의 형태, 복수의 이들 재료들에 기초한 혼합물의 형태, 또는 심지어 단일 재료의 층들 또는 이들 다양한 재료들의 혼합물의 층들의 적층체 형태를 취할 수 있을 것이다.
층 (2) 을 성막하는데 사용된 것들과 동일한 기술들을 사용하여 성막될 수 있을 것이다.
예를 들어, 전극 (5) 은 다음의 층들 중 적어도 하나를 포함하는 단일층 또는 다층일 수 있다: 전극이 반투명이어야 하는 경우 10 nm 미만의 두께를 갖는 금속들 (예를 들어 Ca, Ba, Au, Al, Ag, Pd, Pt, Ti 또는 TiW), 단일층 형태의 금속 산화물 (예를 들면, ITO, GZO, AZO 또는 ZnMgO) 또는 삼중층 형태 (예를 들어, ITO/Ag/ITO, ZnO/Ag/ZnO 또는 AZO/Ag/AZO) 의 금속 산화물, PANI, PEDOT/PSS 또는 Plexcore OC1100과 같은 전도성 중합체, 그래핀 또는 탄소 나노튜브와 같은 탄소-함유 전도체가 있다.
상기 기술된 재료들은 연속 필름들 또는 나노와이어들 (예를 들어, Ag, Cu, Au 또는 ITO의 나노와이어들) 의 삼투 네트워크들 형태로 채용될 수 있을 것이다.
계면층들은 예를 들어 일 함수를 고정하기 위해 전극 (5) 앞에 선택적으로 성막될 것이다.
예로서, 최종 디바이스가 다이오드 거동을 갖는다면, 바람직하게는 전극들 (2 및 5) 이 상이한 일 함수들을 가질 필요가 있다. 이를 달성하기 위해, 채용된 전도성 층의 일 함수, 또는 소자에 대해 요구되는 값으로 일 함수를 고정하기 위해 전극의 일 함수를 변조시키는 계면 층의 일 함수가 사용된다.
예로써 계면 층들은 5 nm 미만의 두께를 갖는 LiF, Ca 및 Ba; PEI 또는 PEIE; 금속 산화물들 (TiOx, ZnOx, MoO3, CsCO3, WO3); 공액 고분자 전해질 (PFN); 또는 나피온을 언급할 수 있다.
도 7 내지 도 12에 도시된 본 발명에 따른 공정의 제 1 실시형태의 일 변형예에서, 보호층 (6) 은 도 2 및 도 3을 참조하여 상술된 단계 (c) 및 단계 (d) 사이에서 활성층 상에 성막된다.
도 7 및 도 8은 이 보호 또는 버퍼 층 (6) 이 활성층 (3) 과 레지스트 층 (4) 사이에 성막됨을 도시한다. 이 층 (6) 은 레지스트로부터 활성층 (3) 을 보호하는 역할을 한다. 이 층 (6) 은 전기 절연성을 갖는다.
그것은 습식 프로세싱 또는 증착에 의해 성막될 수 있다.
그것은 1 nm와 20 ㎛ 사이의 두께를 갖는다.
그것은 예를 들면 Parylene®, ALD에 의해 성막된 산화물 층 (금속 산화물 Al 2 O 3 , 금속 질화물 SIN) 또는 ASAHI 의해 Cytop® 이라는 명칭으로 판매되는 것과 같은 플루오로폴리머일 수 있다.
도 9 및 도 10은 도 4 및 도 5를 참조하여 기재된 단계들과 동일한, 레지스트를 노광 및 현상하는 단계 (e) 및 단계 (f) 를 나타낸다.
이후, 이 층 (6) 은 레지스터의 노광 및 현상의 단계 (e) 및 단계 (f) 이후 습식 에칭에 의해 또는 플라즈마 에칭에 의해 에칭된다.
이 에칭 단계는 도 11에 도시된다.
따라서, 층 (6) 은 상기 결함 존들 (30) 상에 존재하는 레지스트 패드들 (40) 하에서 존재한다.
도 12는 도 6을 참조하여 기재된 것과 동일한, 전도성 제 2 전극을 형성하는 단계 (g) 를 나타낸다.
이하, 본 발명에 따른 공정의 이러한 제 1 실시형태의 제 1 예를 기재할 것이다.
유기 포토다이오드들이 유리로 제조된 강성 기판 상에 제조되도록 한다.
제 1 전극 (2) 은 알루미늄으로 제조되며 100nm 두께를 가진다.
그것은 마이크로일렉트로닉스에서 표준인 기술들로 국한되는 캐소드 스퍼터링에 의해 성막된다. 이후 전극 (2) 은 RIE 플라즈마 프로세스를 사용하여 제거된다.
스핀 코팅에 의해, 또는 슬롯-다이 코팅, 스크린 인쇄, 로토그라비아 인쇄, 잉크젯 인쇄 또는 스프레이 코팅과 같은 다른 인쇄 기술들에 의해 전극 (2) 의 전체 표면 상에 두께 150 nm의 벌크 헤테로접합 활성층 (3) 이 성막된다.
활성층은 공여체/수용체 블렌드이고, 공여체는 아마도 공액 폴리머 레지오레귤러 폴리(3-헥실티오펜)이고 수용체는 풀러렌-유도체 분자 60PCBM이다. 공여체와 수용체는 블렌드에서 1:1의 비를 갖는다.
다음, 적층체는 알루미늄 에천트 용액에 침지된다 (예를 들어 60℃의 온도에서의 Fujifilm의 Alu Etch 1960 (25 vol H3PO4 + 1 vol HNO3 + 5 vol CH3COOH + H2O), 에칭 속도는 v = 7 nm/s 임).
이어서, 층 (3) 은 탈이온수에서 풍부하게 린싱된 다음 건조된다.
Orthogonal에 의한 OSCoR 4000이라는 명칭으로 판매되는 유형의 레지스트 (4) 는 1㎛의 두께를 얻기 위해 활성층 (3) 상에 스핀 코팅에 의해 성막된다. 얻어진 레지스트 층 (4) 은 90℃에서 1 분간 베이킹된다. 다음, 365 nm의 파장 및 100mJ/㎠의 선량으로 기판의 이면 (10) 을 통해 노광된다. 90℃에서 1분간 포스트 베이크 (post-bake) 단계로 언급되는 것을 수행한다. 그것은 노광 존들에서 레지스트를 충분히 경화시켜서 현상 단계에서 제거되지 않게 할 수 있게 한다.
다음, 레지스트 층 (4) 의 비노광 존들은 90초 동안 현상되고 Orthogonal에 의해 공급되는 "Developer 103"이라는 명칭하에서 판매되는 현상액을 사용하여 현상된다.
마지막으로, 제 2 전극 (5) (애노드) 이 성막된다. 그것은 PEDOT-PSS의 100 nm의 계면 층을 포함하며, 그 위에 증착된 Ag의 층이 성막되며, 그 두께는 8 nm이다.
본 발명에 따른 공정의 제 1 실시형태의 또 다른 예에서, 기판 (1) 은 PET로 제조된 가요성 기판이다.
또한, 제 1 전극 (2) (캐소드) 은 두께 100nm의 Cr으로 제조된 불투명 전도성 제 1 층과 두께 30nm의 ZnO로 제조된 계면층으로 불리는 제 2 층의 2 층으로 구성된다.
이들 2 층은 마이크로일렉트로닉스에서 표준인 기술들로 국한되는 캐소드 스퍼터링에 의해 성막된다.
활성층은 이전 예와 동일한 특성을 가지며, 수용체는 풀러렌 유도체 분자 PCBSD일 수 있다. 또한, 활성층을 가교시켜 불용성으로 만들기 위해 활성층을 160℃에서 30 분간 베이킹한다.
제 1 단계에서, 적층체는 30초 동안 ZnO 에천트 용액 (예를 들어, Trans
Figure 112018004106813-pct00002
ne에 의해 레퍼런스 TE100으로 판매되는 용액) 에 침지된다.
제 2 단계에서, 적층체는 Cr 에천트 용액에 침지된다 (예를 들어 Chrome Etch ((5-10%) 질산 / (20-25%) 디암모늄 세륨 헥사니트레이트, 에칭 속도 V = 10 nm/min)).
다음, 이 활성층은 탈이온수에서 풍부하게 린싱된 다음 건조된다.
2 ㎛의 SU-8 레지스트가 스핀 코팅에 의해 활성층 위에 성막된다. 다음, 이 층을 100℃에서 1 분간 베이킹한다.
다음, 365 nm의 파장과 100 mJ/cm²의 선량으로 기판 이면을 통해 노광한다. 다음, 레지스트의 비노광 존들은 PGMEA 기반의 현상액을 사용하여 90 초 동안 현상된다.
마지막으로, 전극 (5) (애노드) 이 성막된다. 전극 (5) 은 PEDOT-PSS로 제조된 100 nm의 계면층을 포함하며, 그 계면층 위에 2D 삼투 네트워크 형태의 반투명한 Ag-나노와이어층이 성막된다.
이하, 도 7 내지 도 12에 도시된 제 1 실시형태의 변형예의 예를 설명할 것이다. 이 변형예는 유리로 제조된 강성 기판 상에 유기 포토다이오드들이 제조되도록 한다.
제 1 전극 (캐소드) 은 3개 층들 AZO/Ag/AZO의 적층체로 구성되고, 이들 3개 층들은 각각 600 nm, 10 nm 및 600 nm의 두께를 갖는다.
이러한 제 1 전극 (2) 은 마이크로일렉트로닉스에서 표준인 기술들로 국한되는 캐소드 스퍼터링에 의해 성막된다.
활성층 (3) 은 상술한 제 1 예의 것들과 동일한 특성을 갖는다.
이후, 적층체는 AZO 에천트 용액 (예를 들어 Trans
Figure 112018004106813-pct00003
ne에 의해 TE100 명칭으로 판매되는 용액), 이후 Ag 에천트 용액 (예를 들어, 4CH3COH + 1NH4OH + 1H2O2와 같은 용액, 에칭 속도 v = 6 nm/s), 마지막으로 AZO 에천트 용액에서 60초 동안 침지된다.
이어서, 층 (3) 은 탈이온수에서 풍부하게 린싱된 다음 건조된다.
Cytop®으로 제조된 보호 또는 버퍼 층은 스핀 코팅에 의해 활성층 (3) 상에 성막되어 300 nm의 두께를 얻는다.
층 (3) 의 표면은 플라즈마로 활성화되어 습윤화된다.
1 ㎛의 SU-8 레지스트가 층 위에 성막된다.
레지스트는 이후, 365 nm의 파장과 100 mJ/cm²의 선량으로 기판 이면을 통해 노광된다.
마지막으로, 레지스트의 비노광 존들은 PGMEA 기반의 현상액을 사용하여 40 초 동안 현상된다.
레지스트 패드들을 마스크로 사용하여, 버퍼층 (6) 을 (예를 들어, CT-SOLV 180이라는 명칭하에 판매되는) 플루오르화 용매에 30초 동안 침지시킴으로써 에칭한다.
제 2 전극 (5) 은 제 1 예에서 설명한 바와 같이 제조된다.
공정의 이러한 제 1 실시형태의 문맥에서, 제 1 전극이 활성층의 불연속 존들을 통한 화학적 어택에 의해 국부적으로 제거되는 단계 (c) 는 생략될 수 있음을 주목해야 한다.
이 경우, 레지스트는 전극 (2) 을 통해 활성층 (3) 의 결함들 (30) 의 존들에 대응하는 존들에서 노광된다.
이하, 본 발명에 따른 공정의 제 2 실시형태의 추가 단계들에 관한 도 13 내지 도 18을 참조한다. 따라서, 제 1 전극 (층 2) 은 불투명하다.
따라서, 도 13은 도 1 및 도 2에 도시된 단계들 (a) 내지 (c) 후에 활성층 (3) 상에 제 2 전극 (5) 이 직접 형성되는 본 발명에 따른 공정의 제 2 실시형태의 단계 (g) 를 나타낸다.
이 제 2 전극 (5) 은 도 6을 참조하여 기술된 전극과 동일한 특성을 가질 수 있지만, 적어도 레지스트의 파장에서 투명해야 함에 유의한다. 또한 동일한 기술들을 사용하여 성막될 수도 있다.
전극 (5) 은 포토다이오드의 흡수 파장을 차단하지 않고 레지스트의 파장을 차단하도록 설계될 수 있다.
실제로, 이것은 공정의 제 2 실시형태에서, 단계 (g) 가 단계 (c) 와 단계 (d) 사이에서 수행됨을 의미하며, 이 단계 (d) 는 이제 도 14를 참조하여 설명된다.
이 단계 (d) 는 제 2 전극 (5) 상에 포지티브 레지스트의 층 (7) 을 성막하는 것으로 이루어진다.
이 층 (7) 은 증착 또는 바람직하게는 습식 프로세싱에 의해, 특히 슬롯-다이 코팅, 스핀 코팅 또는 스프레이 코팅에 의해 성막될 수 있다.
이 층 (7) 의 두께는 10 ㎚와 10 ㎛ 사이, 바람직하게는 0.2 ㎛와 5 ㎛ 사이이다.
이 레지스트는 Microchemicals에 의해 Shipley S1818, Shipley S1814, Shipley S1828, Shipley Megaposit SPR220, 시리즈 AZ9260 또는 AZTX1311-DUV라는 명칭으로 판매되는 레지스트들 중 하나일 수 있다.
도 15는 레지스트가 기판의 이면 (10) 을 통해 노광되는 다른 단계 (e) 를 도시한다. 따라서, 레지스트는, 제 1 전극 (2) 이 존재하지 않는 존들, 및 특히 전극 (2) 이 에칭된 존들 (20) 에서 노광될 것이다.
전극 (2) 이 공간적으로 국부화되어 있는 한, 레지스트의 파장에서 투명할 수 있는 전극 (2) 주위에 존들이 있다. 따라서, 레지스트는 전극 (2) 주위의 이들 존들에서 노광될 것이다.
이 레지스트 층의 노광 조건은 도 3 내지 도 6을 참조하여 설명한 레지스트 층 (5) 에서 설명한 것들과 동일하므로 상세한 설명은 생략한다.
도 16은 공정의 단계 (f) 를 도시하며, 이 단계에서 레지스트 층 (7) 이 현상된다.
이 단계는 하부층들, 특히 활성층 (3) 및 제 2 전극 (5) 에 대해 직교인 현상액을 사용하여 수행된다.
예를 들어, MF319 (Shipley), AZ® 726 MIF (Clariant) 및 MF-26A (Shipley) 라는 명칭으로 판매되는 현상액들을 언급할 수 있다.
따라서, 도 16은, 단계 (f) 의 말미에서, 레지스트 층 (7) 은 레지스트가 존재하지 않는 활성층 (3) 의 결함 (30) 위에 위치한 존들 또는 홀들 (70) 을 포함한다. 실제로, 이들 결함들 (30) 과 같은 레벨, 및 활성층 (3) 및 제 2 전극 (5) 으로 구성된 어셈블리의 어느 한쪽에는 존들 (20 및 70) 이 있기 때문에 재료가 존재하지 않는다.
도 17은 제 2 전극 (5) 을 에칭하는 단계 (h) 를 도시한다.
이러한 에칭은 레지스트 층 (7) 에 형성된 홀들 (70) 에서 발생한다.
이러한 에칭 단계는 화학적 및/또는 물리적 프로세싱을 사용하여 수행된다.
화학적 프로세싱은 에천트 용액들 또는 용매들을 사용하는 것으로 이루어진다. 예를 들어 물리적 프로세싱은 RIE 플라즈마들을 사용하는 것으로 이루어진다.
에칭은 활성층 (3) 의 상부 표면에서 또는 활성층 (3) 의 두께에서, 또는 활성층이 완전히 에칭된 후에 제 1 전극 (2) 과 같은 레벨에서 정지할 것이다.
도 17은 에칭이 활성층 (3) 의 상부 표면에서 정지되는 상황을 도시한다. 이것으로 개구 (50) 가 제 2 전극 (5) 에 형성된다.
도 17은 제 2 전극 (5) 이 주로 제 1 전극 (3) 이 존재하는 존들에 대면하는 존들에 위치하는 것을 도시한다.
즉, 레지스트 층 (7) 의 성막에 의해, 결함 존들 (30) 을 둘러싼 영역들에서 제 2 전극 (5) 을 에칭할 수 있다. 따라서, 이들 존들 (30) 은 개구들 (20) 의 형성에 의해 제 1 전극 (2) 으로부터 및 개구들 (50) 에 의해 제 2 전극 (5) 으로부터 전기적으로 분리된다.
도 18은 에칭 단계 (h) 후에 레지스트를 제거하는 것으로 이루어지는, 이 공정의 추가 단계 (i) 를 도시한다.
이 단계는 예를 들어 아세톤과 같은 하부 층들에 대해 직교인 용매에 의해 실행된다.
이 단계는 선택 사항이다.
이 공정의 제 2 실시형태의 문맥에서, 도 2를 참조하여 기재된 단계 (c) 가 또한 생략될 수 있고, 레지스트는 전극 (2) 을 통해 활성층 (3) 의 결함들 (30) 에 대응하는 존들 (30) 에서 노광되는 점에 유의해야 한다.
도 13 내지 도 18에 나타낸 공정의 일 변형 실시형태에서, 보호층이 제 2 전극 (5) 상에, 즉 단계 (g) 와 단계 (d) 사이에 성막된다.
이 보호층의 기능은 레지스트로부터 제 1 전극 (2), 활성층 (3) 및 전극 (5) 을 보호하는 것이다.
보호층은 전도성이거나 절연성일 수 있다.
보호층은 레지스트의 노광 파장을 통과시키는 성질을 가져야 한다.
따라서, 이 보호층은 금속, 예를 들어 Ag, Au, Al 또는 Ti 이거나, PECVD, CVD, ALD에 의해 증착 (예를 들어 Parylene® 또는 금속) 에 의해 성막된 유전체이거나, 또는 용액 (예를 들어, 폴리스티렌, 폴리비닐페놀, Cytop, 시클로올레핀 또는 PMMA) 에서 성막된 유전체의 박층 (두께가 <15 nm) 일 수 있다.
이 보호층은 도 16에 도시된 레지스트의 현상 단계 (f) 와 도 17에 도시된 에칭 단계 (h) 사이의 화학적 프로세싱 또는 물리적 프로세싱에 의해 에칭될 것이다.
이 공정의 제 2 실시형태는 도 1 내지 도 12를 참조하여 기술된 제 1 실시형태와 관련하여 다음과 같은 이점을 갖는다.
먼저, 포지티브 레지스트들이 사용되도록 하며, 포지티브 레지스트의 선택은 네거티브 레지스트의 선택보다 크다.
또한, 활성층보다 제 2 전극 (5) 상에 레지스트 층을 성막하기가 쉽다. 구체적으로, 레지스트는 활성층이 제조되는 재료를 용해시킬 수 있는 유기 용매들을 함유한다. 대조적으로, 전극 (5) (금속, 금속 산화물, 전도성 중합체 등) 의 다양한 유형은 유기 용매에 민감하지 않거나 또는 그다지 민감하지 않다.
마지막으로, 제 2 전극 (5) 은 활성층이 단계 (f) 및 (i) 에서 레지스트를 용해시키는데 사용된 용매들로부터 보호되도록 한다.
이하, 본 발명에 따른 공정의 이러한 제 2 실시형태의 예를 기재할 것이다.
그것은 유리로 만들어진 강성 기판 위에 유기 포토다이오드를 제조한다.
제 1 전극 (2) 은 금으로 제조되며, 두께는 100nm이다.
이러한 제 1 전극 (2) 은 마이크로일렉트로닉스에서 표준인 기술들로 국한되는 캐소드 스퍼터링에 의해 성막된다.
다음, 전극 (2) 은 스핀 코팅에 의해 성막되는 두께 20 nm의 PEIE 층으로 덮힌다. 이 층은 PEIE 단분자층만 전극 (2) 의 표면에 흡수되도록 하기 위해 탈이온수에서 풍부하게 린싱된다.
다음, 스핀 코팅에 의해, 또는 슬롯-다이 코팅, 스크린 인쇄, 로토그라비아 인쇄, 잉크젯 인쇄 또는 스프레이 코팅과 같은 다른 인쇄 기술들을 이용하여 전극 (2) 의 전체 표면 상에 두께 150 nm의 벌크 헤테로접합 활성층 (3) 이 성막된다.
활성층은 공여체/수용체 블렌드이고, 공여체는 아마도 공액 폴리머 PCPDTBT이고 수용체는 풀러렌-유도체 분자 60PCBM이다. 공여체와 수용체는 블렌드에서 1:1.5의 비를 갖는다.
이후 적층체는 금 에천트 용액에 10 분 동안 침지된다.
에천트 용액은 KI/I2 (예를 들어, VOLUSOL, 100nm의 Au를 100 s에 에칭될 수 있게 함) 를 기반으로 한 시판되는 혼합물이다.
다음, 활성층 (3) 은 탈이온수에서 풍부하게 린싱된 다음 건조된다.
마지막으로, 제 2 전극 (5) (애노드) 이 성막된다. 그것은 PEDOT-PSS로 제조된 100 nm의 계면 층을 포함하며, 그 위에 증착된 Ag 층이 성막되며, 그 두께는 8 nm이다.
Shipley에 의해 S1818이라는 명칭으로 판매되는 레지스트 층은 스핀 코팅에 의해 제 2 전극 (5) 상에 성막된다.
이 층의 두께는 1㎛이다.
레지스트는 이후 365 nm의 파장과 100 mJ/cm²의 선량으로 기판 이면 (10) 을 통해 노광된다. 다음, 레지스트는 MF319라는 명칭으로 40초 동안 판매된 현상액을 사용하여 현상된다.
다음, 전극 (5) 은 RIE (반응성 이온 에칭) 산소 플라즈마를 사용하여 완전히 에칭 제거된다.
마지막으로, 레지스트는 아세톤 배쓰에서 30초 동안 침지함으로써 제거된다.
도 17을 참조하면, 제 2 전극 (5) 은 주로 제 1 전극 (2) 이 존재하는 존들에 대면하는 존들에 위치하는 것으로 나타났다.
단일 다이오드들과 같은 단위 디바이스들의 경우 또는 픽셀 매트릭스 어레이들의 경우 결과가 달라질 것이다.
거시 크기 (직경 ~ 1mm) 의 단일 다이오드들의 경우, 결과적으로 전극 (5) 에 대한 전기적 접촉이 다이오드의 활성 영역에서 이루어져야 하는데, 이는 전극 (5) 및 전극 (2) 사이의 오버랩 존에 대응한다.
전기 접점을 전극 (5) 에 재분배하는 것이 바람직한 경우, 전극 (5) 을 전기 접점 재배치 패드에 연결시키는 전도성 제 3 층 또는 제 3 전극을 추가할 필요가 있다. 제 3 전극은 전극 (5) 이 초기에 보호된 결함을 단락시키는 것을 방지하기 위해 다이오드의 작은 영역에서 전극 (5) 에 연결된다.
픽셀 매트릭스 어레이의 경우, 에칭 단계 (h) 의 말미에서, 제 2 전극 (5) 은 더 이상 연속 층을 형성하지 않는다. 따라서, 픽셀들은 서로 분리된다.
도 30은 그러한 픽셀 매트릭스-어레이를 도시한 단면도이다.
따라서, 도 30은, 행으로 배치된, 제 1 전극 (2) 의 패드들 (22) 의 행을 배치하고, 이들 사이에 배치된 행 패드들 (21) 을 도시한다.
제 1 전극 패드들 (22) 및 행 (또는 열) 패드들 (21) 은 불투명한 존들이다.
따라서, 단계 (d) 내지 (h) 가 실행된 후에, 도 30에 도시된 매트릭스-어레이가 얻어진다.
이 도면은 활성층 (3) 의 결함 (30) 및 패드 (22) 의 결함 (30) 에 대면하는 존 (220) 을 도시하며, 이 존들에서 패드가 에칭되었다.
따라서, 매트릭스-어레이들의 경우, 전극 (5) 이 다시 한번 연속되도록 하기 위해 단계 (i) 이후에 추가 단계를 마련할 필요가 있다.
제 1 해결책은, 모든 전극 패드들 (5) 을 함께 재접속시켜 연속적인 전도성 층을 얻기 위해, (전극 (5) 의 것과 동일한 성질 또는 그렇지 않은 성질의) 적어도 하나의 전도성 층을 성막하는 것으로 구성된다.
도 31은 이 전도성 층 (8) 을 도시하고, 이 층이 제 2 전극 (5) 의 패드들을 전기적으로 접속하는 전도성 라인들로 구성되는 한 국부적임을 나타낸다.
실제로, 이 전도성 층 (8) 은 활성층 (3) 에 존재하는 결함들을 통해 제 1 전극 (2) 을 단락시키는 것을 방지하기 위해 국부화될 필요가 있다.
또 다른 변형예는 레지스트의 노광 파장에서 불투명한 제 1 전극 (2) 의 패드들 사이에 위치하는 공간들을 만드는 것으로 구성된다.
따라서, 도 32에 도시된 바와 같이, 이 파장에서 불투명한 재료의 층 (11) 은 제 1 전극 (2) 의 패드들 (22) 사이에 성막될 수 있으며, 단계 (g) 및 단계 (d) 는 도 13과 도 14를 참조하여 기재된 바와 같이 실행된다.
약 365nm의 파장에 대해, 이 국부적 층 (10) 은 폴리이미드, 예를 들어 NISSAN SE5291로 판매되는 폴리이미드 또는 SK-3000L (Fujifilm) 과 같은 네거티브 레지스트로 제조될 수 있으며, 이 층 (10) 은 두께가 0.1 ㎛ 내지 5㎛이다.
이 불투명한 층 (11) 은 마스크로서 작용한다. 따라서, 단계 (e) 에서, 레지스트 층은 결함이 존재하는 한, 제 1 전극 (2) 의 패드들 위에 위치한 존에서만 노광될 수 있다.
도 33은 기판 (1) 을 통해 레지스트를 노광하는 단계 (e) 및 레지스트를 현상하는 단계 (f) 이후의 매트릭스-어레이를 도시한다. 이들 단계들 (e) 및 (f) 는 도 15 및 16을 참조하여 기술된 바와 같이 실행된다.
도 34는 도 17 및 도 18을 참조하여 기술된 바와 같이, 제 2 전극 (5) 을 에칭하는 단계 (h) 및 레지스트를 제거하는 단계 (i) 이후의 이 매트릭스-어레이를 도시한다.
도 34는 제 2 전극 (5) 을 에칭하는 이 단계 후에도, 제 2 전극 (5) 이 연속적인 층의 형태로 남아 있음을 도시한다. 따라서, 도 31에 도시된 바와 같이 국부화된 제 3 전극을 성막할 필요가 없다.
이 변형예는 화소들 간의 피치가 작은 매트릭스-어레이들에 유리하게 사용된다.
이하, 본 발명에 따른 공정의 제 3 실시형태에 대응하는 추가 단계들을 나타낸, 도 19 내지 도 24를 참조한다.
도 19는 도 1 및 도 2에 도시된 단계들 (a) 내지 (c) 이후에 포지티브 레지스트의 층 (7) 이 활성층 (3) 상에 성막되는 본 발명에 따른 공정의 제 3 실시형태의 또 다른 단계 (d) 를 나타낸다.
이 레지스트 층은 도 14를 참조하여 기술된 것과 동일한 특성을 가질 수 있다.
또한 동일한 기술들을 사용하여 성막될 수도 있다.
따라서 레지스트 층 (7) 은 더 상세히 설명되지 않을 것이다.
도 20 및 도 21은 레지스트 층의 노광 단계 (e) 및 현상 단계 (f) 를 나타낸다.
이들 단계들 (e) 및 (f) 는 도 15 및 16을 참조하여 기술된 방식으로 실행될 수 있다.
따라서, 이들 2 단계들은 보다 상세히 기재되지 않을 것이다.
도 21은, 단계 (f) 의 말미에서, 홀들 (70) 이 층 (7) 형성되었음을 도시하며, 이들 홀들은 전극 (2) 이 단계 (c) 에서 에칭된 존들 (20) 에 대면하여 위치된다.
도 22는 이 공정의 추가 단계 (j) 가 레지스트 층 (7) 상에 그리고 레지스트 층 (7) 에 제조된 홀들 (70) 과 같은 레벨의 활성층 (3) 상에 전기적으로 절연된 보호층 (9) 을 성막하는 것으로 구성되는 것을 나타낸다.
이러한 보호층은 플루오로폴리머 또는 환형 폴리올레핀 타입의 절연성 폴리머일 수 있거나, 또는 (예를 들어, Al2O3과 같은 금속 산화물 또는 SiN과 같은 금속 질화물) 에 의해 성막된 층, 또는 (예를 들어 Parylene®의) 증착에 의해 성막된 층일 수 있다.
이 층 (9) 이 적층체 표면에 합치하는 한, 활성층 (3) 의 결함 (30) 을 덮을 수 있다.
도 23은 레지스트 (7) 를 제거함으로써 보호층 (9) 을 국부적으로 제거하는 것으로 구성된 본 공정의 상보적인 단계 (k) 를 도시한다. 이 제거는 레지스트를 용매 (예를 들어, 아세톤) 중 하나에 침지시켜 레지스트를 용해시킴으로써 달성되며,이 방법은 "리프트 오프 (lift off)"로 알려져 있다. 용매는 층 (9) 아래에 침투하고, 레지스트를 용해시키고 용해된 존들에서 층 (9) 을 리프트 오프할 것이다.
이러한 제거 단계를 유리하게 하기 위해, 보호층은 전극 (2) 을 넘어 샘플 존들에서 불연속적이고 개방될 수 있다. 이러한 개구부들은, 예를 들어 부가적으로 보호층의 성막 동안 직접인 국부화에 의해, 또는 감산적으로 레이저 절삭에 의해 생성될 수 있다.
도 23은 이 단계 (k) 이후에 전기 절연체로 제조된 패드들 (90) 이 얻어지는 것을 도시하며, 이들 패드들은 층 (2) 의 에칭된 존들 (20) 및 활성층 (3) 에 존재하는 결함들 위에 위치한다. 이들 패드들 (90) 은 적층체에서의 전기 누설 전류들을 발생시키는 존들 (30) 이 전기적으로 절연되게 한다.
도 24는 이 공정의 마지막 단계 (g) 를 도시하며, 이 단계에서 제 2 전극 (5) 은 활성층 (3) 상에 성막된다.
이 제 2 전극 (5) 은 도 6을 참조하여 기술된 것과 동일한 특성들을 가질 수 있다. 또한 동일한 기술들을 사용하여 성막될 수도 있다.
따라서, 이들 2 단계 (5) 는 보다 상세히 기재되지 않을 것이다.
이 공정의 제 3 실시형태의 문맥에서, 도 2를 참조하여 기재된 단계 (c) 가 또한 생략될 수 있고, 레지스트는 전극 (2) 을 통해 활성층 (3) 의 결함들 (30) 에 대응하는 존들 (30) 에서 노광되는 점에 유의해야 한다.
변형예로서, 다른 보호층은 단계 (c) 와 단계 (d) 사이에 성막된다. 따라서, 이러한 보호층은 활성층 (3) 상에 성막되고, 레지스트로부터 제 1 전극 (2) 및 활성층 (3) 을 보호하는 역할을 한다.
이 보호층은 전기적으로 절연되어야 하고 레지스트의 노광 파장을 통과시키는 성질을 가져야 한다.
보호층은 증착 (예를 들어, Parylene®) 에 의해, PECVD, CVD, ALD에 의해 성막되거나, 또는 (예를 들어, 폴리스티렌, 폴리비닐페놀 또는 Cytop® 또는 시클로올레핀 등) 에서 성막된 유전체로 제조될 수 있다.
다음, 이러한 보호층은 도 23 및 도 24에 도시된 단계 (k) 와 단계 (g) 사이의 화학적 프로세싱 또는 물리적 프로세싱에 의해 에칭된다.
이하, 본 발명에 따른 공정의 이러한 제 3 실시형태의 예를 기재할 것이다. 유기 포토다이오드들이 유리로 제조된 강성 기판 상에 제조되도록 한다.
제 1 전극 (2) (애노드) 은 크롬으로 제조되며, 두께는 10nm이다.
그것은 마이크로일렉트로닉스에서 표준인 기술들로 국한되는 캐소드 스퍼터링에 의해 성막된다. 전극 (2) 은 RIE 플라즈마 프로세스를 사용하여 제거된다.
150nm 두께의 벌크 헤테로접합 활성층 (3) 은 스핀 코팅에 의해, 또는 슬롯-다이 코팅, 스크린 인쇄, 로토그라비아 인쇄, 잉크젯 인쇄 또는 스프레이 코팅과 같은 다른 인쇄 기술들에 의해 제 1 전극 (2) 의 전체 표면 상에 성막된다.
활성층은 공여체/수용체 블렌드이고, 공여체는 아마도 공액 폴리머 PBDTTT-C이고 수용체는 C60 풀러렌 분자이다. 공여체와 수용체는 블렌드에서 1:2의 비를 갖는다.
다음, 적층체는 10 분 동안 Cr 에천트 용액에 침지된다. 에천트 용액은 예를 들어 다음 타입의 혼합물이다: 1 g 의 Ce(SO4)2-2(NH4)2-SO4-2H2O + 5　ml HNO3 + 25　ml H2O, 에칭은 28℃에서 실행되고 에칭 속도는 8.5 nm/min이다.
다음, 층 (3) 은 탈이온수에서 풍부하게 린싱된 다음 건조된다. Shipley에 의해 S1814라는 명칭으로 판매되는 타입의 레지스트 층은 활성층 상에 성막된다. 다음, 365 nm의 파장과 80 mJ/cm²의 선량으로 기판 이면을 통해 노광한다.
레지스트 층은 MF319 (Shipley) 라는 명칭으로 40초 동안 판매된 현상액을 사용하여 현상된다.
50 nm의 두께를 갖는 Al2O3 보호층은 ALD에 의해 성막된다. 엑시머 레이저를 채용하는 애블레이션 (ablation) 을 사용하여, 전극 (2) 을 넘는 존들에서, 보호층 위치에 직경이 50㎛ 미만인 영역들이 개방된다. 이러한 개방 존들은 용매가 레지스트를 용해시키고 버퍼층을 통해 침투하여 리프트 오프가 달성되도록 할 것이다.
다음, 레지스트를 아세톤 배쓰에서 1분 동안 스트립핑한다.
마지막으로, PEDOT/PSS로 구성되며 두께 50nm인 전극 (5) (캐소드) 을 스핀 코팅에 의해 성막한다.
도 25 내지 도 28은 본 발명에 따른 공정의 제 3 실시형태의 변형예를 도시한다.
이 변형예는 도 1 및 도 2를 참조하여 기술된 단계 (a) 내지 (c) 및 도 19 내지 도 21을 참조하여 기술된 단계 (d) 및 (f) 후에 이루어진다.
이 변형예는 활성층 (3) 을 에칭하는 단계 (l) 를 포함한다.
이 단계 (l) 는 도 25에 나타내진다.
이러한 에칭은 레지스트 층 (7) 에 형성된 홀들 (70) 에서 실행된다.
예를 들어, 습식 프로세싱에 의해, 예를 들어 용매들에서의 용해에 의해, 또는 물리적 프로세싱에 의해, 특히 RIE 플라즈마를 이용하여 실행된다.
따라서, 도 25에 도시된 바와 같이, 적층체는 완전히 제거되고, 에칭된 제 1 전극 (2) 의 존들 (20) 과 같은 레벨이 된다.
도 26은 다음 단계 (j) 를 도시하며, 여기서 보호층 (9) 이 적층체 상에 성막된다.
이 층 (9) 은 도 22를 참조하여 설명한 보호층과 동일한 특성을 가질 수 있다. 또한 동일한 기술들을 사용하여 성막될 수도 있다. 따라서, 이를 보다 상세히 기재하지 않을 것이다.
도 26은 이 층 (9) 이 적층체의 표면과 합치하고 미리 에칭된 제 1 전극 (2) 의 존들 (20) 에서 기판 (1) 과 접촉하게 될 것임을 도시한다.
도 27은 층 (7) 에 존재하는 레지스트를 제거하는 단계 (k) 를 나타낸다.
레지스트의 이러한 제거는 도 23을 참조하여 상술한 방식으로 달성될 수 있으며 더 상세히 설명되지 않을 것이다.
도 27은 레지스트 층 (7) 의 성막에 의해, 결함 (30) 과 동일한 레벨의 활성층 (3) 을 에칭하는 것이 가능하였고, 이에 따라 결함이 제거되었다는 것을 도시한다. 또한, 보호층 (9) 은 제 1 전극 (2) 과 제 2 전극 (5) 이 분리되도록 허용한다.
도 28은 전도성 제 2 전극 (5) 이 적층체 상에 성막되는 단계 (g) 를 도시한다.
이 단계 (g) 는 도 6을 참조하여 상술한 방식으로 실행될 수 있으므로 더 상세히 설명하지 않을 것이다.
또한, 활성층 (3) 상에 또 다른 보호층을 제공함으로써, 본 발명에 따른 공정의 이 제 3 실시형태의 2가지 변형예들을 조합하는 것이 가능하며, 이 보호층은 도 25에 나타낸 바와 같이 활성층을 에칭하는 단계 (l) 이전에 에칭된다.
본 발명에 따른 공정의 제 3 실시형태의 문맥에서, 제 1 전극 (1) 이 포토다이오드의 흡수 파장을 차단하지 않고, 레지스트의 파장을 차단하도록 설계된다면, 제 2 전극 (5) 의 투과율은 중요하지 않다는 점에 유의해야 한다.
이하, 도 25 내지 도 28을 참조하여 기재된 변형예의 예시적인 실시형태를 설명할 것이다.
유기 포토다이오드들이 유리로 제조된 강성 기판 상에 제조되도록 한다.
제 1 전극 (2) (애노드) 은 금으로 제조되며, 두께는 100 nm이다.
그것은 마이크로일렉트로닉스에서 표준인 기술들로 국한되는 캐소드 스퍼터링에 의해 성막된다.
스핀 코팅에 의해, 또는 슬롯-다이 코팅, 스크린 인쇄, 로토그라비아 인쇄, 잉크젯 인쇄 또는 스프레이 코팅과 같은 다른 인쇄 기술들에 의해 전극 (2) 의 전체 표면 상에 두께 10 nm의 벌크 헤테로접합 활성층 (3) 이 성막된다.
활성층은 공여체/수용체 블렌드이고, 공여체는 아마도 공액 폴리머 TFB이고 수용체는 풀러렌 유도체 분자 PCBSD이다. 공여체와 수용체는 블렌드에서 1:2의 비를 갖는다.
또한, 활성층을 가교시켜 불용성으로 만들기 위해 활성층을 160℃에서 30 분간 베이킹한다.
이후 적층체는 Au 에천트 용액에 10 분 동안 침지된다.
에천트 용액은 KI/I2 (예를 들어, VOLUSOL, 100nm의 Au를 100 s에 에칭될 수 있게 함) 를 기반으로 한 시판되는 혼합물이다.
다음, 층 (3) 은 탈이온수에서 풍부하게 린싱된 다음 건조된다.
Shipley에 의해 S1818라는 명칭으로 판매되는 레지스트의 층이 활성층 상에 성막된 다음, 기판의 이면을 통해 365 nm의 파장 및 80 mJ/cm2의 선량으로 노광된다.
레지스트 층은 MF319라는 명칭으로 40초 동안 판매된 현상액을 사용하여 현상된다.
다음, 활성층은 RIE 아르곤 플라즈마를 사용하여 에칭된다.
다음, 50 nm의 두께를 갖는 Al2O3 보호층은 ALD에 의해 성막된다. 엑시머 레이저를 채용하는 애블레이션을 사용하여, 전극 (1) 을 넘는 존들에서, 보호층 위치에 직경이 50㎛ 미만인 영역들이 개방된다. 이러한 개방 존들은 용매가 레지스트를 용해시키고 버퍼층을 통해 침투하여 리프트 오프가 달성되도록 할 것이다.
다음, 레지스트를 아세톤 배쓰에서 1분 동안 스트립핑한다.
두께 3㎚의 Al 층과 두께 7㎚의 Ag 층으로 이루어지는 전극 (5) (음극) 은 진공 증착법에 의해 마지막으로 성막된다.
본 발명에 따른 공정의 모든 실시형태들에서, 레지스트 층은 적층체의 모든 표면 상에 또는 국부 화된 존들에서만 성막될 수 있음에 유의해야 한다. 이러한 국부적인 성막은 마스크를 사용하여 달성될 수 있다.
본 발명에 따른 공정의 다양한 실시형태들에 대한 설명을 읽을 때, 이 공정은 적층체의 유기 반도체 층을 통한 기생 누설 전류의 문제점이 유기층에서의 취약한 존들을, 이들이 상이한 모르폴로지들의 홀들이든 또는 존들이든 간에, 전기적으로 보호함으로써 해결될 수 있게 한다는 것을 이해할 것이다.
그렇게 하기 위해서, 공정은 FR-2 991 505에서와 같이, 활성층 아래의 전극 존이 이 층에서의 결함들을 통해 국부적으로 에칭되도록 하기 위해 제공될 수 있다. 이러한 국부적인 에칭 단계 (c) 는 활성층의 결함을 보호하는 공정을 더욱 효과적으로 만든다.
또한, 이 공정은 성막될 포지티브 또는 네거티브 레지스트를 제공하며, 이 레지스트는 활성층 아래에 존재하는 전극을 통해 노광된다.
따라서, 공정은, 엄밀하게 전기적 누설 전류의 기원인 취약 존들 상부의 포지티브 레지스트가 개방되거나 네거티브 레지스트가 성막되도록 한다. 이로써, 레지스트가 개방되거나 성막되는 장소는 활성층에 존재하는 결함들과 자체 정렬된다.
레지스트는, 특정 단계들로 인해, 적층체에서 전기적 누설 전류를 발생시킬 수 있는 결함들을 국부적으로 패치함으로써 전기적으로 절연시킬 수 있게 한다.
일반적으로, 본 발명의 제 1 실시형태는 바람직한 실시형태이다. 구체적으로, 이 공정은 가장 적은 단계들을 가지며 가장 구현하기 쉽다. 특히, 추가로 수행하기 까다로운 단계들인 제 2 전극 (5) 또는 활성층 (3) 을 에칭하는 단계를 포함하지 않는다. 마지막으로, 이 공정은 픽셀 매트릭스 어레이들을 얻는데 가장 적합하다.
본 발명에 따른 공정은 수동 또는 능동 매트릭스-어레이들과 같은 보다 복잡한 시스템들에서 또는 이산 컴포넌트들에서 사용된 유기 전자 디바이스들에서의 흠결을 감소시키고 성능을 증가시키는데 유리하게 사용될 수 있다. 이러한 디바이스들은 유기 또는 하이브리드 유기/무기일 가능성이 있다.
이것은 특히 전류 정류 다이오드들, 태양 전지들, 포토다이오드들, 커패시터들, 메모리들, 레이저들, 발광 다이오드들 또는 전계 효과 트랜지스터들에 관한 문제가 될 것이다.
청구범위에 개시된 기술적 특징들 이후에 삽입된 참조 부호들은 단지 기술적 특징들을 보다 쉽게 이해할 수 있도록 의도된 것이며, 결코 그 범위를 제한하지 않는다.

Claims (10)

  1. 전자 디바이스를 위한 적층체인, 제 1 전극/활성층/제 2 전극의 적층체를 제조하는 방법으로서,
    상기 방법은:
    (a) 상기 제 1 전극을 형성하기 위해 기판의 전면 측에 제 1 전도체 층 (2) 을 성막하는 단계;
    (b) 불연속 존들을 포함하는, 유기 반도체 박층의 형태를 취하는 활성층 (3) 을 성막하는 단계를 포함하고,
    상기 방법은 또한:
    (d) 적어도 부분적으로 투명한 상기 기판에 반대인 상기 적층체의 측면에 레지스트 층 (4, 7) 을 성막하는 단계;
    (e) 상기 기판의 이면 (10) 을 통해 상기 레지스트 층 (4, 7) 을 노광하는 단계;
    (f) 상기 레지스트 층을 현상하는 단계; 및
    (g) 전도성 제 2 전극을 형성하기 위해 제 2 전도체 층 (5) 을 성막하는 단계를 포함하는 것을 특징으로 하고,
    레지스트 (7) 는 포지티브이며, 단계 (f) 는 상기 불연속 존들 (30) 과 같은 레벨인 상기 레지스트 층 (7) 에서의 홀들 (70) 의 형성으로 이어지고, 단계 (g) 는 단계 (b) 와 단계 (d) 사이에서 실행되며, 상기 전도성 제 2 전극 (5) 을 에칭하는 단계 (h) 는 단계 (f) 이후에 실행되는, 제 1 전극/활성층/제 2 전극의 적층체를 제조하는 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    에칭하는 단계 (h) 이후에 레지스트 (7) 를 제거하는 것으로 구성되는 추가 단계 (i) 를 포함하는, 제 1 전극/활성층/제 2 전극의 적층체를 제조하는 방법.
  6. 제 1 항에 있어서,
    상기 레지스트 층 (7) 을 성막하는 단계 (d) 이전에, 상기 전도성 제 2 전극 상에 보호층을 성막하는 것으로 구성된 추가 단계를 포함하는, 제 1 전극/활성층/제 2 전극의 적층체를 제조하는 방법.
  7. 전자 디바이스를 위한 적층체인, 제 1 전극/활성층/제 2 전극의 적층체를 제조하는 방법으로서,
    상기 방법은:
    (a) 상기 제 1 전극을 형성하기 위해 기판의 전면 측에 제 1 전도체 층 (2) 을 성막하는 단계;
    (b) 불연속 존들을 포함하는, 유기 반도체 박층의 형태를 취하는 활성층 (3) 을 성막하는 단계를 포함하고,
    상기 방법은 또한:
    (d) 적어도 부분적으로 투명한 상기 기판에 반대인 상기 적층체의 측면에 레지스트 층 (4, 7) 을 성막하는 단계;
    (e) 상기 기판의 이면 (10) 을 통해 상기 레지스트 층 (4, 7) 을 노광하는 단계;
    (f) 상기 레지스트 층을 현상하는 단계; 및
    (g) 전도성 제 2 전극을 형성하기 위해 제 2 전도체 층 (5) 을 성막하는 단계를 포함하는 것을 특징으로 하고,
    레지스트는 포지티브이며, 단계 (f) 는 상기 불연속 존들 (30) 과 같은 레벨인 상기 레지스트 층 (7) 에서의 홀들 (70) 을 형성하는 것으로 이어지며, 상기 방법은 단계 (f) 와 단계 (g) 사이에 2개의 추가 단계들, 즉 상기 레지스트 층 상에 보호층 (9) 을 성막하는 단계 (j) 및 레지스트를 제거하는 단계 (k) 를 포함하는, 제 1 전극/활성층/제 2 전극의 적층체를 제조하는 방법.
  8. 제 7 항에 있어서,
    단계 (j) 이전에, 레지스트에 형성된 상기 홀들 (70) 을 통해 상기 활성층 (3) 을 에칭하는 단계 (l) 가 제공되는, 제 1 전극/활성층/제 2 전극의 적층체를 제조하는 방법.
  9. 제 7 항에 있어서,
    단계 (b) 와 단계 (d) 사이에서 상기 활성층 상에 버퍼층을 성막하고, 이후 단계 (k) 와 단계 (g) 사이에서 상기 버퍼층을 에칭하는 단계가 제공되는, 제 1 전극/활성층/제 2 전극의 적층체를 제조하는 방법.
  10. 제 1 항, 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 활성층의 상기 불연속 존들 (30) 을 통한 화학적 어택에 의해 전도성 제 1 층을 국부적으로 제거하는 단계 (c) 가 단계 (b) 이후에 실행되는, 제 1 전극/활성층/제 2 전극의 적층체를 제조하는 방법.
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