KR102617348B1 - 칩-온-필름 반도체 패키지 및 이를 포함하는 디스플레이 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 170
- 239000000758 substrate Substances 0.000 claims abstract description 188
- 230000004888 barrier function Effects 0.000 claims abstract description 109
- 229910000679 solder Inorganic materials 0.000 claims abstract description 24
- 239000011247 coating layer Substances 0.000 claims description 148
- 230000002209 hydrophobic effect Effects 0.000 claims description 148
- 239000010410 layer Substances 0.000 claims description 73
- 239000007788 liquid Substances 0.000 description 47
- 239000003599 detergent Substances 0.000 description 38
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 38
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 12
- 239000003292 glue Substances 0.000 description 9
- -1 polysiloxane Polymers 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 238000007598 dipping method Methods 0.000 description 4
- 238000005507 spraying Methods 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 229920001296 polysiloxane Polymers 0.000 description 3
- PPBRXRYQALVLMV-UHFFFAOYSA-N Styrene Chemical compound C=CC1=CC=CC=C1 PPBRXRYQALVLMV-UHFFFAOYSA-N 0.000 description 2
- 150000001252 acrylic acid derivatives Chemical class 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- 125000004209 (C1-C8) alkyl group Chemical group 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000003848 UV Light-Curing Methods 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 229920002313 fluoropolymer Polymers 0.000 description 1
- 239000004811 fluoropolymer Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- UQMOLLPKNHFRAC-UHFFFAOYSA-N tetrabutyl silicate Chemical compound CCCCO[Si](OCCCC)(OCCCC)OCCCC UQMOLLPKNHFRAC-UHFFFAOYSA-N 0.000 description 1
- LFQCEHFDDXELDD-UHFFFAOYSA-N tetramethyl orthosilicate Chemical compound CO[Si](OC)(OC)OC LFQCEHFDDXELDD-UHFFFAOYSA-N 0.000 description 1
- ZUEKXCXHTXJYAR-UHFFFAOYSA-N tetrapropan-2-yl silicate Chemical compound CC(C)O[Si](OC(C)C)(OC(C)C)OC(C)C ZUEKXCXHTXJYAR-UHFFFAOYSA-N 0.000 description 1
- ZQZCOBSUOFHDEE-UHFFFAOYSA-N tetrapropyl silicate Chemical compound CCCO[Si](OCCC)(OCCC)OCCC ZQZCOBSUOFHDEE-UHFFFAOYSA-N 0.000 description 1
- 229920002803 thermoplastic polyurethane Polymers 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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- H05K1/00—Printed circuits
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- H05K1/14—Structural association of two or more printed circuits
- H05K1/147—Structural association of two or more printed circuits at least one of the printed circuits being bent or folded, e.g. by using a flexible printed circuit
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
- H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
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- H05K2201/10128—Display
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- Computer Hardware Design (AREA)
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- Physics & Mathematics (AREA)
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Abstract
접속 특성을 향상시킬 수 있는 칩-온-필름 반도체 패키지 및 이를 포함하는 디스플레이 장치를 제공한다. 본 발명에 따른 칩-온-필름 반도체 패키지는, 필름 기판, 필름 기판의 적어도 하나의 면 상에 형성되는 도전 배선 및 도전 배선과 연결되며 필름 기판의 제1 면 상의 일단에 배치되는 출력 핀, 도전 배선과 연결되며 필름 기판의 제1 면 상에 실장되는 반도체 칩, 필름 기판의 제1 면 상에서 도전 배선의 적어도 일부분을 덮는 솔더 레지스트층, 및 반도체 칩과 출력 핀 사이의 솔더 레지스트층 상에 배치되는 적어도 하나의 배리어 댐을 포함한다.
Description
본 발명은 반도체 패키지 및 이를 포함하는 디스플레이 장치에 관한 것으로, 반도체 소자에 관한 것으로, 특히 칩-온-필름(chip on film; COF) 반도체 패키지 및 이를 포함하는 디스플레이 장치에 관한 것이다.
COF 반도체 패키지는 필름 기판 상에 반도체 칩을 플립 칩 방식으로 실장하고, 필름 기판 상에서 금속 패턴과 연결된 입/출력 핀(input/output pin)을 통하여 외부 회로와 접속될 수 있다.
전자 제품의 소형화, 박형화, 경량화 및 고성능화가 더욱더 진행됨에 따라 COF 반도체 패키지와 연결되는 전자 장치와의 접속 특성을 향상시킬 필요가 있다.
본 발명의 기술적 과제는 접속 특성을 향상시킬 수 있는 칩-온-필름 반도체 패키지 및 이를 포함하는 디스플레이 장치를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 칩-온-필름 반도체 패키지를 제공한다. 본 발명에 따른 칩-온-필름 반도체 패키지는, 필름 기판, 상기 필름 기판의 적어도 하나의 면 상에 형성되는 도전 배선 및 상기 도전 배선과 연결되며 상기 필름 기판의 제1 면 상의 일단에 배치되는 출력 핀, 상기 도전 배선과 연결되며 상기 필름 기판의 상기 제1 면 상에 실장되는 반도체 칩, 상기 필름 기판의 상기 제1 면 상에서 상기 도전 배선의 적어도 일부분을 덮는 솔더 레지스트층, 및 상기 반도체 칩과 상기 출력 핀 사이의 상기 솔더 레지스트층 상에 배치되는 적어도 하나의 배리어 댐을 포함한다.
또한 상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 디스플레이 장치를 제공한다. 본 발명에 따른 디스플레이 장치는, 필름 기판을 가지는 칩-온-필름 반도체 패키지, 투명 기판을 가지며 상기 필름 기판의 제1 면의 일부분과 상기 투명 기판의 제2 면의 일부분이 간극을 가지며 서로 마주보도록 배치되는 화상 표시 패널, 및 상기 필름 기판과 상기 투명 기판 사이에 배치되어 상기 칩-온-필름 반도체 패키지와 상기 화상 표시 패널을 전기적으로 연결하는 이방 도전성 층을 포함하며, 상기 칩-온-필름 반도체 패키지는 상기 필름 기판, 상기 필름 기판의 제1 면 상에 부착되는 디스플레이 드라이버 IC, 상기 필름 기판의 상기 제1 면에 배치되는 적어도 하나의 배리어 댐, 및 상기 필름 기판의 상기 제1 면의 적어도 일부분 상에서 상기 적어도 하나의 배리어 댐을 덮는 제1 소수성 코팅 층을 포함한다.
본 발명의 기술적 사상에 의한 칩-온-필름 반도체 패키지와 이를 포함하는 디스플레이 장치는 소수성 코팅 층 및/또는 배리어 댐을 가지므로, 칩-온-필름 반도체 패키지와 화상 표시 패널 사이를 전기적으로 연결하는 이방 도전성 층을 향하여 물 또는 액체 세제가 침투하는 것을 방지할 수 있다. 따라서 칩-온-필름 반도체 패키지와 화상 표시 패널 사이에 단락(short circuit) 또는 회로의 탐(circuit burnt)이 발생하는 것을 방지할 수 있다.
또한 칩-온-필름 반도체 패키지의 필름 기판과 화상 표시 패널 사이에 간극이 형성되어 빈 공간을 가지므로, 이방 도전성 층에 변형이 생기는 것을 방지하여 칩-온-필름 반도체 패키지와 화상 표시 패널 사이의 전기적인 연결에 신뢰성을 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치를 개략적으로 도시하는 사시도 및 블록도이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 개략적으로 나타내는 도면 및 그 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 개략적으로 나타내는 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 개략적으로 나타내는 도면 및 그 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 개략적으로 나타내는 도면 및 그 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다.
도 9은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다.
도 10은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다.
도 11은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다.
도 12 및 도 13은 비교 실시 예와 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 표면에서 액체의 접촉각을 나타내는 그래프 및 액체의 모양을 나타내는 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 개략적으로 나타내는 도면 및 그 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 개략적으로 나타내는 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 개략적으로 나타내는 도면 및 그 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 개략적으로 나타내는 도면 및 그 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다.
도 9은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다.
도 10은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다.
도 11은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다.
도 12 및 도 13은 비교 실시 예와 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 표면에서 액체의 접촉각을 나타내는 그래프 및 액체의 모양을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치를 개략적으로 도시하는 사시도 및 블록도이다.
도 1a 및 도 1b를 함께 참조하면, 디스플레이 장치(1000)는 적어도 하나의 칩-온-필름 반도체 패키지(100), 구동 인쇄회로기판(400) 및 화상 표시 패널(500)을 포함할 수 있다. 인쇄회로기판(400)과 화상 표시 패널(500) 사이에는 칩-온-필름 반도체 패키지(100)가 접속될 수 있다. 칩-온-필름 반도체 패키지(100)는 구동 인쇄회로기판(400)에서 출력되는 신호를 입력받아 화상 표시 패널(500)로 전송할 수 있다.
칩-온-필름 반도체 패키지(100)는 예를 들면, 디스플레이 드라이버 IC(DDI)인 반도체 칩(200)을 포함하는 DDI(display driver IC) 패키지일 수 있다. 구동 인쇄회로기판(400) 상에는 칩-온-필름 반도체 패키지(100)에 전원과 신호를 동시에 인가할 수 있는 하나 이상의 구동 회로 칩(410)이 실장될 수 있다.
화상 표시 패널(500)은 예를 들면, LCD(liquid crystal display) 패널, LED(light emitting diode) 패널, OLED(organic LED) 패널, 플라즈마 화상 표시 패널(plasma display panel, PDP)일 수 있다.
칩-온-필름 반도체 패키지(100)는 구동 인쇄회로기판(400)의 구동 연결 배선(430)과 화상 표시 패널(500)의 패널 연결 배선(530) 각각과 연결될 수 있다.
일부 실시 예에서, 구동 인쇄회로기판(400)과 화상 표시 패널(500)사이에는 하나의 칩-온-필름 반도체 패키지(100)가 연결될 수 있다. 예를 들면, 화상 표시 패널(500)이 휴대폰과 같은 작은 면적의 화면을 제공하기 위한 것이나 저해상도를 지원하는 경우에는 디스플레이 장치(1000)는 하나의 칩-온-필름 반도체 패키지(100)를 포함할 수 있다.
일부 실시 예에서, 구동 인쇄회로기판(400)과 화상 표시 패널(500)사이에는 복수개의 칩-온-필름 반도체 패키지(100)가 연결될 수 있다. 예를 들면, 화상 표시 패널(500)이 텔레비전과 같은 큰 면적의 화면을 제공하기 위한 것이나 고해상도를 지원하는 경우에는 디스플레이 장치(1000)는 복수개의 칩-온-필름 반도체 패키지(100)를 포함할 수 있다.
칩-온-필름 반도체 패키지(100)는 화상 표시 패널(500)의 일측에 연결될 수도 있다. 그러나 이에 한정되지 않으며, 일부 실시 예에서, 칩-온-필름 반도체 패키지(100)는 화상 표시 패널(500)의 2개 이상의 측변에 각각 하나 또는 복수개가 연결될 수도 있다. 예를 들면, 칩-온-필름 반도체 패키지(100)가 화상 표시 패널(500)의 서로 연결되는 2개의 측변에 각각 하나 또는 복수개가 연결되는 경우, 화상 표시 패널(500)의 일 측변에 연결되는 칩-온-필름 반도체 패키지(100)는 화상 표시 패널(500)의 게이트 라인들에 연결되어 게이트 드라이버의 기능을 수행하고, 화상 표시 패널(500)의 일 측변에 연결되는 타 측변에 연결되는 칩-온-필름 반도체 패키지(100)는 화상 표시 패널(500)의 소스 라인들에 연결되어 소스 드라이버의 기능을 수행할 수 있다.
화상 표시 패널(500)은 투명 기판(510), 투명 기판(510) 상에 형성된 화상 영역(520) 및 복수의 패널 연결 배선(530)을 포함할 수 있다. 투명 기판(510)은 예를 들면, 유리 기판, 또는 투명 플렉시블 기판일 수 있다. 화상 영역(520)이 가지는 복수의 화소들은 복수의 패널 연결 배선(530)과 연결되어, 칩-온-필름 반도체 패키지(100)의 가지는 반도체 칩(200)이 제공하는 신호에 따라서 동작될 수 있다.
칩-온-필름 반도체 패키지(100)는 일단에 입력핀(IPIN)이 형성되고 타단에 출력핀(OPIN)이 형성될 수 있다. 입력핀(IPIN) 및 출력핀(OPIN)은 각각 이방 도전성 층(anisotropic conductive layer; 600)에 의하여 구동 인쇄회로기판(400)의 구동 연결 배선(430) 및 화상 표시 패널(500)의 패널 연결 배선(530)과 연결될 수 있다. 이방 도전성 층(600)은 예를 들면, 이방 도전성 필름 또는 이방 도전성 페이스트일 수 있다. 이방 도전성 층(600)은 절연 접착 층 내에 도전성 입자가 분산되어 있는 구조를 가지며, 접속 시, 전극 방향, 즉 수직 방향으로만 통전이 되도록 하며, 전극과 전극 사이 방향, 즉 수평 방향으로는 절연되는 이방성의 전기적 특성을 가질 수 있다. 이러한, 이방 도전성 층(600)은 열과 압력을 가하여 접착제를 용융시키면, 도전성 입자는 대치하는 전극 사이(예를 들면 즉 입력핀(IPIN)과 구동 연결 배선(430) 사이, 또는 출력핀(OPIN)과 패널 연결 배선(530) 사이에 배열되어 도전성이 발생하는 반면, 인접하는 전극 사이에는 접착제가 충진되어 절연되게 된다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 개략적으로 나타내는 도면 및 그 단면도이다.
도 2a 및 도 2b를 함께 참조하면, 칩-온-필름 반도체 패키지(100)는 필름 기판(110), 도전 배선(130) 및, 필름 기판(110)의 제1 면(112) 상에 부착된 반도체 칩(200)을 포함할 수 있다. 필름 기판(110)의 일단 및 타단 또는 일단 및 타단에 인접한 부분에는 각각 도전 배선(130)과 연결되는 출력 핀(OPIN) 및 입력 핀(IPIN)이 형성될 수 있다. 출력핀(OPIN)은 필름 기판(110)의 제1 면(112)에 형성될 수 있다.
필름 기판(110)은 절연성 물질로 이루어질 수 있다. 필름 기판(110)은 예를 들면, 폴리이미드 또는 폴리에스터 또는 공지의 다른 재료로 형성된 수지계 재료일 수 있으며, 가요성(flexibility)을 가질 수 있다. 도전 배선(130)은 예를 들면, 알루미늄 호일(foil) 또는 구리 호일로 형성될 수 있다. 일부 실시 예에서, 도전 배선(130)은 캐스팅(casting), 라미네이팅(laminating) 또는 전기 도금(electroplating) 방법에 의해 필름 기판(110) 상에 형성한 금속층을 패터닝하여 형성할 수 있다. 도전 배선(130)은 필름 기판(110)의 일면 상에만 형성되거나, 필름 기판(110)의 양면 상에 모두 형성될 수 있다. 일부 실시 예에서, 도전 배선(130)이 필름 기판(110)의 양면 상에 모두 형성된 경우, 필름 기판(110)을 관통하여, 필름 기판(110)의 양면 상에 각각 형성된 도전 배선(130) 사이를 전기적으로 연결하는 도전성 비아가 형성될 수 있다.
입력 핀(IPIN) 및 출력 핀(OPIN)은 도전 배선(130)의 일부분이거나, 도전 배선(130)의 일부분 상에 주석(Sb), 금(Au), 니켈(Ni) 또는 납(Pb)으로 도금된 부분일 수 있다. 일부 실시 예에서, 입력 핀(IPIN) 및 출력 핀(OPIN)은 도전 배선(130)과 전기적으로 연결되며, 별도로 형성된 도전 물질로 이루어질 수 있다.
반도체 칩(200)은 필름 기판(110)의 제1 면(112)에 실장될 수 있다. 반도체 칩(200)은 활성면이 필름 기판(110)을 향하도록 필름 기판(110) 상에 플립 칩 방식으로 실장될 수 있다. 반도체 칩(200)은 연결 단자(135)를 통하여 도전 배선(130)과 연결될 수 있다. 도전 배선(130)은 입력 핀(IPIN)과 반도체 칩(200) 사이 및 반도체 칩(200)과 출력 핀(OPIN) 사이를 연결할 수 있다.
반도체 칩(200)과 필름 기판(110) 사이에는 연결 단자(135)를 감싸는 언더필층(150)이 형성될 수 있다. 언더필층(150)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 의하여 형성될 수 있다. 언더필층(150)은 예를 들면, 에폭시 수지로 이루어질 수 있다.
필름 기판(110)의 출력 핀(OPIN)에 인접한 부분의 표면 상에는 소수성 코팅 층(hydrophobic coating layer, 170)이 형성될 수 있다. 소수성 코팅 층(170)은 화상 표시 패널(500, 도 1a 참조)을 향하는 필름 기판(110)의 일면의 표면 상의 일부분에 형성될 수 있다.
일부 실시 예에서, 소수성 코팅 층(170)은 불소중합체 실레인(fluoropolymer silane), 불화 아크릴레이트(fluorinated acrylate), 또는 불화 아크릴레이트 하이브리드(fluorinated acrylate hybrid)를 포함할 수 있다. 일부 실시 예에서, 소수성 코팅 층(170)은 폴리실록산 기반의 레진(polysiloxane-based resin)을 포함할 수 있다. 폴리실록산 기판의 레진(polysiloxane-based resin)은 실록산 레진(siloxane resin), 알킬 실리케이트(alkyl silicate), 또는 이들의 조합을 포함할 수 있다. 알킬 실리케이트(alkyl silicate)는 하나 또는 그 이상의 C1-C8 알킬기(alkyl group)를 포함할 수 있다. 또는 알킬 실리케이트(alkyl silicate)는 메틸 실리케이트(methyl silicate), 에틸 실리케이트(ethyl silicate), 프로필 실리케이트(propyl silicate), 이소프로필 실리케이트(isopropyl silicate), 부틸 실리케이트(butyl silicate), 및/또는 이소부틸 실리케이트(isobutyl silicate)를 하나 또는 그 이상을 포함할 수 있다. 일부 실시 예에서, 소수성 코팅 층(170)은 실리콘 레진(silicone resin), 에폭시 레진(epoxy resin), 스타이렌 레진(styrene resin), 페놀 레진(phenol resin), 및/또는 우레탄 레진(urethane resin)을 하나 또는 그 이상을 포함할 수 있다.
일부 실시 예에서, 소수성 코팅 층(170)은 약 1㎛ 내외의 두께를 가지도록 형성할 수 있다.
소수성 코팅 층(170)은 입력 핀(IPIN) 및 출력 핀(OPIN)을 덮지 않도록 형성될 수 있다. 일부 실시 예에서, 소수성 코팅 층(170)은 출력 핀(OPIN)과 반도체 칩(200) 사이의 필름 기판(110)의 표면의 부분을 덮도록 형성될 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 소수성 코팅 층(170)은 출력 핀(OPIN)과 입력 핀(IPIN) 사이의 필름 기판(110)의 표면의 부분을 덮고, 반도체 칩(200)의 상면 및/또는 측면을 함께 덮을 수 있다.
소수성 코팅 층(170)은 예를 들면, 스텐실 방법, 딥핑(dipping) 방법, 또는 스프레이 방법 등에 의하여 형성될 수 있다.
소수성 코팅 층(170)이 형성된 필름 기판(110)의 일면의 표면 부분은 습윤성(wettability)이 감소될 수 있다. 따라서 세정 과정에서, 물 또는 액체 세제(liquid detergent)의 침투를 방지할 수 있다. 구체적으로 소수성 코팅 층(170)은 화상 표시 패널(500, 도 1a 참조)을 향하는 필름 기판(110)의 일면의 표면 상의 일부분에 형성되는 바, 화상 표시 패널(500)과 필름 기판(110)의 사이에 배치되는 이방 도전성 층(600, 도 1a 참조)을 향하여 물 또는 액체 세제가 침투하는 것을 방지할 수 있는 방수성(waterproof) 또는 방수 특성(water-resistance characteristics)을 가질 수 있다. 따라서 물 또는 액체 세제가 이방 도전성 층(600)에 침투하는 경우에 발생할 수 있는, 칩-온-필름 반도체 패키지(100)의 출력핀(OPIN)과 화상 표시 패널(500)의 패널 연결 배선(530) 사이에 단락(short circuit) 또는 회로의 탐(circuit burnt)을 방지할 수 있다.
일부 실시 예에서, 소수성 코팅 층(170)은 칩-온-필름 반도체 패키지(100) 단독으로 형성된 상태에서는 형성하지 않고, 후술할 디스플레이 장치를 제조하는 과정에서 형성할 수 있다.
필름 기판(110)의 제1 면(112) 상에는 솔더 레지스트층(140)이 형성될 수 있다. 솔더 레지스트층(140)은 도전 배선(130)의 전부 또는 일부분을 덮을 수 있다. 예를 들면, 도전 배선(130) 중 출력 핀(OPIN) 및 연결 단자(135)가 연결되는 부분을 노출시키도록 솔더 레지스트층(140)이 형성되거나, 도전 배선(130)과 연결되는 연결 패드를 노출시키도록 솔더 레지스트층(140)이 형성될 수 있다.
일부 실시 예에서, 솔더 레지스트층(140)은 예를 들면, 솔더 마스크(solder mask) 절연 잉크를 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 필름 기판(110) 상에 도포한 후 열, UV 또는 IR로 경화하여 형성할 수 있다. 일부 실시 예에서, 솔더 레지스트층(140)은 필름 기판 상에 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 접착한 후, 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV 또는 IR로 경화하여 형성할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 개략적으로 나타내는 도면이다. 도 3에 대한 설명 중 도 1a 내지 도 2b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 3을 참조하면, 칩-온-필름 반도체 패키지(100a)는 필름 기판(110), 도전 배선(130), 및 반도체 칩(200)을 포함할 수 있다. 일부 실시 예에서, 칩-온-필름 반도체 패키지(100a)는 소수성 코팅 층(170)을 더 포함할 수 있다.
칩-온-필름 반도체 패키지(100a)는 배리어 댐(barrier dam, 160a)을 더 포함할 수 있다. 일부 실시 예에서, 배리어 댐(160a)은 솔더 레지스트 물질로 이루어질 수 있다. 배리어 댐(160a)은 필름 기판(110)과 소수성 코팅 층(170) 사이에 배치될 수 있다. 즉, 소수성 코팅 층(170)은 필름 기판(110) 상에 형성된 배리어 댐(160a)을 덮도록 형성될 수 있다. 배리어 댐(160a)은 반도체 칩(200)과 출력핀(OPIN) 사이에 위치하도록 필름 기판(110) 상에 형성될 수 있다.
배리어 댐(160a)은 복수개의 제1 배리어 댐(162) 및 복수개의 제2 배리어 댐(164)으로 이루어질 수 있다. 복수개의 제1 배리어 댐(162)은 서로 이격되며 제1 방향(X)으로 연장될 수 있다. 예를 들면, 복수개의 제1 배리어 댐(162)은 필름 기판(110)의 일 측(side)으로부터 타 측 방향으로 서로 이격되며 연장될 수 있다. 여기에서 필름 기판(110)의 측(side)이라 함은 제1 방향(X)의 따라서의 필름 기판(110)의 양 측 중 하나의 측을 의미한다.
복수개의 제2 배리어 댐(164)은 서로 이격되며 제1 방향(X)과 다른 제2 방향(Y)으로 연장될 수 있다. 예를 들면, 제2 배리어 댐(162)은 필름 기판(110)의 일 단(end)으로부터 타 단 방향으로 연장될 수 있다. 여기에서 필름 기판(110)의 단(end)이라 함은 제2 방향(Y)의 따라서의 필름 기판(110)의 양 단 중 하나의 단을 의미한다.
일부 실시 예에서, 복수개의 제1 배리어 댐(162)과 복수개의 제2 배리어 댐(164)은 서로 수직 방향으로 연장될 수 있다. 복수개의 제1 배리어 댐(162)과 복수개의 제2 배리어 댐(164)은 서로 교차하며 그물(mesh) 형상을 이룰 수 있다. 제1 배리어 댐(162)과 제2 배리어 댐(164)은 각각 수㎛의 두께를 가질 수 있다. 제1 배리어 댐(162)과 제2 배리어 댐(164)은 서로 동일한 값의 두께를 가질 수 있다.
칩-온-필름 반도체 패키지(100a)에 대한 단면은 도 4b 및 도 5b에 도시된다.
배리어 댐(160a)에 의하여 화상 표시 패널(500, 도 1a 참조)과 필름 기판(110)의 사이에 배치되는 이방 도전성 층(600, 도 1a 참조)을 향한 물 또는 액체 세제의 흐름을 방지할 수 있다. 배리어 댐(160a)을 덮는 소수성 코팅 층(170)에 의하여 물 또는 액체 세제의 침투도 방지할 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 개략적으로 나타내는 도면 및 그 단면도이다. 도 4a 및 도 4b에 대한 설명 중 도 1a 내지 도 3에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 4a를 참조하면, 칩-온-필름 반도체 패키지(100b)는 필름 기판(110), 도전 배선(130), 및 반도체 칩(200)을 포함할 수 있다. 일부 실시 예에서, 칩-온-필름 반도체 패키지(100b)는 소수성 코팅 층(170)을 더 포함할 수 있다.
칩-온-필름 반도체 패키지(100b)는 배리어 댐(160b)을 더 포함할 수 있다. 배리어 댐(160b)은 반도체 칩(200)과 출력핀(OPIN) 사이에 위치하도록 필름 기판(110) 상에 형성될 수 있다.
배리어 댐(160b)은 복수개의 제1 배리어 댐(162)으로 이루어질 수 있다. 복수개의 제1 배리어 댐(162)은 서로 이격되며 제1 방향(X)으로 연장될 수 있다.
제1 배리어 댐(162)은 반도체 칩(200) 또는 입력핀(IPIN) 측에서 출력핀(OPIN) 측으로의 물 또는 액체 세제의 흐름을 막는 배리어의 기능을 할 수 있다. 또한 복수개의 제1 배리어 댐(162) 각각의 사이의 이격되는 간격이 상대적으로 좁고, 배리어 댐(160b)을 덮는 소수성 코팅 층(170)에 의하여 필름 기판(110)의 적어도 하나의 측(side)으로부터의 물 또는 액체 세제의 흐름이 방해될 수 있다.
따라서 배리어 댐(160b) 및/또는 소수성 코팅 층(170)에 의하여 화상 표시 패널(500, 도 1a 참조)과 필름 기판(110)의 사이에 배치되는 이방 도전성 층(600, 도 1a 참조)을 향한 물 또는 액체 세제의 흐름을 방지할 수 있다.
도 4b를 참조하면, 칩-온-필름 반도체 패키지(100a/100b)는 배리어 댐(160a/160b)을 더 포함할 수 있다. 배리어 댐(160a/160b)은 솔더 레지스트층(140) 상에 형성될 수 있다. 도 4b에서는 제1 배리어 댐(162)만이 도시된다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 개략적으로 나타내는 도면 및 그 단면도이다.도 5a 및 도 5b에 대한 설명 중 도 1a 내지 도 4b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 5a를 참조하면, 칩-온-필름 반도체 패키지(100c)는 필름 기판(110), 도전 배선(130), 및 반도체 칩(200)을 포함할 수 있다. 일부 실시 예에서, 칩-온-필름 반도체 패키지(100c)는 소수성 코팅 층(170)을 더 포함할 수 있다.
칩-온-필름 반도체 패키지(100c)는 배리어 댐(160c)을 더 포함할 수 있다. 배리어 댐(160c)은 반도체 칩(200)과 출력핀(OPIN) 사이에 위치하도록 필름 기판(110) 상에 형성될 수 있다.
배리어 댐(160c)은 복수개의 제2 배리어 댐(164)으로 이루어질 수 있다. 복수개의 제2 배리어 댐(164)은 서로 이격되며 제2 방향(Y)으로 연장될 수 있다.
제2 배리어 댐(164)은 필름 기판(110)의 적어도 하나의 측(side)으로부터의 물 또는 액체 세제의 흐름을 막는 배리어의 기능을 할 수 있다. 또한 복수개의 제2 배리어 댐(164) 각각의 사이의 이격되는 간격이 상대적으로 좁고, 배리어 댐(160c)을 덮는 소수성 코팅 층(170)에 의하여 반도체 칩(200) 또는 입력핀(IPIN) 측에서 출력핀(OPIN) 측으로의 물 또는 액체 세제의 흐름이 방해될 수 있다.
따라서 배리어 댐(160c) 및/또는 소수성 코팅 층(170)에 의하여 화상 표시 패널(500, 도 1a 참조)과 필름 기판(110)의 사이에 배치되는 이방 도전성 층(600, 도 1a 참조)을 향한 물 또는 액체 세제의 흐름을 방지할 수 있다.
도 5b를 참조하면, 칩-온-필름 반도체 패키지(100a/100c)는 배리어 댐(160a/160c)을 더 포함할 수 있다. 배리어 댐(160a/160c)은 솔더 레지스트층(140) 상에 형성될 수 있다. 도 5b에서는 제2 배리어 댐(164)만이 도시된다.
도 6은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다. 도 6에 대한 설명 중 도 1a 내지 도 2b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 6을 참조하면, 디스플레이 장치(1000a)는 칩-온-필름 반도체 패키지(100) 및 화상 표시 패널(500)을 포함할 수 있다.
칩-온-필름 반도체 패키지(100)는 필름 기판(110) 및 필름 기판(110)의 제1 면(112) 상에 부착된 반도체 칩(200)을 포함할 수 있다. 반도체 칩(200)은 예를 들면, 디스플레이 드라이버 IC일 수 있다. 필름 기판(110)의 일단에는 출력핀(OPIN)이 형성될 수 있다. 출력핀(OPIN)은 필름 기판(110)의 제1 면(112)에 형성될 수 있다. 칩-온-필름 반도체 패키지(100)는 도 2a 및 도 2b에 보인 칩-온-필름 반도체 패키지(100)일 수 있는 바, 자세한 설명은 생략하도록 한다.
화상 표시 패널(500)은 투명 기판(510), 투명 기판(510) 상에 형성된 화상 영역(520) 및 복수의 패널 연결 배선(530)을 포함할 수 있다. 일부 실시 예에서, 화상 영역(520) 및 복수의 패널 연결 배선(530)은 투명 기판(510)의 제2 면(512) 상에 형성될 수 있다. 화상 영역(520)이 가지는 복수의 화소들은 복수의 패널 연결 배선(530)과 연결될 수 있다.
칩-온-필름 반도체 패키지(100)의 일면의 일부분과 화상 표시 패널(500)의 일면의 일부분은 서로 마주보도록 배치될 수 있다. 구체적으로, 필름 기판(110)의 제1 면(112)의 일부분과 투명 기판(510)의 제2 면(512)의 일부분은 서로 마주보도록 배치될 수 있다. 서로 마주 보는 필름 기판(110)의 제1 면(112)의 일부분 및 투명 기판(510)의 제2 면(512)의 일부분에는 각각 출력핀(OPIN), 및 패널 연결 배선(530)의 일부분이 형성될 수 있다.
칩-온-필름 반도체 패키지(100)와 화상 표시 패널(500) 사이에는 이방 도전성 층(600)이 배치될 수 있다. 이방 도전성 층(600)은 서로 마주 보는 필름 기판(110)의 제1 면(112)의 일부분 및 투명 기판(510)의 제2 면(512)의 일부분 사이, 구체적으로 칩-온-필름 반도체 패키지(100)의 출력핀(OPIN)과 화상 표시 패널(500)의 패널 연결 배선(530) 사이에 배치될 수 있다. 이방 도전성 층(600)에 의하여 출력핀(OPIN)과 패널 연결 배선(530)은 전기적으로 연결될 수 있다.
이방 도전성 층(600)은 서로 마주 보는 필름 기판(110)의 제1 면(112)의 일부분 및 투명 기판(510)의 제2 면(512)의 일부분 사이를 모두 채우지 않을 수 있다. 따라서 서로 마주 보는 필름 기판(110)의 제1 면(112)의 일부분 및 투명 기판(510)의 제2 면(512)의 일부분 사이에는 이방 도전성 층(600)이 배치되지 않는 간극(gap, G)이 형성될 수 있다.
소수성 코팅 층(172)은 칩-온-필름 반도체 패키지(100)의 필름 기판(110)의 제1 면(112)의 일부분 및 화상 표시 패널(500)의 투명 기판(510)의 제2 면(512)의 일부분을 덮을 수 있다. 소수성 코팅 층(172)은 필름 기판(110)의 제1 면(112)의 일부분에 형성되는 제1 소수성 코팅 층(170) 및 투명 기판(510)의 제2 면(512)의 일부분에 형성되는 제2 소수성 코팅 층(170a)으로 이루어질 수 있다.
제1 소수성 코팅 층(170)은 필름 기판(110)의 제1 면(112) 상의 솔더 레지스트층(140) 상에 형성될 수 있다.
소수성 코팅 층(172)은, 간극(G) 내의 필름 기판(110)의 제1 면(112)의 부분 및 투명 기판(510)의 제2 면(512)의 부분을 모두 덮을 수 있다. 일부 실시 예에서, 제1 소수성 코팅 층(170)은 간극(G) 내의 필름 기판(110)의 제1 면(112)의 부분 및 간극(G) 외부의 투명 기판(510)의 제2 면(512)의 일부분도 함께 덮을 수 있다. 구체적으로 제1 소수성 코팅 층(170)은 간극(G)에 인접한 필름 기판(110)의 제1 면(112)의 일부분으로부터 간극(G) 내의 필름 기판(110)의 제1 면(112)의 부분까지 연장되도록 형성될 수 있다.
제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)은 간극(G)이 유지될 수 있는 두께를 가지도 선택되어 형성될 수 있다. 예를 들면, 서로 마주 보는 필름 기판(110)의 제1 면(112)의 일부분 및 투명 기판(510)의 제2 면(512)의 일부분 사이의 간격이 수십㎛인 경우, 제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)은 약 1㎛ 내외의 두께를 가질 수 있다. 따라서 제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)은 서로 접촉하지 않도록 이격되어 간극(G)을 유지할 수 있다. 간극(G)의 간격은 서로 마주 보는 필름 기판(110)의 제1 면(112)의 일부분 및 투명 기판(510)의 제2 면(512)의 일부분 사이의 간격에서 제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a) 각각의 두께를 뺀 값으로, 예를 들면, 수㎛ 내지 수십㎛일 수 있다.
제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)은 칩-온-필름 반도체 패키지(100)와 화상 표시 패널(500)이 이방 도전성 층(600)에 의하여 연결되기 전에, 칩-온-필름 반도체 패키지(100) 및 화상 표시 패널(500)에 각각 별도로 형성될 수 있다. 제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)은 예를 들면, 스텐실 방법, 또는 스프레이 방법 등에 의하여 형성될 수 있다.
소수성 코팅 층(172)에 의하여 간극(G) 외부로부터 간극(G) 내로 물 또는 액체 세제의 흐름을 방지할 수 있다. 구체적으로, 도 12 및 도 13에서 후술하겠으나, 소수성 코팅 층(172) 상에서 물 또는 액체 세제 등은 상대적으로 큰 접촉각(contact angle)을 가질 수 있다. 따라서 간극(G)과 같은 상대적으로 좁은 간격을 가지는 곳에 소수성 코팅 층(172)이 형성된 경우, 물 또는 액체 세제는 큰 접촉각을 가지게 되므로, 모세관 현상(capillary phenomenon)에 의하여 발생할 수 있는 간극(G)의 내부로의 물 또는 액체 세제의 침투를 방지할 수 있다. 따라서 간극(G)의 내부 안쪽에 있는 이방 도전성 층(600)로 물 또는 액체 세제가 침투하지 못하므로, 칩-온-필름 반도체 패키지(100)의 출력핀(OPIN)과 화상 표시 패널(500)의 패널 연결 배선(530) 사이에 단락(short circuit) 또는 회로의 탐(circuit burnt)을 방지할 수 있다.
또한 마주 보는 필름 기판(110)의 제1 면(112)의 일부분 및 투명 기판(510)의 제2 면(512)의 일부분 사이는 간극(G)이 형성되어 빈 공간을 가지므로, 디스플레이 장치(1000a)는 출력핀(OPIN)과 패널 연결 배선(530) 사이의 전기적인 연결이 신뢰성을 가질 수 있다. 예를 들면, 간극(G)의 내부를 소정의 물질로 채워서 빈 공간이 없는 경우, 내부가 비어있지 않고, 디스플레이 장치(1000a)가 동작하는 동안에 발생하는 열에 의하여 간극(G)의 내부를 채우는 물질이 팽창 또는 수축하여 이방 도전성 층(600)이 변형이 생길 수 있으며, 이에 따라서 출력핀(OPIN)과 패널 연결 배선(530) 사이에 단락(short circuit)이 발생할 수 있다. 그러나, 본 발명의 실시 예에 따른 디스플레이 장치(1000a)는, 간극(G)이 형성되어 마주 보는 필름 기판(110)의 제1 면(112)의 일부분 및 투명 기판(510)의 제2 면(512)의 일부분 사이에 빈 공간을 가지므로 디스플레이 장치(1000a)가 동작하는 동안에 열이 발생해도 이방 도전성 층(600)에 변형이 생기지 않는 바, 출력핀(OPIN)과 패널 연결 배선(530) 사이의 전기적인 연결이 신뢰성을 가질 수 있다.
화상 표시 패널(500) 상에는 이방 도전성 층(600)의 측면을 덮는 보호 글루(protective glue, 650)가 형성될 수 있다. 보호 글루(650)는 투명 기판(510)의 제2 면(512) 상에서, 이방 도전성 층(600)의 측면, 및 필름 기판(110)의 측면의 적어도 일부분을 함께 덮을 수 있다. 보호 글루(650)는 간극(G)으로부터 반대측의 이방 도전성 층(600)의 측면을 덮도록 형성될 수 있다.
보호 글루(650)는 예를 들면, 터피 글루(tuffy glue)일 수 있다. 보호 글루(650)는 예를 들면, UV 경화형 글루 또는 자연 건조형 글루와 같은 접착성 글루로 이루어질 수 있다.
도 7은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다. 도 7에 대한 설명 중 도 6에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 7을 참조하면, 디스플레이 장치(1000b)는 칩-온-필름 반도체 패키지(100) 및 화상 표시 패널(500)을 포함할 수 있다. 칩-온-필름 반도체 패키지(100)는 도 2a 및 도 2b에 보인 칩-온-필름 반도체 패키지(100)일 수 있는 바, 자세한 설명은 생략하도록 한다.
소수성 코팅 층(174)은 칩-온-필름 반도체 패키지(100)의 필름 기판(110)의 제1 면(112)의 일부분, 화상 표시 패널(500)의 투명 기판(510)의 제2 면(512)의 일부분, 및 이방 도전성 층(600)의 표면을 덮을 수 있다. 소수성 코팅 층(174)은 필름 기판(110)의 제1 면(112)의 일부분에 형성되는 제1 소수성 코팅 층(170), 투명 기판(510)의 제2 면(512)의 일부분에 형성되는 제2 소수성 코팅 층(170a), 및 이방 도전성 층(600)의 표면을 덮는 제3 소수성 코팅 층(170b)으로 이루어질 수 있다.
소수성 코팅 층(174)은, 간극(G) 내의 필름 기판(110)의 제1 면(112)의 부분, 투명 기판(510)의 제2 면(512)의 부분, 및 이방 도전성 층(600)의 표면을 모두 덮을 수 있다.
제1 소수성 코팅 층(170), 제2 소수성 코팅 층(170a), 및 제3 소수성 코팅 층(170b)은 칩-온-필름 반도체 패키지(100)와 화상 표시 패널(500)이 이방 도전성 층(600)에 의하여 연결된 후에, 함께 소수성 코팅 층(174)이 일체를 이루도록 형성될 수 있다. 따라서 제3 소수성 코팅 층(170b)은, 제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)과 각각 연결될 수 있다. 제1 소수성 코팅 층(170), 제2 소수성 코팅 층(170a), 및 제3 소수성 코팅 층(170b)을 포함하는 소수성 코팅 층(174)은 예를 들면, 딥핑 방법, 또는 스프레이 방법 등에 의하여 형성될 수 있다.
소수성 코팅 층(174)에 의하여 간극(G) 외부로부터 간극(G) 내로 물 또는 액체 세제의 흐름을 방지할 수 있으며, 또한 물 또는 액체 세제가 일부 간극(G) 내로 침투하는 경우에도, 제3 소수성 코팅 층(170b)에 의하여 물 또는 액체 세제가 이방 도전성 층(600)에 침투하지 못하므로, 칩-온-필름 반도체 패키지(100)의 출력핀(OPIN)과 화상 표시 패널(500)의 패널 연결 배선(530) 사이에 단락(short circuit) 또는 회로의 탐(circuit burnt)을 방지할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다. 도 8에 대한 설명 중 도 1a, 도 1b, 도 3 내지 도 4b 및 도 6에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 8을 참조하면, 디스플레이 장치(1000c)는 칩-온-필름 반도체 패키지(100a/100b) 및 화상 표시 패널(500)을 포함할 수 있다. 칩-온-필름 반도체 패키지(100a/100b)는 배리어 댐(160a/160b)을 더 포함할 수 있다. 배리어 댐(160a/160b)은 필름 기판(110)과 제1 소수성 코팅 층(170) 사이에 배치될 수 있다. 즉, 제1 소수성 코팅 층(170)은 필름 기판(110) 상에 형성된 배리어 댐(160a/160b)을 덮도록 형성될 수 있다. 또는 배리어 댐(160a/160b)은 솔더 레지스트층(140)과 제1 소수성 코팅 층(170) 사이에 배치될 수 있다.
칩-온-필름 반도체 패키지(100a/100b)는 도 3에 보인 칩-온-필름 반도체 패키지(100a) 또는 도 4a에 보인 칩-온-필름 반도체 패키지(100b)일 수 있는 바, 자세한 설명은 생략하도록 하며, 도 8에서는 제1 배리어 댐(162)만이 도시된다. 즉, 칩-온-필름 반도체 패키지(100a/100b)가 도 3에 보인 칩-온-필름 반도체 패키지(100a)인 경우, 배리어 댐(160a)은 복수개의 제1 배리어 댐(162) 및 복수개의 제2 배리어 댐(도 3의 164)로 이루어질 수 있고, 칩-온-필름 반도체 패키지(100a/100b)가 도 4a에 보인 칩-온-필름 반도체 패키지(100b)인 경우, 배리어 댐(160b)은 복수개의 제1 배리어 댐(162)로 이루어질 수 있다.
제1 배리어 댐(162)은 반도체 칩(200) 측에서 출력핀(OPIN) 측으로의 물 또는 액체 세제의 흐름을 막는 배리어의 기능을 할 수 있다. 또한 복수개의 제1 배리어 댐(162) 각각의 사이의 이격되는 간격이 상대적으로 좁고, 배리어 댐(160a/160b)을 덮는 제1 소수성 코팅 층(170)에 의하여 필름 기판(110)의 적어도 하나의 측으로부터의 물 또는 액체 세제의 흐름이 방해될 수 있다.
칩-온-필름 반도체 패키지(100a/100b)와 화상 표시 패널(500) 사이에는 이방 도전성 층(600)이 배치될 수 있다. 서로 마주 보는 필름 기판(110)의 제1 면(112)의 일부분 및 투명 기판(510)의 제2 면(512)의 일부분 사이에는 이방 도전성 층(600)이 배치되지 않는 간극(G)이 형성될 수 있다. 일부 실시 예에서, 배리어 댐(160a/160b)의 적어도 일부는 간극(G) 내에 배치될 수 있다. 예를 들면, 복수개의 제1 배리어댐(162) 중 일부 개는 간극(G)에 인접한 필름 기판(110)의 제1 면(112) 상에 배치될 수 있고, 나머지 개는 간극(G) 내의 필름 기판(110)의 제1 면(112) 상에 배치될 수 있다.
배리어 댐(160a/160b), 제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a) 각각의 두께는, 간극(G)이 유지될 수 있는 두께를 가지도록 선택되어 형성될 수 있다.
예를 들면, 서로 마주 보는 필름 기판(110)의 제1 면(112)의 일부분 및 투명 기판(510)의 제2 면(512)의 일부분 사이의 간격이 수십㎛인 경우, 제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)은 약 1㎛ 내외의 두께를 가지고, 배리어 댐(160a/160b)은 약 수㎛의 두께를 가질 수 있다. 따라서 제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)은 서로 접촉하지 않도록 이격되어 간극(G)을 유지할 수 있다. 특히 배리어 댐(160a/160b) 상에 형성된 제1 소수성 코팅 층(170)의 부분과 제2 소수성 코팅 층(170a) 또한 서로 접촉하지 않도록 이격될 수 있다.
제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)은 칩-온-필름 반도체 패키지(100)와 화상 표시 패널(500)이 이방 도전성 층(600)에 의하여 연결되기 전에, 칩-온-필름 반도체 패키지(100) 및 화상 표시 패널(500)에 각각 별도로 형성될 수 있다.
소수성 코팅 층(172)에 의하여 간극(G) 외부로부터 간극(G) 내로 물 또는 액체 세제의 흐름을 방지할 수 있다. 또한 복수개의 제1 배리어댐(162) 중 일부 개는 간극(G) 내의 필름 기판(110)의 제1 면(112) 상에 배치되므로, 간극(G)이 상대적으로 좁아질 수 있다. 따라서, 간극(G) 내에서 이방 도전성 층(600)을 향한 물 또는 액체 세제의 이동이 더욱 어려워질 수 있다. 따라서 간극(G)의 내부 안쪽에 있는 이방 도전성 층(600)로 물 또는 액체 세제가 침투하지 못하므로, 칩-온-필름 반도체 패키지(100a/100b)의 출력핀(OPIN)과 화상 표시 패널(500)의 패널 연결 배선(530) 사이에 단락(short circuit) 또는 회로의 탐(circuit burnt)을 방지할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다. 도 9에 대한 설명 중 도 8에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 9를 참조하면, 디스플레이 장치(1000d)는 칩-온-필름 반도체 패키지(100) 및 화상 표시 패널(500)을 포함할 수 있다. 칩-온-필름 반도체 패키지(100a/100b)는 도 3에 보인 칩-온-필름 반도체 패키지(100a) 또는 도 4a에 보인 칩-온-필름 반도체 패키지(100b)일 수 있는 바, 자세한 설명은 생략하도록 한다.
소수성 코팅 층(174)은 칩-온-필름 반도체 패키지(100a/100b)의 필름 기판(110)의 제1 면(112)의 일부분, 화상 표시 패널(500)의 투명 기판(510)의 제2 면(512)의 일부분, 및 이방 도전성 층(600)의 표면을 덮을 수 있다. 소수성 코팅 층(174)은 필름 기판(110)의 제1 면(112)의 일부분에 형성되는 제1 소수성 코팅 층(170), 투명 기판(510)의 제2 면(512)의 일부분에 형성되는 제2 소수성 코팅 층(170a), 및 이방 도전성 층(600)의 표면을 덮는 제3 소수성 코팅 층(170b)으로 이루어질 수 있다.
소수성 코팅 층(174)은, 간극(G) 내의 필름 기판(110)의 제1 면(112)의 부분, 투명 기판(510)의 제2 면(512)의 부분, 및 이방 도전성 층(600)의 표면을 모두 덮을 수 있다.
제1 소수성 코팅 층(170), 제2 소수성 코팅 층(170a), 및 제3 소수성 코팅 층(170b)은 칩-온-필름 반도체 패키지(100a/100b)와 화상 표시 패널(500)이 이방 도전성 층(600)에 의하여 연결된 후에, 함께 소수성 코팅 층(174)이 일체를 이루도록 형성될 수 있다. 따라서 제3 소수성 코팅 층(170b)은, 제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)과 각각 연결될 수 있다. 제1 소수성 코팅 층(170), 제2 소수성 코팅 층(170a), 및 제3 소수성 코팅 층(170b)을 포함하는 소수성 코팅 층(174)은 예를 들면, 딥핑 방법, 또는 스프레이 방법 등에 의하여 형성될 수 있다.
소수성 코팅 층(174)에 의하여 간극(G) 외부로부터 간극(G) 내로 물 또는 액체 세제의 흐름을 방지할 수 있으며, 또한 물 또는 액체 세제가 일부 간극(G) 내로 침투하는 경우에도, 제3 소수성 코팅 층(170b)에 의하여 물 또는 액체 세제가 이방 도전성 층(600)에 침투하지 못하므로, 칩-온-필름 반도체 패키지(100a/100b)의 출력핀(OPIN)과 화상 표시 패널(500)의 패널 연결 배선(530) 사이에 단락(short circuit) 또는 회로의 탐(circuit burnt)을 방지할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다. 도 10에 대한 설명 중 도 1a, 도 1b, 도 3, 도 5a 내지 도 6에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 10을 참조하면, 스플레이 장치(1000e)는 칩-온-필름 반도체 패키지(100a/100c) 및 화상 표시 패널(500)을 포함할 수 있다. 칩-온-필름 반도체 패키지(100a/100c)는 배리어 댐(160a/160c)을 더 포함할 수 있다. 배리어 댐(160a/160c)은 필름 기판(110)과 제1 소수성 코팅 층(170) 사이에 배치될 수 있다. 즉, 제1 소수성 코팅 층(170)은 필름 기판(110) 상에 형성된 배리어 댐(160a/160c)을 덮도록 형성될 수 있다. 또는 배리어 댐(160a/160c)은 솔더 레지스트층(140)과 제1 소수성 코팅 층(170) 사이에 배치될 수 있다.
칩-온-필름 반도체 패키지(100a/100c)는 도 3에 보인 칩-온-필름 반도체 패키지(100a) 또는 도 5a에 보인 칩-온-필름 반도체 패키지(100c)일 수 있는 바, 자세한 설명은 생략하도록 하며, 도 10에서는 제2 배리어 댐(164)만이 도시된다. 즉, 칩-온-필름 반도체 패키지(100a/100c)가 도 3에 보인 칩-온-필름 반도체 패키지(100a)인 경우, 배리어 댐(160a)은 복수개의 제1 배리어 댐(도 3의 162) 및 복수개의 제2 배리어 댐(164)로 이루어질 수 있고, 칩-온-필름 반도체 패키지(100a/100c)가 도 5a에 보인 칩-온-필름 반도체 패키지(100c)인 경우, 배리어 댐(160c)은 복수개의 제2 배리어 댐(164)로 이루어질 수 있다.
제2 배리어 댐(164)은 필름 기판(110)의 적어도 하나의 측으로부터의 물 또는 액체 세제의 흐름을 막는 배리어의 기능을 할 수 있다. 또한 복수개의 제2 배리어 댐(164) 각각의 사이의 이격되는 간격이 상대적으로 좁고, 배리어 댐(160a/160c)을 덮는 소수성 코팅 층(170)에 의하여 반도체 칩(200) 측에서 출력핀(OPIN) 측으로의 물 또는 액체 세제의 흐름이 방해될 수 있다.
칩-온-필름 반도체 패키지(100a/100c)와 화상 표시 패널(500) 사이에는 이방 도전성 층(600)이 배치될 수 있다. 서로 마주 보는 필름 기판(110)의 제1 면(112)의 일부분 및 투명 기판(510)의 제2 면(512)의 일부분 사이에는 이방 도전성 층(600)이 배치되지 않는 간극(G)이 형성될 수 있다. 일부 실시 예에서, 배리어 댐(160a/160c)의 적어도 일부분은 간극(G) 내에 배치될 수 있다. 예를 들면, 복수개의 제2 배리어댐(164) 각각의 일부분은 간극(G)에 인접한 필름 기판(110)의 제1 면(112) 상에 배치될 수 있고, 나머지 부분은 간극(G) 내의 필름 기판(110)의 제1 면(112) 상에 배치될 수 있다. 즉, 복수개의 제2 배리어 댐(164) 각각은 간극(G) 외부로부터 간극(G) 내로 연장될 수 있다.
배리어 댐(160a/160c), 제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a) 각각의 두께는, 간극(G)이 유지될 수 있는 두께를 가지도록 선택되어 형성될 수 있다.
예를 들면, 서로 마주 보는 필름 기판(110)의 제1 면(112)의 일부분 및 투명 기판(510)의 제2 면(512)의 일부분 사이의 간격이 수십㎛인 경우, 제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)은 약 1㎛ 내외의 두께를 가지고, 배리어 댐(160a/160c)은 약 수㎛의 두께를 가질 수 있다. 따라서 제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)은 서로 접촉되지 않도록 이격되어 간극(G)을 유지할 수 있다. 특히 배리어 댐(160a/160c) 상에 형성된 제1 소수성 코팅 층(170)의 부분과 제2 소수성 코팅 층(170a) 또한 서로 접촉되지 않도록 이격될 수 있다.
제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)은 칩-온-필름 반도체 패키지(100a/100c)와 화상 표시 패널(500)이 이방 도전성 층(600)에 의하여 연결되기 전에, 칩-온-필름 반도체 패키지(100a/100c) 및 화상 표시 패널(500)에 각각 별도로 형성될 수 있다.
소수성 코팅 층(172)에 의하여 간극(G) 외부로부터 간극(G) 내로 물 또는 액체 세제의 흐름을 방지할 수 있다. 또한 제2 배리어댐(164)의 일부분은 간극(G) 내의 필름 기판(110)의 제1 면(112) 상에 배치되므로, 간극(G)이 상대적으로 좁아질 수 있다. 따라서 간극(G) 내에서 이방 도전성 층(600)을 향한 물 또는 액체 세제의 이동이 더욱 어려워질 수 있다. 따라서 간극(G)의 내부 안쪽에 있는 이방 도전성 층(600)로 물 또는 액체 세제가 침투하지 못하므로, 칩-온-필름 반도체 패키지(100a/100c)의 출력핀(OPIN)과 화상 표시 패널(500)의 패널 연결 배선(530) 사이에 단락(short circuit) 또는 회로의 탐(circuit burnt)을 방지할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 일부분을 나타내는 단면도이다. 도 11에 대한 설명 중 도 10에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 11을 참조하면, 디스플레이 장치(1000f)는 칩-온-필름 반도체 패키지(100) 및 화상 표시 패널(500)을 포함할 수 있다. 칩-온-필름 반도체 패키지(100a/100c)는 도 3에 보인 칩-온-필름 반도체 패키지(100a) 또는 도 5a 및 도 5c에 보인 칩-온-필름 반도체 패키지(100c)일 수 있는 바, 자세한 설명은 생략하도록 한다.
소수성 코팅 층(174)은 칩-온-필름 반도체 패키지(100a/100c)의 필름 기판(110)의 제1 면(112)의 일부분, 화상 표시 패널(500)의 투명 기판(510)의 제2 면(512)의 일부분, 및 이방 도전성 층(600)의 표면을 덮을 수 있다. 소수성 코팅 층(174)은 필름 기판(110)의 제1 면(112)의 일부분에 형성되는 제1 소수성 코팅 층(170), 투명 기판(510)의 제2 면(512)의 일부분에 형성되는 제2 소수성 코팅 층(170a), 및 이방 도전성 층(600)의 표면을 덮는 제3 소수성 코팅 층(170b)으로 이루어질 수 있다.
소수성 코팅 층(174)은, 간극(G) 내의 필름 기판(110)의 제1 면(112)의 부분, 투명 기판(510)의 제2 면(512)의 부분, 및 이방 도전성 층(600)의 표면을 모두 덮을 수 있다.
제1 소수성 코팅 층(170), 제2 소수성 코팅 층(170a), 및 제3 소수성 코팅 층(170b)은 칩-온-필름 반도체 패키지(100a/100c)와 화상 표시 패널(500)이 이방 도전성 층(600)에 의하여 연결된 후에, 함께 소수성 코팅 층(174)이 일체를 이루도록 형성될 수 있다. 따라서 제3 소수성 코팅 층(170b)은, 제1 소수성 코팅 층(170) 및 제2 소수성 코팅 층(170a)과 각각 연결될 수 있다. 제1 소수성 코팅 층(170), 제2 소수성 코팅 층(170a), 및 제3 소수성 코팅 층(170b)을 포함하는 소수성 코팅 층(174)은 예를 들면, 딥핑 방법, 또는 스프레이 방법 등에 의하여 형성될 수 있다.
소수성 코팅 층(174)에 의하여 간극(G) 외부로부터 간극(G) 내로 물 또는 액체 세제의 흐름을 방지할 수 있으며, 또한 물 또는 액체 세제가 일부 간극(G) 내로 침투하는 경우에도, 제3 소수성 코팅 층(170b)에 의하여 물 또는 액체 세제가 이방 도전성 층(600)에 침투하지 못하므로, 칩-온-필름 반도체 패키지(100a/100c)의 출력핀(OPIN)과 화상 표시 패널(500)의 패널 연결 배선(530) 사이에 단락(short circuit) 또는 회로의 탐(circuit burnt)을 방지할 수 있다.
도 12 및 도 13은 비교 실시 예와 본 발명의 일 실시 예에 따른 칩-온-필름 반도체 패키지를 포함하는 디스플레이 장치의 표면에서 액체의 접촉각을 나타내는 그래프 및 액체의 모양을 나타내는 도면이다.
도 12 및 도 13을 함께 참조하면, 비교 실시 예(REF)는 도 1 내지 도 11에서 설명한 제1 및 제2 소수성 코팅 층(170, 170a)을 형성하지 않은 필름 기판(110)과 투명 기판(510) 상에서의 액체의 접촉각을 나타내고, 제1 예(A)는 도 1 내지 도 11에서 설명한 제1 및 제2 소수성 코팅 층(170, 170a)을 각각 형성한 필름 기판(110)과 투명 기판(510) 상에서의 액체의 접촉각을 나타내고, 제2 예(B)는 도 1 내지 도 11에서 설명한 제1 및 제2 소수성 코팅 층(170, 170a)을 각각 형성한 후 표면에 150℃에서 30분간 열처리를 한 필름 기판(110)과 투명 기판(510) 상에서의 액체의 접촉각을 나타낸다. 참고로, 마름표 표시(◇)는 각 예에서의 표준 편차를 나타낸다.
비교 실시 예(REF)에서 필름 기판(110) 및 투명 기판(510) 상에서의 액체의 접촉각은 각각 26.3ㅀ 및 79.9ㅀ이다. 반면 제1 예(A)에서 제1 소수성 코팅 층(170)이 형성된 필름 기판(110) 및 제2 소수성 코팅층(170a)이 형성된 투명 기판(510) 상에서의 액체의 접촉각은 각각 106.8ㅀ 및 106.3ㅀ로 접촉각이 크게 증가함을 알 수 있다. 또한 제2 예(B)에서 제1 소수성 코팅 층(170)이 형성된 필름 기판(110) 및 제2 소수성 코팅층(170a)이 형성된 투명 기판(510) 상에서의 액체의 접촉각은 각각 101.2ㅀ 및 104.2ㅀ로 제1 예(A)와 비교하여 접촉각이 큰 차이가 나지 않음을 알 수 있다.
따라서 필름 기판(110) 및 투명 기판(510) 상에 1 내지 도 11에서 설명한 제1 및 제2 소수성 코팅 층(170, 170a)을 형성한 경우, 물 또는 액체 세제 등은 상대적으로 큰 접촉각을 가지므로 간극(G, 도 6 내지 도 11 참조)과 같은 상대적으로 좁은 간격을 가지는 곳으로 침투할 수 없다. 또한 필름 기판(110) 및 투명 기판(510) 상에 1 내지 도 11에서 설명한 제1 및 제2 소수성 코팅 층(170, 170a)을 형성한 후, 열처리를 하거나, 디스플레이 장치(1000a 내지 1000f, 도 6 내지 도 11 참조)가 동작하는 동안 열이 발생하는 경우에도, 접촉각은 큰 변화가 없기 때문에 물 또는 액체 세제 등이 간극(G) 내로 침투하는 것을 계속하여 방지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100 : 칩-온-필름 반도체 패키지, 110 : 필름 기판, 140 : 솔더 레지스트층, 160a, 160b, 160c : 배리어 댐, 170, 172, 174 : 소수성 코팅 층, 200 : 반도체 칩; 400 : 구동 인쇄회로기판, 500 : 화상 표시 패널, 510 : 투명 기판, 600 : 이방 도전성 층, 1000, 1000a, 1000b, 1000c, 1000d, 1000e, 1000f : 디스플레이 장치
Claims (10)
- 필름 기판;
상기 필름 기판의 적어도 하나의 면 상에 형성되는 도전 배선 및 상기 도전 배선과 연결되며 상기 필름 기판의 제1 면 상의 일단에 배치되는 출력 핀;
상기 도전 배선과 연결되며 상기 필름 기판의 상기 제1 면 상에 실장되는 반도체 칩;
상기 필름 기판의 상기 제1 면 상에서 상기 도전 배선의 적어도 일부분을 덮는 솔더 레지스트층;
상기 반도체 칩과 상기 출력 핀 사이의 상기 솔더 레지스트층 상에 배치되는 적어도 하나의 배리어 댐; 및
상기 필름 기판의 상기 제1 면의 적어도 일부분을 덮는 소수성 코팅 층;을 포함하는 칩-온-필름 반도체 패키지. - 제1 항에 있어서,
상기 적어도 하나의 배리어 댐은,
상기 필름 기판의 일 측(side)으로부터 타 측 방향으로 서로 이격되며 연장되는 복수개의 제1 배리어 댐을 포함하는 것을 특징으로 하는 칩-온-필름 반도체 패키지. - 제2 항에 있어서,
상기 적어도 하나의 배리어 댐은,
상기 복수개의 제1 배리어 댐과 서로 교차하며 수직 방향으로 연장되고, 서로 이격되는 복수개의 제2 배리어 댐을 더 포함하는 것을 특징으로 하는 칩-온-필름 반도체 패키지. - 삭제
- 제1 항에 있어서,
상기 적어도 하나의 배리어 댐은, 상기 솔더 레지스트층과 상기 소수성 코팅 층 사이에 배치되는 것을 특징으로 하는 칩-온-필름 반도체 패키지. - 필름 기판을 가지는 칩-온-필름 반도체 패키지;
투명 기판을 가지며, 상기 필름 기판의 제1 면의 일부분과 상기 투명 기판의 제2 면의 일부분이 간극을 가지며 서로 마주보도록 배치되는 화상 표시 패널; 및
상기 필름 기판과 상기 투명 기판 사이에 배치되어 상기 칩-온-필름 반도체 패키지와 상기 화상 표시 패널을 전기적으로 연결하는 이방 도전성 층;을 포함하며,
상기 칩-온-필름 반도체 패키지는, 상기 필름 기판, 상기 필름 기판의 제1 면 상에 부착되는 디스플레이 드라이버 IC, 상기 필름 기판의 상기 제1 면에 배치되는 적어도 하나의 배리어 댐, 및 상기 필름 기판의 상기 제1 면의 적어도 일부분 상에서 상기 적어도 하나의 배리어 댐을 덮는 제1 소수성 코팅 층을 포함하는 것을 특징으로 하는 디스플레이 장치. - 제6 항에 있어서,
상기 제1 소수성 코팅 층은, 상기 간극에 인접한 상기 필름 기판의 상기 제1 면의 부분으로부터 상기 간극 내의 상기 필름 기판의 상기 제1 면의 부분까지 연장되는 것을 특징으로 하는 디스플레이 장치. - 제6 항에 있어서,
상기 간극 내의 상기 투명 기판의 상기 제2 면의 일부분을 덮는 제2 소수성 코팅 층을 더 포함하는 것을 특징으로 하는 디스플레이 장치. - 제6 항에 있어서,
상기 적어도 하나의 배리어 댐은,
상기 서로 이격되며 연장되는 복수개의 제1 배리어 댐을 포함하는 것을 특징으로 하는 디스플레이 장치. - 제9 항에 있어서,
상기 적어도 하나의 배리어 댐은,
상기 복수개의 제1 배리어 댐과 서로 교차하며 수직 방향으로 연장되고, 서로 이격되는 복수개의 제2 배리어 댐을 더 포함하는 것을 특징으로 하는 디스플레이 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/479,856 US9978674B2 (en) | 2016-04-05 | 2017-04-05 | Chip-on-film semiconductor packages and display apparatus including the same |
| US15/964,342 US10134667B2 (en) | 2016-04-05 | 2018-04-27 | Chip-on-film semiconductor packages and display apparatus including the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201662318341P | 2016-04-05 | 2016-04-05 | |
| US62/318,341 | 2016-04-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170114906A KR20170114906A (ko) | 2017-10-16 |
| KR102617348B1 true KR102617348B1 (ko) | 2023-12-26 |
Family
ID=60296098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160113982A KR102617348B1 (ko) | 2016-04-05 | 2016-09-05 | 칩-온-필름 반도체 패키지 및 이를 포함하는 디스플레이 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102617348B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102649331B1 (ko) | 2018-08-14 | 2024-03-20 | 삼성디스플레이 주식회사 | 표시장치 |
| KR20200099223A (ko) | 2019-02-13 | 2020-08-24 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120092817A1 (en) | 2010-10-13 | 2012-04-19 | Sony Corporation | Display device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101991892B1 (ko) * | 2013-02-18 | 2019-06-24 | 삼성디스플레이 주식회사 | 테이프 패키지 및 이를 구비한 평판 표시 장치 |
| KR102258746B1 (ko) * | 2014-08-13 | 2021-06-01 | 삼성전자주식회사 | 벤딩부를 갖는 칩 온 필름 패키지 |
-
2016
- 2016-09-05 KR KR1020160113982A patent/KR102617348B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120092817A1 (en) | 2010-10-13 | 2012-04-19 | Sony Corporation | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20170114906A (ko) | 2017-10-16 |
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