KR102614381B1

KR102614381B1 - 디스플레이를 위한 낮은 전력의 공통 전극 전압 발생을 위한 시스템과 방법

Info

Publication number: KR102614381B1
Application number: KR1020217036379A
Authority: KR
Inventors: 스튜어트 에스. 테일러
Original assignee: 스냅 인코포레이티드
Priority date: 2019-07-01
Filing date: 2020-07-01
Publication date: 2023-12-15
Also published as: TW202105350A; TW202405778A; WO2021003253A1; CN113632160B; CN116721639A; KR20210149160A; US11776501B2; CN113632160A; US20230079962A1; TWI823012B; JP2022538510A; CN116721639B; US20220044651A1; US11580927B2; US20230395037A1; EP3921828A1

Abstract

낮은 내지는 중간의 항복전압을 갖는 트랜지스터를 갖는 디스플레이(예를 들어, LCoS 디스플레이)에 대한 낮은 전력 공통 전극 전압을 구현하기 위한 시스템, 회로 및 방법은 제1 및 제2 저전압 증폭기를 포함하며, 여기서 상기 제1 증폭기는 화소 전압을 생성하고 제2 증폭기는 미리 결정된 전압을 생성한다. 회로는 공통 전극 전압을 발생하기 위한 제1 및 제2 증폭기에 커플링된 공통 전극 회로를 포함할 수 있다. 특히, 회로는 공통 전극 회로에 커플링된 제어 회로를 포함하며, 여기서 제1 단계 동안, 제어 회로는 선택적으로 미리 결정된 전압의 음수 값을 기초로 한 낮은 공통 전극 전압을 발생하기 위한 공통 전극 회로를 제어한다. 또한, 제2 단계 동안, 제어 회로는 선택적으로 미리 결정된 전압과 픽셀 전압의 합계를 기초로 한 높은 공통 전극 전압을 발생하기 위한 공통전극 회로를 제어한다.

Description

디스플레이를 위한 낮은 전력의 공통 전극 전압 발생을 위한 시스템과 방법

이 출원은 2019년 7월 1일에 출원된 미국 임시출원 번호 62/869,432에 대한 우선권을 주장한다.

일반적으로, LCoS 디스플레이는 실리콘 뒤판의 윗면에서 액정층을 사용한다. 대부분의 LCoS 디스플레이는 각 화소 (VPIX)를 관련된 전압을 제어하는 CMOS 칩을 포함한다. 이러한 디스플레이는 각각의 전지에 공통 전극을 위한 일정한 전압을 요구한다. 모든 픽셀을 위한 이 공통 전압은 보통 커버 글라스 위의 인주석 산화물로 만든 투명 전도 층에 의해 공급된다.

공통 전극 전압(V_COM)을 생성하기 위한 알려진 전압 발생 회로는 고 항복(breakdown) 전압을 가지는 트랜지스터를 사용한다. 결과로서, 다이 영역(die area)은 증가한다; 그에 따라, 회로를 위한 비용은 증가한다. 공통 전극 전압을 발생하기 위한 전압 발생 회로의 다수는 전력소비를 증가시키는, 보다 큰 전력공급 전압을 요구하는 선형 증폭기로서 작동하는 트랜지스터를 사용한다. 예를 들면, 어떤 전압 발생 회로는 거의 9-10V의 고전압을 요구한다. 전류회로 설계자들은, 높은 전류(대략 2-3mA)으로 작동하고 필요 동력이 20mW에서 30mW의 범위인, 대전력 소산 선형 증폭기를 이용하는 이러한 회로를 구현시킨다. 추가적으로, 종래의 회로가 고 항복전압을 가지기 때문에, 다른 회로 또는 기능을 가진 집적화를 위한 기회가 거의 없다. 특히, 공통 전극 전압을 생성하기 위한 가장 알려진 구현들은 높은 레벨의 집적화에 적합하지 않는 트랜지스터를 사용한다.

(요약)

중간 수준의 항복 전압을 갖는 트랜지스터를 가지는 공간 광 변환기 및/또는 디스플레이( 예를 들어, LCoS 디스플레이)를 위한 낮은 전력의 공통 전극 전압 출력을 실현하기 위한 시스템, 회로, 그리고 방법의 실시예들이 제공된다. 실시예들은 절차, 장치, 시스템, 기기, 또는 방법과 같은, 여러 방법으로 구현될 수 있다는 것을 이해해야 한다.

몇몇 실시예에서, 공통 전극 전압을 발생하기 위한 회로를 갖는 디스플레이 시스템이 제공된다. 시스템은 LCoS 디스플레이와 관련된 접지 그리고/또는 V_PIX ^-와 화소 전압 (V_PIX+)과 비교하여 공통 전극 전압(V_COM)을 설정하기 위한 미리 선정된 전압을 발생하도록 구성된 제1 저전압 증폭기를 포함할 수 있다. 시스템은 또한 화소 전압 V_PIX+를 발생하도록 구성된 제2 저전압 증폭기를 포함한다. 또한, 공통전극 회로는 미리 선정된 전압과 화소 전압에 근거한 공통 전극 전압을 발생하기 위한 제1 저전압 증폭기와 제2 저전압 증폭기에 커플링될 수 있다. 한 실시예에서, 한개 또는 두 개 모두의 증폭기는 회로의 일부로 고려된다. 특히, 제어 회로는 공통 전극회로에 연결될 수 있는데, 여기서 미리 선정된 전압의 음의 값을 근거로 한 낮은 공통 전극전압을 발생하기 위하여 제1단계 동안 제어 회로가 선택적으로 공통 전극 회로를 제어한다. 또한, 제2단계 동안, 제어 회로는 미리 선정된 전압과 화소 전압의 합계를 근거로 한 높은 공통 전극 전압을 발생하기 위하여 공통 전극 회로를 선택적으로 제어할 수 있다. 실시예에서, 제2단계는 제1단계 전에 일어날 수 있다.

몇몇 실시예에서, 낮은 항복 전압을 갖는 트랜지스터를 갖는 LCoS 디스플레이에 대하여 공통 전극 구동 전압을 설정하는 방법이 제공된다. 본 방법은 LCoS 디스플레이와 관련된, 접지전압과 화소 전압 V_PIX을 비교하여 공통 전극 전압을 설정하기 위한 미리 결정된 전압을 발생하는 것을 포함할 수 있다. 본 방법은 또한 제1 단계와 제2 단계 동안 제1 캐패시터와 제2 캐패시터를, 간헐적으로, 각각 미리 결정된 전압으로 충전하는 것을 포함할 수 있다. 제1 단계동안, 본 방법은 또한 미리 결정된 전압에 의하여 접지전압 보다 적은 낮은 공통전극전압을 생산하기 위한 공통 전극 노드와 접지 사이에 제2 캐패시터를 커플링하는 것을 포함할 수 있다. 제2 단계 동안, 본 방법은 또한 미리 결정된 전압에 의하여 화소 전압보다 큰 높은 공통 전극 전압을 생산하기 위해 화소 전압 노드와 공통 전극 노드 사이에 제 1 캐패시터를 커플링하는 것을 포함할 수 있다.

실시예에서, 이미지를 디스플레이하기 위한 디스플레이 시스템은: 각각 화소 전극 전압 (V_PEV) 및 공통 전극 전압 (V_COM)을 가지는 다수의 픽셀을 갖는 디스플레이 패널; 그리고, 다수 픽셀 각각에 V_PEV를 제공하기 위한 비트 플레인 메모리; V_COM을 제공하기 위해 디스플레이 패널에 커플링된 공통 전극 회로; 그리고 최대 화소 전압 (V_PIX+)과 최소 화소 전압( V_PIX-)를 발생하도록 구성된 디스플레이 패널에 커플링된 최소한 하나의 제1 증폭기를 포함하는, 디스플레이 패널에 커플링된 디지털 드라이브 장치를 포함하며; 상기 V_PEV는 상기 비트 플레인 메모리로부터 상기 다수의 픽셀 중 적어도 하나에 의해 수신된 전압에 따라 V_PIX+로부터 V_PIX-로 스위치하며; 상기 공통 전극 회로는 미리 결정된 전압 V_{DAC_COM}을 발생하도록 구성된 적어도 하나의 제2 증폭기를 더 포함하고; 그리고 V_COM의 값은 ⅰ) V_PIX- 빼기 V_{DAC_COM}과 ⅱ) V_PIX+ 더하기 V_{DAC_COM}사이에서 스위치한다.

실시예에서, V_PIX+는 1.2V-4V의 범위의 값을 갖고, V_PIX-는 0V에서 -2.8 V의 범위의 값을 갖는다. 실시예에서, V_{DAC_COM}은 대략적으로 0-2V의 범위에 있는 값을 갖는다. 실시예에서, 공통 전극전압 V_COM은 상기 디스플레이 패널에 걸쳐서 DC 전압 밸런스를 유지한다. 실시예에서, 디스플레이 패널은 액정 패널이다.

실시예에서, 디스플레이 시스템은 또한 상기 공통전극회로에 클럭 출력(clocking output) CS를 공급하기 위하여 공통 전극 회로에 연결된 제어 회로를 더 포함한다. 실시예에서, 공통 전극 회로는 또한 클럭 출력 CS를 수신하는 다수의 스위치를 더 포함한다. 실시예에서, 상기 다수의 스위치 중 적어도 하나는 다수의 MOSFET 트랜지스터를 포함한다. 실시예에서, 공통 전극 회로는 디스플레이 패널로부터 분리된 집적 회로 칩에 위치한다. 실시예에서, 공통 전극 회로는 디스플레이 패널과 같은 집적 회로 칩으로 집적된다.

실시예에서, V_PIX-는 0이고, V_COM의 값은 V_PIX-보다 적고(예를 들어, OV ), V_PIX+보다 큰 사이에서 변한다. 여기에 있는 실시예들은 이 V_COM 전압을 알려진 시스템에 비하여, 낮은 비용, 낮은 전력, 작은 사이즈 그리고 높은 집적화로 변동을 가능하게 하는 장점을 가지고 있다. 실시예에서, 화소 전압 V_PIX를 가진 다수의 픽셀들을 갖는 디스플레이 패널을 위한 공통 전극 구동 전압 V_COM을 생성하는 방법이 제공된다. 실시예에서, 본 방법은 디스플레이 패널에 적어도 하나의 제1 캐패시터와 적어도 하나의 제2 캐패시터를 갖는 공통 전극회로를 커플링하는 단계; 미리 결정된 전압 V_DAC-COM의 음수 값에 기초가 된 V_COM의 낮은 값을 발생하기 위하여, 제1 단계동안 제어 회로를 가진 공통 전극 회로를 선택적으로 제어하는 단계; V_COM의 높은 값을 발생하기 위해, 제2 단계 동안 제어 회로를 이용하는 것을 공통 전극회로를 선택적으로 제어하는 단계; 그리고 최대 화소 전압 (V_PIX+)와 최소 화소 전압 (V_PIX-)를 발생하도록 구성된 디스플레이 패널에 적어도 하나의 제1 증폭기를 연결하는 단계를 포함하며; 여기에서 V_COM의 값은 ⅰ) V_PIX- 빼기 V_{DAC_COM}과 ⅱ) V_PIX+ 더하기 V_{DAC_COM}사이에서 스위치한다. 실시예에서, 본 방법은 미리 결정된 전압 V_{DAC_COM}으로 공통 전극 회로 내에 적어도 하나의 제1 캐패시터와 적어도 하나의 제2 캐패시터를 충전하는 단계를 더 포함한다.

실시예에서, 본 방법은 미리 결정된 전압 V_{DAC_COM}을 발생하도록 구성된 공통 전극 회로에 제2 증폭기를 커플링하는 단계를 더 포함한다. 실시예에서, V_PIX+는 1.2V-4V의 범위의 값을 가지고, V_PIX-는 0V에서 -2.8V의 범위의 값을 갖는다. 실시예에서, V_{DAC_COM}은 0-2V의 범위의 값을 갖는다. 실시예에서, V_COM의 값은 디스플레이 패널에 걸쳐서 DC 전압 밸런스를 유지한다(즉, 0V). 실시예에서, 디스플레이 시스템은 LCoS 디스플레이 시스템이다.

실시예의 다른 관점과 장점은, 예에 의해서 기술된 실시예의 원리를 나타내는 첨부도면을 참조로 한 후술하는 상세한 설명으로부터 분명하게 될 것이다.

기술된 실시예들과 그 장점들은 첨부 도면을 참조로 한 다음의 설명으로 잘 이해할 수 있을 것이다. 이들 도면은 기술된 실시예의 사상과 범위를 벗어남이 없이 이 기술분야에서 통상의 지식을 가진 자에 의해 기술된 실시예에 행해진 형태와 상세에서의 어떠한 변화도 제한하지 않는다.
도 1은 본 발명의 실시예에 따른 디스플레이 시스템의 블록 다이어그램이다.
도 2a는 본 발명의 실시예에 따른 공통 전극 전압 발생을 위한 회로를 포함하는 디스플레이 시스템의 회로도이다.
도 2b는 본 발명의 실시예에 따라서, 도 2A의 디스플레이 시스템 내에 이용될 수 있는 공통전극회로의 회로도이다.
도 2c는 본 발명의 실시예에 따라서, 도 2b에 도시된 공통 전극회로의 작동 예를 나타내는 타이밍 다이어그램이다.
도 2d는 본 발명의 실시예에 따라서, 화소 전압 V_PIX와 공통 전극전압 V_COM 사이의 전압 비교를 보여주는 전압과 데이터 다이어그램이다.
도 3은 본 발명의 실시예에 따라, 공통 전극 전압 발생을 위한 회로를 포함하는 디스플레이 시스템의 다른 실시예의 회로도이다.
도 4는 본 발명의 실시예에 따라서, 공통 전극전압 V_COM을 발생하기 위한 방법의 흐름도이다.

다음 실시예들은 회로와 관련된 디스플레이 시스템 (예를 들어, LCoS 디스플레이 시스템), 및 공통 전극 전압 발생을 위한 방법을 기술한다. 실시예들은 이러한 세부 사항의 일부 또는 모두 없이도 실행될 수 있다는 것은 이 기술 분야의 통상의 지식을 가진 자들에게 이해될 수 있을 것이다. 다른 예에서, 실시예들을 불필요하게 모호하게 하지 않기 위해서 잘 알려져 있는 공정 작동은 상세히 기술되지 않았다.

몇몇 실시예에서, 디스플레이 시스템은 LCoS 디스플레이 시스템이고, LCoS 디스플레이 시스템과 관련된 접지전압과 화소 전압 V_PIX에 대한 값에 공통전극 전압 V_COM을 설정하기 위해 구현되도록 미리 결정된 전압을 발생하도록 구성된 제1 저전압 증폭기를 갖는 공통 전극 전압 V_COM 발생을 위한 회로를 포함할 수 있다. 시스템은 또한 화소 전압 V_PIX를 발생하도록 구성된 제2 저전압 증폭기를 포함한다. 또한, 공통 전극 회로는 미리 결정된 전압과 화소 전압 V_PIX에 기초가 된 공통 전극 전압을 생성하기 위한 제1 저전압 증폭기와 제2 저전압 증폭기에 커플링될 수 있다. 특별히, 제어회로가 공통 전극회로에 연결될 수 있는데, 제1 단계 동안, 제어 회로는 미리 결정된 전압의 음수 값에 기초가 된 낮은 공통 전극 전압을 발생하기 위하여, 선택적으로 공통 전극 회로를 제어한다. 또한, 제2 단계 동안, 제어 회로는 미리 결정된 전압과 화소 전압 V_PIX의 합계를 근거로 한 높은 공통 전극전압을 발생하기 위해 선택적으로 공통 전극 회로를 제어할 수 있다. 여기 실시예에 따라서 발생된 공통 전극 전압 V_COM은 본 발명의 LCoS 디스플레이 시스템의 LCD 패널에 걸쳐서 대략적으로 0V의 전압 (예를 들어 DC 전압) 밸런스를 유지한다.

공통 전극 전압 V_COM을 발생하는 본 방법은 LCoS 디스플레이와 관련된 화소 전압 V_PIX에 대하여 미리 결정된 전압을 발생하는 단계와, 미리 결정된 전압으로 제1 단계와 제2 단계 동안 제1 캐패시터와 제2 캐패시터를 각각 간헐적으로 충전하는 단계를 포함한다. 특별히, 제1 단계 동안, 본 방법은 미리 결정된 전압에 의해 접지전압보다 적은 낮은 공통 전극 전압을 발생하기 위하여 공통 전극 노드와 접지 사이에 제2 캐패시터를 커플링하는 단계를 포함할 수 있다. 제2 단계 동안, 본 방법은 미리 결정된 전압에 의해 화소 전압 V_PIX보다 큰 높은 공통 전극 전압을 생산하기 위해 화소 전압 노드와 공통 전극 노드 사이에 제1 캐패시터를 커플링하는 단계를 포함할 수 있다. 바람직하게, 여기에 기술된 낮은 동력 공통 전극 전압을 구현하는 시스템 회로 및 방법은 디스플레이(예를 들어, LCoS 디스플레이)내에 알려지고 현재 이용되는 그것들보다 낮은 항복 전압을 갖는 트랜지스터들을 이용하는 LCoS 이미저/후판에 대하여, 공통 전극 전압 V_COM의 구현을 위해 이용될 수 있다. 공통 전극 전압 발생 프로세스 및/또는 공통 전극 회로는 디스플레이 패널 또는 이미저의 그것과 같이, 통합 회로 그 자체에, 또는 그 대안으로 다른 집적 회로의 부분으로 구현될 수 있다. 본 발명의 실시예들은 알려진 시스템에 대한 공통 전극 구동 전압의 실시를 위해 필요로 하는 트랜지스터의 요구 항복 전압을 감소시킨다. 또한 여기에 기술된 공통 전극 전압 발생 회로와 방법은 요구되는 감소된 다이 크기 때문에 회로망 구현의 비용을 낮추게 한다. 또한, 본원에 개시된 시스템과 방법은 LCoS 후판/디스플레이와 동일한 다이에 집적될 때 집적화의 레벨을 증가시킬 수 있다. 실시예에서 V_COM 회로는 디스플레이로부터 분리된 다이에 집적되거나, 또는 아날로그 기능(예를 들어, 온도 감지, 광 피드백 등)으로 집적된다. 그와 같이, V_COM 발생 회로(여기에 공통 전극 회로로서 관련된 전부 또는 부분들)은 LCoS 디스플레이 시스템의 후판 칩과 집적될 수 있거나 또는 후판 칩에 전기적으로 연결되는 분리 칩에 위치될 수 있다. 본 발명에 따른, 디스플레이 시스템(예를 들어 LCoS 디스플레이 시스템 )의 실시예는 또한 적은 전력을 소모하고, 배터리 작동에 더 적합하게 하고, 그럼으로써 적은 열을 발생한다. 보다 작은 공급 전압은 보다 낮은 전력 손실을 야기한다. 본 발명의 일실시예에서, 전력 손실은 대략적으로 9-10V의 값보다 대략적으로 반이거나 작은 전력 공급전압으로 작동되는 증폭기를 사용함으로써 줄어든다. 종래 기술의 회로망은 일반적으로 대략 25mW를 손실시키고, 반면에 본 발명의 몇몇 실시예는 단지 대략 5mW를 손실시키는 이익과 장점을 가진다.

다음 설명에서, 여러 상세한 것들이 설명된다. 그러나 본 발명은 이러한 특이한 상세한 것들이 없이도 실행할 수 있다는 것은 이 기술 분야에서 통상의 지식을 가진 자들에 분명할 것이다. 몇몇 예에서, 잘 알려져 있는 구조와 장치는 본 발명의 모호성을 회피하기 위하여, 상세히 하지 않고, 블록도 형태로 나타내어진다.

“하나의 실시예” 또는 “어느 한 실시예”에 대한 설명의 언급은 실시예와 관련한 기술된 특정 특징, 구조 또는 특성이 발명의 적어도 한 실시예에 포함된다는 것을 의미한다. 이 설명에 있는 여러 곳에서 있는 “한 실시예에서”라는 구절은 반드시 동일한 실시예를 의미하는 것은 아니다. 도면의 설명 전체에 걸쳐 동일한 참조 번호는 동일한 구성요소를 의미한다.

도 1을 참고하면, 본 발명에 따른 LCoS 디스플레이 시스템(2)의 실시예의 블록도가 제공되어 있다. 도시된 바와 같이, 본 발명에 따른 디스플레이 시스템(2)는 디지털 드라이브 장치(40)와 커플링된 그래픽 처리장치(10), 그리고 디지털 드라이브 장치(40)에 커플링된 광학 엔진(50)을 포함할 수 있다. 실시예에서, 그래픽 처리장치(10)는 제너레이터와 브렌더 (gen/blend) 모듈(12)을 포함할 수 있다. 제너레이터와 브렌더 모듈(12)은 물체를 생성하고 그리고/또는 브렌딩할 수 있다. 예를 들면, 합성 현실과 몰입형 증강 현실 어플리케이션에서, 제너레이터와 브렌더 모듈(12)은 물체(예를 들어, 실제 물체)의 카메라 또는 다른 시각적 표현물에 의하여 획득된 이미지를 갖는 생성된 물체를 혼합할 수 있다. 제너레이터와 브렌더 모듈(12)는 데이터, 예를 들면, 비디오 및/또는 이미지 데이터 출력을 생산한다. 본 발명의 실시예에서, 제너레이터와 브렌더 모듈(12)은 데이터, 예를 들면, 대체가능한 현실 시스템, 장치 또는 방법에서 비디오 및/또는 이미지 데이터 출력(예를 들어, AR, VR, 그리고/또는 MR)을 생성한다. 본 발명의 일실시예에서, 제너레이터와 브렌더 모듈(12)는, 예를 들면, 헤드 장착 디스플레이 시스템((HMD) 입력, (예를 들어, RGB) 영상 프레임에서 AR 이미지를 생성한다, 본 발명의 실시예에서, 제너레이터와 브렌더 모듈(12)은 이미지(예를 들어, AR 이미지)를 생성하는 드라이브 또는 시스템, 예를 들어, HMD 장치 또는 시스템에 통합될 수 있다. 몇몇 예에서, 생성된 이미지는 카메라로부터의 이미지와 브렌드될 수 있다.

본 발명의 일실시예에서, 그래픽 처리장치(10)는 프로세서(30)를 포함하거나, 또는 프로세서(30)와 연합되어 있다. 프로세서(30)는 그래픽 처리장치(10)에 내부적이거나 외부적이다. 본 발명의 일실시예에서, 프로세서(30)는 그래픽 처리장치(10)의 소프트웨어 모듈, 그래픽의 프로그램 또는 지시를 실행할 수 있다. 예를 들면, 프로세서(30)는 디더 모듈(33), 체커보드 모듈(34), 그리고 커맨드 스터퍼(command stuffer)(37)과 같은 소프트웨어 모듈을 실행할 수 있다. 전술한 모듈의 실행에서, 프로세서(30)sms 하나 이상의 룩-업 테이블 (LUTs)(예를 들어, 컬러 LUT(32)와 비트 플레인 LUT(35))에 저장된 데이터에 접근할 수 있다. 도 1에서 프로세서로부터 분리되어 나타내어 있으나, 컬러 LUT(32)와 비트 플레인 LUT(35)는 하나의 메모리 블록(21)에 위치할 수 있다. 메모리 블록(21)은 그래픽 처리 장치(10)에 내부적이거나 외부적일 수 있다.

본 발명의 일실시예에서, 공간적 그리고 시간적인 디더 모듈(33)이, 본 발명에 따라서, 본래의 디스플레이 비트 깊이를 넘어서 지각적으로 비트 깊이를 연장하기 위해 이용될 수 있다. 디더 모듈(33)은, 예를 들면, 고속 조명 “디더링” 디지털 화상처리 (DLP) 프로젝터를 이용함으로써 신속 이동 장면을 회복하는데 이용될 수 있다. 처커보드 모듈(34)은 본 발명에 따른 처커보더링 방법을 실행할 수 있다. 더 많은 또는 더 적은 모듈이 본 발명의 범위를 벗어남이 없이 프로세서(30)에 의해 실행할 수 있다는 것은 이 기술 분야에서 통상의 지식을 가진 자에게 쉽게 인식될 것이다.

본 발명의 일실시예에서, 비트 회전은 비트회전모듈(15)를 통하여 발생한다. 비트 회전 모듈(15) 및 연관 프로세스는 어느 프로세서(예를 들어, 프로세서(30))에 의해서 특정 비트 번호, 예를 들면 가장 의미있는 비트 (MSB)를 추출하는 것을 포함할 수 있다. 결과적인 비트 플레인은 비트 플레인의 입력으로서 이용되고 그리고/또는 비트 플레인 LUT(s)(35)에 저장된다. 본 발명의 일실시예에서, 비트 플레인 LUT(35)는 그래픽 처리 장치(10)의 메모리(21)로부터 액세스되고 프로세서(30)는 비트 플레인 LUT(35)에 접근한다(즉, 광학 엔진(50)내에, 각 화소의 디지털 레벨 값과 타임이 부여된, 공간 광 변환기(56)의 모든 출력 바이너리 화소 전극 논리의 순간상태). 본 발명의 일실시예에서, 프로세서(30)는 비트 플레인을 생성하는 모듈(예를 들어, 비트 플레인 LUT(35))을 실행할 수 있다. 본 발명의 일실시예에서, 비트 플레인 LUT(35)는 도 1에 도시된 바와 같은 그래픽 처리장치(10)에 위치할 수 있다. 또 다른 실시예에서, 비트 플레인 LUT(35)는 디지털 드라이브 장치(40)에 배치될 수 있다.

디지털 드라이브 장치(40)는 그래픽 처리 장치(10)으로부터 데이터(예를 들어, 커맨드(36, 38))를 수신하고, 광학 엔진(50)에 이미지 데이터를 통신하기 전에 수신 데이터를 정열한다(예를 들어, 압축한다). 디지털 드라이브 장치(40)는 (장치에 내부적이거나 외부적이고 그리고/또는 다른 장치와 공유할 수 있는)메모리(41)을 포함할 수 있다. 디지털 드라이브 장치(40)는 다양한 프로그램, 예를 들면, 프로세서(30)에 의해 실행할 때, 디지털 드라이브 장치(40)에 의해 수신된 데이터를 파싱하고 그리고/또는 처리하는 커맨드 파서 모듈(44)을 포함할 수 있다. 디지털 드라이브 장치(40)는 정적 그리고/또는 동적 데이터(예를 들어, 비트 플레인 메모리(42), 커맨드 파서(44), 광 제어 소스(46) 등)을 포함할 수 있다. 본 발명의 실시예에서, 커맨드 스터퍼(37)는 최종 사용자에 의해 보이지 않은 영역에서 비디오 경로에 커맨드를 인서트한다. 본 발명의 일실시예에서, 이러한 커맨드는, 예를 들면, 레이저(들)과 같은 광원(52), 구동 전압(예를 들어, V_COM과 V_PIX)을 예를 들면, 광 소스 제어 모듈(46)과 V_COM + V_PIX제어 모듈(48)을 경유하여 직접적으로 또는 간접적으로 제어한다. 본 발명의 일실시예에서, 광 소스 제어 모듈(46)과 V_COM + V_PIX제어 모듈(48)은 하드웨어 및/또는 소프트웨어로 구현될 수 있다. 디지털 드라이브 장치(40)는 예를 들면, 컴퓨터 시스템의 부품, 헤드 장착 장치, 그리고/또는 LCoS 디스플레이를 이용하는 다른 장치일 수 있다.

한 실시예에서, 디지털 드라이브 장치(40)는 또한 커맨드 파서(44)를 포함한다. 커맨드 파서(44)는 커맨드 스터퍼(37)로부터 받아들여진 커맨드(38)을 파싱한다. 본 발명의 일실시예에서, 광 소스 제어(46)는 DAC, 디지털 인에이블 또는 불능 제어, 등을 통해 아날로그 입력(예를 들어, 전압 또는 전류 )을 제어함으로써 레이저 또는 LED와 같은 광원(52)을 제어한다. 실시예에서, V_COM + V_PIX 제어 모듈(48)은 V_COM + V_PIX 전압을 제어한다. 본 발명의 일실시예에서, 광학 엔진(50)은 도 1에 도시된 디스플레이 시스템(2)을 완성하기 위하여 요구된 디스플레이 부품과 다른 모든 광학 기기를 포함한다. 본 발명의 일실시예에서, 이것은 광원(52), 광학기기(54)(예를 들어, 렌즈, 편광기 등) 및 공간 광 변환기(56)을 포함할 수 있다.

본 발명의 일실시예에서, 제어 회로(110, 210), 공통 전극회로(150a, 150b 및 250), 그리고 도 2a, 도 2b와 도 3에 도해된 관련 증폭기들은 V_COM+V_PIX제어 모듈(48)내에 위치할 수 있다. 도 1의 커맨드 파서(44)는 구성부품(116)(예를 들어 DAC), 구성부품(118)(예를 들어, DAC) 및 제어 회로(110)(그리고 마찬가지로 도 3의 구성부품(218, 216)과 제어회로(210)에 연결된다. 이러한 구성부품들은 아래 더욱 상세히 기술된다. 커맨드 파서(44)는 증폭기(108, 106) 및 적절한 클로킹 출력 CS에 의해 생성된 바람직한 전압을 획득하기 위하여 구성부품(116, 118)과 제어 회로(100)에 논리 제어 출력(예를 들어, 디지털 전압)을 보낸다. 실시예에서, 커맨드 파서(44)에 의해 보내진 전압과 전류는 디스플레이 패널(180)을 구동시키기 위한 전압과 전류에 상응하고, 최종적으로 디스플레이의 픽셀의 출력 강도를 결정한다.

보다 상세하게는, 실시예에서, 커맨드 파서(44)는 구성부품(116, 118)과 제어 회로(110)에 개별적 전압 입력을 제공한다. 이러한 입력은 디지털 제어 입력(즉 전압, 논리 레벨) 이다. 구성부품(116)(예를 들어, DAC)에 커맨드 파서(44)에 의해 공급된 전압 입력은 증폭기(106)에 대한 필요한 입력 전압에 상응하는 디지털 워드로 나타낸다. 구성부품(116)의 이 출력은 증폭기(106)에 의해 증폭되고, 전압 V_PIX+를 생산한다. 구성부품(118)(예를 들어 DAC )에 커맨드 파서(44)에 의해 공급된 전압 입력은 증폭기(108)에 대한 필요한 입력 전압에게 상응하는 디지털 워드로 나타낸다. 구성부품(118)의 출력은 증폭기(108)에 의해 증폭되고 Vdac_com을 생성한다. 제어 회로(110)에 커맨드 파서(44)에 의해 공급된 전압 입력은 제어 출력 CS의 주파수, 듀티 사이클 및 단계를 설정하는 하나 이상의 논리 레벨 입력으로 나타낸다. 제어 회로(110)의 출력은 클록 출력 CS 이다.

도 2a를 참고로 하여, 공통 전극 전압 V_COM 을 발생하기 위한 회로를 포함하는 LCoS 디스플레이 시스템(100)의 회로도가 제공되어 있다. 도 1의 시스템(100)은 제어 회로(110)(예를 들어, 디지털 제어 회로), 공통 전극회로(150a), 그리고 발생된 V_COM에 연결되는 픽셀의 어레이를 갖는 이미지 생성기 및/또는 표시 패널(180)을 포함한다. 디스플레이 패널(180)은 또한 컬럼(column) 셀렉터(182)와 가로 열(row) 셀렉터(184)를 포함한다. 공통 전극회로(150a)는 스위치(S1-S4)와 제1 저전압 증폭기(108)를 포함한다. 증폭기(108)는 필요한 전압 출력을 생산하고, 그것을 증폭기(108)의 입력으로 제공하는 구성부품(118)(예를 들어, 디지털 아날로그 변환기(DAC))에 연결된다. 시스템(100)은 또한 제2 저전압 증폭기(106)을 포함한다. 증폭기(106)은 미리 결정된 V_PIX를 생성하기 위한 필요한 입력전압을 증폭기(106)에 공급하는 구성부품(116)(예를 들어, DAC)에 커플링된다. 증폭기(106)의 출력은 V_PIX+ (화소 전극 전압 V_PEV의 양의 값)이며, 그것이 공통 전극회로(150)와 디스플레이 패널(180)에 연결된다. 화소 전극전압 V_PEV는 디스플레이 패널(180, 280) 내의 픽셀(186a-n)의 화소 전극에 전력을 공급하는데 이용된다.

화소전극 전압 V_PEV는 디스플레이 패널(180)내의 다수개 픽셀의 각각의 화소 전극의 값이다. 한 실시예에서, 화소전극 전압 V_PEV은 디지털 드라이브 장치(40)내의 비트 플레인 메모리(42)로부터 수신되는 디스플레이 패널(180)내의 각 픽셀에 대한 데이터(예를 들어, 데이터 비트)의 값에 따라서, V_PIX-로부터 V_PIX+로 스위칭한다. 도 2a 및 도 3에 도시된 바와 같이 디스플레이 패널(180)서 다수의 화소(예를 들어 화소(186a-n))들이 있다. (디스플레이 시스템에서, 일반적으로, 화소의 수는 변하는데, 예를 들면, 1-8 백만 화소이다.) 디스플레이 패널(180)의 각 화소(186a-n)에 의해 수신된 데이터는, 주어진 화소(186a-n)에 의해 디스플레이될 원하는 조명 또는 컬러에 따라서, 도 1의 디지털 드라이브 장치(40) 내의 비트 플레인 메모리(42)에 의해 수신되고 공급된다. 한 실시예에서, 디스플레이 패널(180)은 광학 엔진(50) 내에 위치한다. 도 2a 및 도 3의 디스플레이 패널(180, 280)은 도 1의 공간 광 변환기(56)와 동일한 구성부품 또는 동일한 구성부품의 부분으로 간주될 수 있다.

제어 회로(110)는 예를 들면, 시스템(100)의 디스플레이 패널(180)의 백플레인 칩 내의 집적 회로에 위치할 수 있다. 선택적으로, 제어 회로는 공통전극 회로(150a)에 전기적으로 연결되는 분리된 칩에 위치할 수 있다. 제어 회로(110)는 공통전극 회로(150a)에 클록 제어 출력 CS를 제공하도록 구성된(예를 들어, 버스를 통해 전송된) 적어도 하나의 플립플롭 기기(112)를 포함하는 정렬을 포함할 수 있다. 몇 실시예에서, 제어 회로(150a)는 제1 및 제2 제어 출력(도시되지 않음)을 제공하기 위하여 버퍼(114)에 커플링된 플립-플롭(112)를 포함할 수 있으며, 여기에서 제2 제어 출력은 공통 전극 회로(150a)내에 스위치들의 온 및 오프 스위칭을 스태거링(staggering)시키기 위하여 제1 제어출력에 대하여 지연된다. 따라서 논-오버래핑 제어 출력(즉, 제어출력 CS가 온 또는 오프)이 구현될 수 있다.

제2 저전압 증폭기(106)는 화소 전압 V_PIX+의 발생을 위해 이용될 수 있다. V_PIX+의 값은 디스플레이 패널(180)의 다수의 화소에 의해 디스플레이될 이미지의 표시색과 강도에 상응하는, 커맨드 파서(44)와 결부하여 비트 플레인 메모리(42)로부터의 컬러 시퀀스 출력에 근거하여 다이나믹하게 변할 수 있다. 콘트라스트에서, 제1 저전압 증폭기(108)(여기서 “저전압”은, 예를 들면, 대략 5V 이하에서 작동하는 증폭기를 의미한다)는 전압 V_DAC-COM을 생성하기 위해 이용될 수 있다. 본 발명의 일실시예에서, 전압 V_DAC-COM은 증폭기(108)에 의해 출력에서 달성되는 미리 결정된 전압이다. 전압 V_DAC-COM(즉, V_COM을 설정하는데 이용될 전압)을 얻기 위하여 구성부품(118)(예를 들어, 디지털 아날로그 변환기(DAC))에 공급된 전압 입력은 커맨드 파서(44)로부터 획득된다. 전압 V_DAC-COM은 디스플레이 패널의 화소 전극 전압 스윙( V_PIX+ 내지 V_PIX-)과 비교하여 비교적 작다. 이 미리 결정된 전압 V_DAC-COM은 (아래 기술된 바와 같이) 커맨드 파서(44)로부터 구성부품(118)에 의해 공급된 입력을 조절함으로써 프로그램가능하고, 제1 및 제2의 각 단계 동안, 공통전극 회로(150a)의 제1 및 제2 캐패시터( Cl, C2 )를 교대로 충전하는데 이용될 수 있다.

실시예에서, 저 출력 증폭기(108)는 화소 전압 V_PIX+가 4.0V 이고 미리 결정된 전압 V_DAC-COM이 1.5V인 5mW 오피 증폭기를 사용하여 구현될 수 있다. 미리 결정된 전압 V_DAC-COM의 값은 디스플레이 시스템의 액정 재료와 원하는 어플리케이션의 요구(예를 들어, 진폭 및/또는 단계 특성)의 함수로서 선택될 수 있다. 이와 같이, 양(+)의 화소 전압 V_PIX+과 공통전극 전압 V_COM의 범위/폭과 스텝 크기는 변할 수 있다. 몇몇 실시예에서, 화소 전압 V_PIX과 공통전극 전압 V_COM의 스텝 크기는, 비트들의 수가 스텝 크기로 나눈 log2 인 DAC들은 범위/폭과 스텝 크기를 가지기 때문에, 각 DAC으로부터 1 비트를 제거하여 2x 만큼 증가될 수 있다.

몇몇 실시예에서, 공통전극 회로(150a)는 미리 결정된 전압 V_{DAC_COM}과 화소 전극 전압 V_PIX+와 V_PIX-에 기초가 된 공통전극 전압 V_COM을 생성하기 위하여 제1 저전압 증폭기(108)과 제2 저전압 증폭기(106)의 출력 전압을 이용할 수 있다. 특별히, 제어 회로(110)는 공통전극 회로(150a)에 연결될 수 있는데, 여기서 제1 단계 동안, 제어 회로(110)는 미리 결정된 전압 V_{DAC_COM}과 화소 전극 전압 V_PIX-의 음의 값에 기초가 된 낮은 공통 전압 V^- _COM을 발생하기 위하여 공통전극 회로(150a)를 선택적으로 제어할 수 있다. 그리고 제2 단계 동안, 제어 회로(110)는 미리 결정된 전압 V_{DAC_COM}과 화소 전압 V_PIX의 합계에 기초가 된 높은 공통전압 V⁺ _COM을 발생하기 위하여 공통전극회로(150a)를 선택적으로 제어할 수 있다.

특별히, 공통전극 회로(150a)는 몇몇 실시예에서, 캐패시터 Cl을 미리 결정된 전압 V_{DAC_COM}으로 충전하기 위하여 접지와 제1 증폭기(108)의 출력 사이에 제1 캐패시터 Cl을 커플링하기 위한 제1 캐패시터 Cl에 걸쳐서 커플링된 한 쌍의 스위치(S1과 S2)를 포함할 수 있다. 대안에서, 한 쌍의 스위치(S1과 S2)는 높은 또는 최대 공통 전극 전압 값(V⁺ _COM)를 제공하기 위해 제2 증폭기(106)의 출력과 공통 전극 노드 V_COM의 출력 사이에 제1 캐패시터 Cl을 커플링할 수 있다.

또한, 공통 전극 회로(150a)는 캐패시터 C2를 미리 결정된 전압 V_{DAC_COM}으로 충전하기 위하여 접지와 제1 증폭기(108)의 출력 사이에 제2 캐패시터 C2 커플링하기 위하여 제1 캐패시터 C2에 걸쳐서 커플링된 한 쌍의 스위치(S3과 S4)를 포함할 수 있다. 대안에서, 한 쌍의 스위치(S3과 S4)는 낮은 공통 전압 값(V^- _COM)를 제공하기 위해 공통 전극 노드 V_COM와 접지 사이에 제2 캐패시터 C2을 커플링할 수 있다.

작동에서, 제어 회로(110)는 제1 및 제2 쌍의 스위치(S1-S4)들을 선택적으로 토글(toggle)하기 위하여 제어 출력 CS를 제공하고 작동의 두 단계를 제공한다. 특별히, 제1 단계 동안, 제어 회로(110)으로부터의 클록킹(clocking) 제어출력 CS는 캐패시터 Cl을 미리 결정된 전압 V_{DAC_COM}으로 충전하기 위하여 첫 번째 쌍의 스위치 SI와 S2를 토글하고 접지와 제1 증폭기(108) 사이에 제1 캐패시터 Cl을 커플링할 수 있다. 예를 들면, 미리 결정된 전압 V_{DAC_COM}이 0.8V로 셋팅되면, 캐패시터 Cl이 0.8V로 충전될 것이다. 제1 단계동안, 제어회로(110)로부터의 클로킹 제어 출력 CS은 공통 전극 노드 V_COM과 접지 사이에 제2 캐패시터 C2를 커플링하기 위해 제2 쌍의 스위치 S3과 S4를 동시에 토글할 수 있다. 결과로서, 공통 전극 노드 V_COM는 낮은 공통 전압 V^- _COM으로 공급되고, 여기서 제2 캐패시터가 처음에 이전 사이클에서 충전되었을 때 전압은 -V_{DAC_COM}으로 세팅된다. 동일한 실시예에서, 낮은 공통 전압 V^- _COM은 -0.8V에 셋팅될 수 있다.

작동에서, 제2 단계 동안, 제어 회로(110)로부터의 클로킹 제어 출력 CS는 제2 증폭기(106)의 출력과 공통전극 노드 V_COM 사이에 제1 캐패시터 Cl을 커플링하기 위해 제1쌍의 스위치 S1과 S2를 토글할 수 있다. 결과로서, 공통 전압 노드는 높은 공통전압 V⁺ _COM으로 셋팅되고, 공통전압 V⁺ _COM은 화소 전압 V_PIX+와 미리 결정된 전압 V_{DAC_COM}의 합계이다. 예를 들어, 미리 결정된 전압 V_{DAC_COM}이 0.8V로 셋팅되면, 높은 공통전압 V⁺ _COM은 VP_IX+ + 0.8V의 합이 될 것이다. 동시에, 제2 단계 동안, 제어 회로(110)로부터의 클로킹 제어 출력 CS는 접지와 제1 증폭기(108)의 출력 사이에 제2 캐패시터 C2를 커플링하기 위해 제2쌍의 스위치 S3과 S4을 토글할 수 있다. 따라서, 제2 캐패시터 C2는 제1 증폭기(108)의 출력 전압 V_{DAC_COM}으로 충전된다. 예를 들어, 미리 결정된 전압 V_{DAC_COM}이 0.8V으로 셋팅될 때, 제2 캐패시터 C2는 0.8V로 충전된다. 한 실시예에서, C1과 C2를 충전하는데 이용된 전압은 다르고, 그리고 한 실시예에서는 이용된 전압이 거의 동일하다.

몇몇 실시예에서, 한 구현의 예는 화소 전압 V_PIX+를 포함하여 2.8V와 4.336V 사이 및 이를 포함하도록 세팅하고, 여기서 전압은 12 mV 스텝 크기를 갖는 7-비트 DAC을 사용하여 구현될 수 있다. 이 실시예는 발명의 사상을 제한하기 위해 의도된 것이 아니라는 것을 유의하여야 한다. 비트의 범위/개수와 스텝 크기는 더 크거나 더 작을 수 있다. 본 발명의 일실시예에서, 보다 작은 하드웨어는 이용되고, 본 발명에 따라서, 시스템 또는 기기의 제조비용은 사용된 비트의 수가 감소될 때 적게 된다. 본 발명의 일실시예에서, 저전압 증폭기(108)에 의해 발생된 전압 V_{DAC_COM}은 예를 들어, 0.8 V와 2.08V 사이 및 이 값을 포함하고, 여기서 전압은 10 mV 스텝 크기를 갖는 7-비트 DAC을 사용하여 구현될 수 있다. 궁극적으로, 제공된 높은 공통전극 전압 V⁺ _COM은 (V_PIX+ + 0.8V) 내지 (V_PIX+ + 2.08V)이며, 여기서 전압은 예를 들면, l0mV 스텝 크기를 갖는 7-비트 DAC을 이용하여 구현될 수 있다. 따라서 발생된 낮은 공통전극 전압 V^- _COM은 -2.08V에서 -0.8V이다. 그러나 DAC의 비트들의 수, DAC 전압 (범위/폭)의 최소 및 최대 값 그리고 스텝 크기는 변할 수 있다는 것은 이 기술 분야에서 통상의 지식을 가진 자는 이해할 수 있을 것이다. 또한 한 실시예에서, 오피 증폭기(108)는 DAC에 커플링되지 않을 수도 있다는 것도 이 기술 분야에서 통상의 지식을 가진 자는 이해할 수 있을 것이다. 이러한 예들은 본 발명의 실시예를 나타내기 위해 기술되어 있다. 그러나, 본 발명은 기술된 이러한 예 또는 실시예로 제한되지 않고, 본 발명의 사상과 범위 내에서 수정과 변경으로 실행될 수 있는 것은 인식되어야 한다.

도 2b를 참고로 하여, 도 2a의 시스템에 있는 공통 전극 회로(150a) 대신에 이용될 수 있는 공통전극 회로(150b)(한 부분)의 실시예가 도시되어 있다. 공통전극 회로(150b)의 관련 증폭기는 도시되지 않다는 점을 유의하라. 그러나, 이 기술분야에서 통상의 지식을 가진 자는 증폭기와 이와 관련된 전압 입력 구성부품은 도 2a에 제공된 것과 유사하게 제공될 수 있다. 한 실시예에서, 도 2a에 도시된 바와 같이, 한 쌍의 스위치 SI와 S2는 트랜지스터 T1-T4(예 MOSFET 트랜지스터)로부터 얻을 수 있다. 특히, 다수의 p형 트랜지스터(T1, T4)와 다수의 n형 트랜지스터(T2, T3)는 클로킹 제어 출력 CS를 수신하기 위해 커플링된 그들의 게이트들을 갖는다. 제어 출력 CS는 실질적으로 각 트랜지스터 (T1-T4)를 온 및 오프한다. 한 실시예에서, 트랜지스터 T1의 전원은 전압 픽셀 노드 V_PIX에 커플링되고, 반면에 트랜지스터 T1의 드레인은 제1 캐패시터 Cl에 커플링된다. 또한, 제2 트랜지스터 T2의 전원은 접지와 커플링 되고, 트랜지스터 T2의 드레인은 캐패시터 Cl에 커플링 된다. 트랜지스터 T3의 전원은 미리 결정된 전압(즉, 제1 오피 증폭기의 출력) V_{DAC_COM}을 수신하기 위해 커플링 되고, 트랜지스터 T4의 전원은 공통전극 노드 V_COM에 커플링 된다. 몇몇 실시예에서, 트랜지스터 T3과 T4의 드레인들은 제1 캐패시터 Cl에 커플링된다.

마찬가지로, 쌍의 스위치 S3과 S4가 MOSFET 트랜지스터 T5-T8로부터 얻을 수 있다. n형 스랜지스터 T5와 p-형 트랜지스터 T6은 제어출력 CS를 수신하기 위해 커플링된 그들의 게이트를 갖는다. 제어 출력 CS는 실질적으로 트랜지스터들(T5, T6)중 하나를 온 및 오프 한다. 몇몇 실시예에서, 트랜지스터 T5의 전원은 공통전극 노드 V_COM과 커플링되고, 반면에 트랜지스터 T5의 드레인은 제2 캐패시터 C2와 커플링된다. 또한, 트랜지스터 T6의 전원은 접지와 커플링되고, 반면에 트랜지스터 T6의 드레인은 캐패시터 C2와 커플링된다. 트랜지스터 T7의 전원은 미리 결정된 전압 V_{DAC_COM}을 수신하기 위해 커플링되고, 트랜지스터 T8의 전원은 접지와 커플링된다. 두 개의 트랜지스터 T7과 T8은 몇몇 실시예에서, 제2 캐패시터 C2에 커플링 된다. 몇몇 실시예에서, 스위치(S1-S4)를 구현하는 트랜지스터 쌍들의 각각은 직렬로(도시되지 않음) 커플링된 하나 이상의 트랜지스터로 나타난다. 직렬 트랜지스터들은 더 큰 전압을 공유하거나 이용할 수 있는 스위치를 형성한다는 점을 유의하라.

작동에서, 제1 단계 동안, 제어 출력이 높을 때, 모든 n형 트랜지스터 T2, T3, T5 및 T8이 온(on)된다. 추후 더 자세히 설명된 바와 같이, 이들 트랜지스터들의 온의 결과는 접지와 미리 결정된 전압 V_{DAC_COM} 사이에 제1 캐패시터 Cl을 연결하게 하고, 제2 캐패시터 C2는 공통전극 노드 V_COM와 접지 사이에 커플링된다. 제2 단계 동안. 제어 출력이 낮을 때, p-형 트랜지스터들(T1, T4, T6 및 T7)이 온(on) 된다. 그 결과로서, 제1 캐패시터 Cl은 화소전압 노드 V_PIX와 공통 전극 노드 V_COM 사이에 커플링되고, 제2 캐패시터 C2는 접지와 미리 결정된 전압 V_{DAC_COM}사이에 커플링 된다.

제2 단계 동안, 제어 출력 CS가 낮을 때, p-형 트랜지스터 T1는 실질적으로 화소전압 노드 V_PIX+로부터의 회로를 제1 캐패시터 Cl에 연결하며, 온 될 것이다. 동시에, 제어 출력 CS이 낮을 때, n형 트랜지스터 T2는, 트랜지스터의 드레인과 접지를 연결시키는 노드로부터의 회로를 실질적으로 개방하며, 오프 될 것이다. 즉, 제어 출력 CS가 낮을 때, 캐패시터 C1는 화소 전압 V_PIX를 가지는 노드에 커플링될 것이다.

대안에서, 제1 단계 동안 제어 출력 CS가 높을 때, p-형 트랜지스터 T1는 화소 전압을 포함하는 노드와 제1 트랜지스터 T1의 트레인 사이의 회로를 실질적으로 개방하며, 이 오프 될 것이다. 동시에, 높은 제어 출력 CS의 결과로서, n-형 트랜지스터 T2는 트랜지스터 T2의 드레인과 접지를 실질적으로 연결하며, 온 될 것이다. 즉, 제어 출력 CS가 높을 때, 캐패시터 Cl은 접지에 커플링될 것이다. 따라서 실질적으로 MOSFET 트랜지스터를 이용하는 스위치 구현은 제1 캐패시터 Cl을 접지/V_PIX- 또는 화소 전압 노드 V_PIX에 실질적으로 연결한다.

제2 스위치 S2에 대해서, MOSFET 트랜지스터를 이용하는 구현은 반대로 된다. 스위치 S2는 n-형 스랜지스터 T3과 p-형 트랜지스터 T4를 사용하여 구현되며, 여기서 트랜지스터의 게이트들은 이들 트랜지스터들을 온 및 오프 시키기 위하여 클로킹 제어 출력 CS와 연결된다. 특별히 상기에 기재된 바와 같이, n-형 트랜지스터 T3의 전원은 제1 증폭기(108)의 출력에 연결되고, p-형 트랜지스터 T4의 전원은 공통 전극 노드 V_COM에 연결된다. 트랜지스터 T3과 T4의 드레인들은 제1 캐패시터 Cl에 커플링 된다. 작동에서, 제2 단계 동안 제어 출력 CS가 낮을 때, n-형 트랜지스터 T3은 제1 캐패시터 C1에 제1 증폭기(108)의 출력으로부터의 회로를 실질적으로 개방하면서, 오프 될 것이다. 동시에, 제어 출력 CS가 낮을 때, p-형 트랜지스터 T4는 캐패시터 Cl과 공통전극 노드 V_COM을 연결시키는 노드로부터의 회로를 실질적으로 단락시키면서 온 될 것이다. 즉, 제어출력 CS가 낮을 때, 캐패시터 Cl은 공통전극 노드 V_COM에 커플링될 것이다.

대안에서, 제1 단계 동안 제어 출력 CS가 높을 때, n-형 트랜지스터 T3은 증폭기(108)의 출력 노드와 캐패시터 Cl사이의 회로를 실질적으로 단락시키면 온 되며, 그럼으로써 미리 결정된 전압 V_{DAC_COM}에 캐패시터 Cl을 연결한다. 동시에, 높은 제어 출력 CS의 결과로서, p-형 트랜지스터 T4는 공통 전극 노드 V_COM와 트랜지스터 T4의 드레인 사이의 회로를 개방하면서 오프 될 것이다. 즉, 제어 출력 CS가 높을 때, 캐패시터 Cl은 미리 결정된 전압 V_{DAC_COM}을 받기 위하여 커플링될 것이다. 그럼으로써, MOSFET 트랜지스터(T1-T4)를 이용한 스위치 S1와 S2에 대한 스위치 구현은 화소 전압 노드와 공통 전극 노드 V_COM 사이 또는 접지와 미리 결정된 전압 V_{DAC_COM}을 가지는 노드 사이에 제1 캐패시터를 커플링 한다.

마찬가지로, 스위치 S3과 S4의 쌍은 MOSFET 트랜지스터 T5-T8으로부터 얻을 수 있다. 제2 단계 동안 제어 출력 CS가 낮을 때, 트랜지스터 T5-T8는 접지와 미리 결정한 전압 V_{DAC_COM}을 갖는 노드 사이에 캐패시터 C2를 커플링하여 실질적으로 캐패시터 C2를 미리 결정된 전압 V_{DAC_COM}으로 충전하기 위하여, 스위치 온 및 오프를 할 것이다. 반대로, 제1 단계동안 제어 출력 CS가 높을 때, 스위치 트랜지스터 T5-T8은 공통 전극 노드 V_COM과 접지 사이에 캐패시터 C2를 커플링하여, 공통 전극 노드 V_COM에 미리 결정된 전압 V_{DAC_COM}을 인가하기 위하여 온에서 오프로 스위치 될 것이다(도 2a를 참조하여 상세히 설명되어 있음).

실시예에서, 스위치(S1-S4)로서의 MOSFET 트랜지스터 (T1-T8)의 구현은 요구되는 오버헤드 전압을 감소시키는 이익과 장점을 갖는다. 그러나 종래의 구현에서, 그것은 각각 V⁺ _COM과 V^- _COM 위와 아래에 대략적으로 +/- 1V의 여분 공급 전압을 취한다. 공급 전압은 모든 가능한 공급 전압 값에 대해서 바른 동작을 확실하게 위해 선택할 수 있다는 것이 주의된다. 또한, 본 발명의 실시예에서, 스위치 트랜지스터 Sl-S4 경험의 어느 하나의 최대전압은 V_COM=-1V 내지 5V 또는 -1.5V 내지 5.5V에 대하여 각각 약 6V 또는 7V이거나 이와 같은 것으로서 나타난다. 추가적으로, 음의 전압 V^- _COM은 대략적으로 -1.5V이며, 이것이 스위치 트랜지스터 S1-S4(예를 들어, 디지털 트랜지스터)들이 접지로부터 절연되고 또한 -1.5V부터로도 절연되어 있는 것을 요구한다.

본 발명에 따라서, 디스플레이 시스템(예를 들어, 시스템(100))은 공통전극 전압 V_COM을 발생하기 위해, 공통전극 전압 V_COM을 구현하는데 사용된 트랜지스터의 요구된 항복 전압을 낮추고, 공통전극 전압 V_COM 회로의 전력 손실을 낮춘다. 낮은 항복 전압은, 트랜지스터가 더 작기 때문에 다이 면적을 실질적으로 감소시킨다. 추가적으로, 낮은 항복 전압은 크기, 전력 그리고/또는 비용절감을 위한 향후 규모 노드에 공통전극 전압 V_COM의 집적화를 허용할 수 있다.

알려진 시스템에서, 공통전극 전압회로의 공통 전극 전압 V_COM의 트랜지스터들의 항복 전압은 20V 이고, V_COM 증폭기의 전력 손실은 20-30mW이다. 그러나, 여기에서 기재된 높은(V⁺ _COM) 그리고 낮은(V^- _COM) 공통 전극 전압 발생의 시스템. 회로 및 방법은, 낮은 공통전극 전압 V^- _COM에 대해서는 접지 (또는 V_PEX-)에 또는 높은 공통전극 전압 V⁺ _COM에 대해서는 화소 전압 V_PEX+에 연결되어 있는, 제1 및 제2 캐패시터 (C1, C2)에 전압을 설정함으로써 공통전극 전압 V_COM을 생성하기 위해 사용될 수 있는, 보다 낮은 전압 증폭기(예를 들어, 증폭기(108))를 이용하는 이익과 장점을 가지고 있다. 실시예에서, 보다 낮은 전압 증폭기(108)는 예를 들어, 0V-1.6V 범위의 출력 값을 갖는다. 실시예에서, 증폭기(108)가 보다 낮은 전압을 생성하기 위한 공급 전압은 예를 들어, 3.3-5V 범위이다. 따라서, 작동 동안, 캐패시터(C1, C2)의 하나는 높은 공통전극 전압 V⁺ _COM 이거나 또는 낮은 공통 전극 전압 V^- _COM을 설정하고, 반면에 다른 것은 충전되고 그리고/또는 보충된다. 따라서, 캐패시터의 충전은 증폭기(108)의 스위치 Sl-S4를 이용하여 교환/스위치/변경 된다.

추가 장점으로서, 디스플레이 시스템(예를 들어 시스템(100, 200))의 실시예의 공통전극 회로(예를 들어, 150a, 150b, 250 )들은 공통전극 전압 V_COM을 발생하고, 큰 전력 공급( 예를 들어, 대략 9-10V)을 요구하는 종래의 디스플레이에 비하여 감소된 전력 공급(예를 들어, 대략 5V)을 필요로 한다. 추가적으로, 본 발명의 일실시예에서, 증폭기(108)는 (종래의 시스템에서 ~2-3mA에 비하여) 대략 ~lmA의 낮은 전류에 작동하고, 예를 들어, 약 20-30mW에서 대략 5mW로 전력을 낮출 수 있다. 여기에 개시된 공통전극 전압 발생의 이 시스템과 방법의 추가적인 장점은 외부전원 공급 전압과 그들과 관련된 레귤레이터 회로에 대한 필요를 감소시키거나 제거한다는 것이다. 결과로서, 본 발명에 따른 장치, 어플리케이션 및/또는 디스플레이 시스템을 위한 비용은 저렴하게 되고, 그리고 크기/면적과 전력은 감소된다.

몇몇 실시예에서, 제1 및 제2 캐패시터(Cl, C2)와 공통 V_COM 캐패시턴스 사이에 공유하며 충전하기 때문에, 캐패시터 Cl과 C2는 대략 값으로, 0.luF 내지 10uF 이거나 이들을 포함하는 값이다. 본 발명의 일실시예에서, 캐패시터 Cl과 C2는 값에서 대략 luF이다. 이것은 약 5-10mV의 프로그램화되거나 원하는 전압으로부터 공통전극전압 V_COM의 편차를 야기할 수 있다. 몇몇 실시예에서, 이 결과는 충분히 작으면 무시할 수 있다. 다른 실시예에서, 이 결과의 영향은 캐패시터 Cl과 C2를 구현되기 위해 보다 큰 캐패시터들을 사용함으로서 감소될 수 있는데, 예를 들면, Cl과 C2는 2-5uF이다. 본 발명의 일실시예에서, V_COM 편차는, 예를 들면, 캐패시터(Cl, C2)의 전압을 공통전극전압 V_COM의 최종 목표 값, 예를 들어 1-l0mV보다 약간 크거나 작게 되도록 프로그래밍 함으로써 보완될 수 있다.

도 2b에 도시된 상기 예는 설명의 목적으로 제공되었다. 그것은 완벽하거나 시스템과 방법을 여기에 개시된 정밀한 형상으로 한정하기 위한 것이 아니다. 하나 이상의 캐패시터를 충전하기 위해 요구되는 정확한 전압에 따라, 트랜지스터의 타입과 요구된 전압 변동(그리고 트랜지스터의 본체의 커넥션)이 회로가 작동하도록 주의 깊게 선택되어야 함은 이 기술 분야에서 통상의 지식을 자들에게 의해 이해된다. 스위치 S1-S4와 그들의 상응하는 클록제어 출력CS의 최종 구현의 상세는, 다양한 스위치 트랜지스터의 게이트 전압과 함께, 다를 수 있으며, 또는 회로의 기능 또는 작동을 개선하기 위한 특이한 방법으로 선택될 수 있다.

도 2c를 참고로 하여, 몇몇 실시예에서 도 2b에 도시된 회로의 작동 예를 나타내는 타이밍 도가 도시되어 있다. 위에서 도 2b를 참고하여 기재된 바와 같이, 제어 출력 CS이 높을 때, p-형 트랜지스터 T1, T4, T6 및 T7은 오프이고, n-형 트랜지스터 T2, T3, T5 및 T8은 온 이다. 이것은 제1 단계 동안 미리 결정된 노드와 접지 사이에 제1 캐패시터 Cl을 커플링하기 위해 스위치 S1와 S2를 전환하여 실질적으로 제1 캐패시터를 미리 결정된 전압 V_{DAC_COM}으로 충전한다는 것을 의미한다. 동시에, 스위치 S3과 S4는 공통 전극 노드 V_COM과 접지 사이에 제2 캐패시터 C2를 커플링한다. 도시된 바와 같이 공통전극 노드에서의 전압은 미리 결정된 전압 V_{DAC_COM}의 음의 값일 것이다.

대안에서, 제어 출력 CS는 제2 단계동안 낮을 때, p-형 트랜지스터 T1, T4, T6, T7은 온 이고, n형 트랜지스터 T2, T3, T5 및 T8은 오프 이다. 이것은 제2 단계 동안 화소전압 노드 V_PIX와 공통전극노드 V_COM 사이에 제1 캐패시터 Cl을 커플링하기 위해 스위치 S1와 S2가 토글하여, 실질적으로 화소전압 V_PIX와 공통전극노드에서의 미리 결정된 전압 V_{DAC_COM}의 전압 합계를 공급한다는 것을 의미한다. 동시에, 스위치 S3과 S4는 접지와 미리 결정된 전압 V_{DAC_COM}을 갖는 출력노드 사이에 제2 캐패시터 C2를 커플링하여, 실질적으로 제2 캐패시터 C2를 미리 결정된 전압 V_{DAC_COM} 으로 충전한다는 것을 의미한다. 따라서 도 2c의 타이밍 도에 도시된 바와 같이, 이 제2 단계 동안, 공통 전극 노드 V_COM에서의 전압은 화소 전압 V_PIX와 미리 결정된 전압 V_{DAC_COM} 의 합계와 동일하다.

도 2d를 참고로 하면, 몇몇 실시예에서 화소전압 V_PIX와 공통전극 전압 V_COM사이의 전압 비교를 보여주는 전압과 데이터 다이어그램이 제공되어 있다. 도시된 바와 같이, 높은 공통전극 전압 V⁺ _COM은 화소 전압 V_PIX보다 더 큰 전압으로 셋팅될 수 있다. 간헐적으로, 공통 전극에서의 전압은 낮은 공통전극 전압 V^- _COM으로 전환될 수 있으며, 그것은 동일한 양만큼 접지 또는 V_PIX- 보다 적은 전압으로 셋팅될 수 있다. 이 특별한 실시예에서, 화소 전압 V_PIXX가 4V인 경우에, 높은 공통전극 전압 V⁺ _COM은 5.5V로 셋팅되며, 낮은 공통전극 전압 V^- _COM은 -1.5V로 셋팅된다. 몇몇 실시예에서, 구현과 적용에 따라, 도시된 전압은 더 양으로 또는 더 음으로 시프트 될 수 있다. 예를 들면, 화소 전압 V_PIX+가 1.2V 이고 접지 전압 V_PIX-은 -2.8V 이며, 그 차이는 4V이다. 몇몇 실시예에서, 50% 듀티 사이클이 존재한다.

공통전극 전압 V_COM과 화소 전압 V_PIX 사이의 바람직한 전압 차는 몇몇 실시예에서, 0에 근접할 수 있다. 선택적으로, 화소 전압 V_PIX은 레드그린블루(RGB) 칼라 모델과 같은 칼라 순서(시간 다중화 어플리케이션)에 대해서 비균일 듀티 사이클을 지니며, 1.5V에서 4.5V 일 수 있다. 본 발명의 일실시예에서, 전압의 극성은 반전될 수 있다. 본 발명의 일실시예에서, 전력 공급은, 예를 들면, Vdd와 양의 접지전극의 함수일 수 있으며, V_PIX는 부 전압 값을 가질 수 있다. 예를 들면, 본 발명의 일실시예에서, Vdd는 1.2V이고 V_PIX는 -2.8V이다. 전압 값은 변할 수 있다는 것은 이 기술 분야에서 통상의 지식을 가진 자에게 자명하다.

도 3을 참고로 하면, 몇몇 실시예와 관련하여 공통전극 전압 발생을 위한 회로의 제2 실시예의 회로도가 제공된다. 시스템(200)은 제어 회로(210), 제1 저전압 증폭기(208)을 가지는 공통 전극 회로(250), 제2 저전압 증폭기(206) 및 LCoS 디스플레이/패널/이미저(280)을 포함한다. 여기에 언급된 저전압은 예를 들면, 대략 5V이하 이다. 증폭기(208)은 원하는 출력 전압 V_{DAC_COM}을 얻기 위하여 미리 결정되거나 미리 선택된 전압을 공급하기 위하여 구성부품(218)(예를 들어, DAC)에 연결된다. 유사하게, 구성부품(216)(예를 들어, DAC)은 원하는 출력 전압 V_PIX+를 얻기 위하여 미리 결정되거나 미리 선택된 전압을 공급하기 위하여 증폭기(206)에 커플링된다.

도 2a와 관련하여 유사하게 논의된 바와 같이, 커맨드 파서(44)는 다음과 같이 구성부품(218, 216)과 제어 회로(210)에 입력을 공급한다. 보다 상세하게는, 한 실시예에서, 커맨드 파서(44)는 구성부품(216과 218)과 제어 회로(210)에 개별적 전압 입력을 제공한다. 이러한 전압 입력은 디지털 제어 출력(즉 전압, 논리 레벨)이다. 구성부품(216)(예를 들어, DAC)에 커맨드 파서(44)에 의해 공급된 전압 입력은 증폭기(206)로의 원하는 입력 전압에게 상응하는 디지털 워드로 나타낸다. 구성부품(216)의 출력은 증폭기(106)에 입력되고 증폭기(106)에 의해 증폭되며, 전압 V_PIX+를 생산한다.

구성부품(218)(예를 들어, DAC)에 커맨드 파서(44)에 의해 공급된 전압 입력은 증폭기(208)에 대한 원하는 입력 전압에게 상응하는 디지털 워드로 나타난다. 구성부품(218)의 출력은 증폭기(208)에 의해 증폭되고, V_{DAC_COM}을 생산한다. 제어 회로(210)에 커맨드 파서(44)에 의해 공급된 전압 입력은 제어 출력 CS의 주파수, 듀티 사이클 및 단계를 설정하는 하나 이상의 논리 레벨 입력으로 나타낸다. 제어 회로(210)의 출력은 제어 출력 CS이다.

제1 실시예와 유사하게, 제어 회로(210)은 적어도 하나의 클로킹 제어 출력 CS를 제공하기 위해 커플링된 플립플롭 기기(212)를 포함하는 배치를 포함한다. 몇몇 실시예에서, 제어 회로(210)는 제1 및 제2 클로킹 제어 출력을 제공하기 위한 버퍼(214)에 커플링된 플립-플롭(212)를 포함하며, 여기서 제2 클로킹 제어 출력은, 트랜지스터 턴온과 턴오프를 위한 타이밍이 제1 및 제2 단계 동안 오버랩되도록, 제1 클로킹 제어 출력에 대해서 지연된다. 제2 저전압 증폭기(206)는 화소 전압 V_PIX의 발생을 위해 이용되고, 제1 저전압 증폭기(208)은 LCoS 디스플레이 패널(280)의 화소 전압 V_PIX과 비교하여 비교적 작은 미리 결정된 전압 V_{DAC_COM}을 발생하는데 이용될 수 있다. 예를 들면, 저 출력 증폭기(208)는 l-5mW 오피 증폭기를 사용하여 구현될 수 있고, 여기서 화소 전압 V_PIX는 4.0V이고 미리 결정된 전압 V_{DAC_COM}은 1.6V이다.

몇몇 실시예에서, 공통 전극 회로(250)은 미리 결정된 전압 V_{DAC_COM}과 화소 전압 V_PIX에 기초가 된 공통 전극 전압 V_COM을 생성하기 위하여 제1 저전압 증폭기(208)와 제2 저전압 증폭기(206)의 출력 전압을 이용할 수 있다. 특별히, 제어 회로(210)는 공통전극 회로(250)에 커플링 되어 있으며, 여기서 제1 단계 동안, 제어 회로(210)는 선택적으로 공통전극 회로(250)를 제어하여 레지스터 R1, R2 및 R_DAC을 이용하여 구현된 전압 분배기 네트워크에 의해 결정된 전압의 음의 값을 기초로 한 낮은 공통 전압 V^- _COM을 발생한다, 여기서 레지스터 R_DAC은 미리 결정된 오프셋을 추가하는데 사용될 수 있는 가변 저항이다. 또한, 제2 단계 동안, 제어 회로(210)는 선택적으로 공통전극 회로(250)를 제어하여, 미리 결정된 전압 V_{DAC_COM}, 화소 전압 V_PIX, 레지스터 R1, R2 및 R_DAC의 전압 분배기 네트워크로부터 전압의 합계에 기초가 된 높은 공통전압 V⁺ _COM을 발생한다.

몇몇 실시예에서, 공통전극 회로(250)는 접지와 제1 증폭기(208)의 출력 사이에 제1 캐패시터 C3을 커플링하기 위해 제1 캐패시터 C3 사이에 두고 커플링된 한 쌍의 스위치(S5와 S6)를 포함할 수 있다. 대안에서, 한 쌍의 스위치(S5와 S6)는 제2 증폭기(206)의 출력과 공통전극 노드 V_COMPP사이에 제1 캐패시터C3를 커플링 한다. 또한, 공통전극 회로(250)는 공통전극 노드 V_COMPP와 접지 사이에 커플링된 또 다른 스위치S7을 포함할 수 있다. 상기에 기재된 바와 같이, 가변저항 R_DAC은 부정합 및/또는 DBR/작업 기능에 대해서 DAC을 오프셋 하는데 이용될 수 있다. 특히, 레지스터 R1, R2와 R_DAC은 전압분배기 네트워크를 구현하고. 여기서 공통전극 전압 V_COM은 대략 (V_PIX/2)(l±α)이며, 여기서 α는 가변저항 R_DAC을 이용하여 추가된 오프셋 보정을 위한 조정을 나타낸다.

작동에서, 제어회로(210)는 작동의 두 단계를 제공하기 위하여 선택적으로 스위치 S5-S7을 토글하는 클록제어출력 CS를 제공한다. 특히, 제1 단계 동안, 제어 회로(210)로부터의 제어출력 CS는 제1쌍의 스위치 S5와 S6를 토글하여 접지와 제1 증폭기(208)의 출력 사이에 제1 캐패시터 C3을 커플링하고 캐패시터 C3를 미리 결정된 전압 V_{DAC_COM}으로 충전한다. 예를 들어, 미리 결정된 전압 V_{DAC_COM}이 1.6V으로 셋팅되면, 캐패시터는 1.6V로 충전될 것이다. 동시에 제1 단계 동안, 제어회로(210)로부터의 제어출력 CS는 공통전극 노드 V_COM과 접지 사이에 제2 캐패시터 C4를 커플링하기 위해 스위치 S7을 토글할 수 있다. 결과로서, 공통전극 노드 V_COM는, 레지스터 R1, R2와 R_DAC의 전압 분배기 네트워크에 의해 공급된 전압인, 제2 캐패시터 C4의 전압으로 공급된다.

제2 단계 동안, 제어회로(210)로부터의 제어출력 CS는 제2 증폭기(206)(V_PIX)의 출력과 예비적 공통전극 노드 V_COMPP 사이에 제1 캐패시터 C3을 커플링하기 위해 제1쌍의 스위치 S5와 S6를 토글할 수 있다. 결과로서, 예비적 공통전압 노드 V_COMPP는 높은 공통전압 V⁺ _COM으로 셋팅되는데, 여기서 전압 V⁺ _COM은 전압 V_PIX와 V_{DAC_COM}의 합이다.

동시에, 제2 단계 동안, 제어회로(210)로부터의 클로킹 제어출력 CS은 회로를 개방하기 위하여 스위치 S7을 토글하여, 공통전극전압 노드 V_COM를 실질적으로 예비적 공통전압 노드 V_COMPP에서의 전압과 레지스터 R1, R2와 R_DAC의 전압분배기 네트워크에 의해 공급된 전압의 합, 대략 (V_PIX/2)(l±α)으로 셋팅한다,

도 3을 참고로 하여, 한 실시예에서, 예를 들면, 화소 전압 V_PIX+은 2.8V와 4.336V 사이이며, 여기서 전압은 12mV 스텝 크기를 가진 7-비트 DAC을 사용하여 구현될 수 있다. 저전압 증폭기(208)에 의해 생성된 전압 V_{DAC_COM}은 이 실시예에서 1.6V와 4.16V 사이이며, 상기 전압 V_{DAC_COM}은 6-비트 DAC을 사용하여 구현될 수 있다. 궁극적으로, 제공된 공통전극 전압 V_COMPP은 (V_PIX+1.6V)에서 (V_PIX+4.16V)까지이며, 상기 전압 V_COMPP은 40mV 스텝 키기를 가진 6-비트 DAC을 사용하여 구현될 수 있다. 이러한 예들은 발명의 개념의 추가적인 설명을 위해서 제공되어 있다. 본 발명이 기술된 이러한 예 또는 실시예에 제한되지 않고, 발명의 개념의 사상과 범위 내에서 수정 및 변경 할 수 있다는 것은 인식되어야 한다.

다시 도 3을 참고하여, 한 실시예에서, 이 구현은, 벌크 실리콘에 더 적합한, 네거티브 공급 전압으로부터의 절연에 대한 요구를 회피할 수 있다. 네거티브 공급 전압은, 블록킹 캐패시터로 작용하는 캐패시터 C4의 기능 때문에 회피된다. 전압 V_PIX-는 0과 같거나 0보다 크도록 제한된다. 전압변동 V_COMPP는 V_PIX-에서 V_PIX ⁺+ V_{DAC_COM}로 변하도록 회로(250)에 설정된다. 또한, V_COM의 DC 평균값은 (V_PIX ⁺- V_{DAC_COM})/2 (주: 알파(α)=0)이 되도록 제한된다. DC 차단 캐패시터 C4는 V_COM을 V_PIX-보다 더 음이 되게 한다. V_COM 의 전압 변동은(V_PIX ^--(V_{DAC_COM}/2))과 (V_PIX ⁺+ (V_{DAC_COM})/2) 사이에서 변한다. 여기서 V_{DAC_COM}은, 도 2a에 제공된 구현에서 요구된 값의 대략 2배인, 양의 전압(일반적으로 1-4V)이 되도록 프로그램 되어 있다.

한 실시예에서, 시스템(200)의 공통전극회로(250)는 낮은 캐패시터C4를 대략 -V_{DAC_COM}/2으로 사전 충전한다. 대안에서, 추가적 레지스터(도시되지 않음)가 방전 시정수를 증가시키고 V_COM 드롭을 감소시키기 위해 낮은 캐패시터C4에 공통전극전압 V_COM을 공급하는데 이용된다. 한 실시예에서, 예를 들어, 도 2a에 도시된 것과 같이, V_PIX-는 0이고, V_COM은 0 보다 적고 V_PIX+보다 큰 사이에서 스위치한다.

도 4를 참고로 하면, 몇 실시예에 따른 공통전극전압을 발생하기 위한 방법(300)의 예시적 플로 다이아그램이 제공된다. 제1 동작(310)에서, 방법(300)은 제1 및 제2 캐패시터(C1, C2)를 프로그래밍 하기 위하여, 하나 이상의 미리 결정된(프로그램 된) 전압 V_{DAC_COM}을 발생하는 과정을 포함한다. 예를 들면, 한 오피 증폭기 배열은 제1 프로그램 된 전압 V_{DAC_COM}을 발생하고, 다른 오피 증폭기 배열은 LCoS 디스플레이 패널 요구에 대응하는 화소전압 V_PIX를 발생한다. 방법(300)은 동작(320)에서 최초로 제1 캐패시터 Cl을 충전하는 과정을 포함한다. 예를 들면, 캐패시터 C2는 최초로 제1 미리 결정된 전압 V_{DAC_COM}으로 프로그램 된다.

결정 동작(325)에서, 제1 단계로 들어갔는지에 대하여 결정이 행해진다. 예를 들면, 제어 회로가 제1 단계 작동을 위하여 특정 노드들 사이에 캐패시터를 커플링하는 배열에서 스위치들을 토글하고 선택하기 위해 제어 출력을 보낸다. 제1 단계에 들어갔으면, 동작(330)에서, 방법(300)은 제1 캐패시터를 미리 결정된 전압 V_{DAC_COM}으로 충전하는 과정을 포함한다. 예를 들면, 제1 캐패시터 Cl은 미리 결정된 전압 V_{DAC_COM}으로 충전된다.

추가적으로, 방법(300)은 동작(340)에서, 0V(V^- _COM)보다 적은 공통전극전압을 발생하기 위해 접지 GND와 공통전극 V_COM사이에 제2 캐패시터를 커플링하는 과정을 포함한다. 방법(300)이 제1 단계에 있지 않으면, 동작(327)에서 제2 단계에 들어갔다는 것은 알려진 결정이다. 제2 단계에 들어갔을 때, 동작(350)에서, 방법(300)은 제2 캐패시터를 미리 결정된 전압으로 충전하는 과정을 포함한다. 추가적으로, 방법(300)은 동작(360)에서, 화소전압 (V⁺ _COM)보다 더 큰 공통 전극 전압을 생산하기 위해 화소전압 노드 V_PIX와 공통전극 V_COM 사이에 제1 캐패시터를 커플링하는 과정을 포함한다. 동작(330, 340, 350 및 360)의 끝단에서, 절차는 두 개의 각 단계 동안에 공통전극노드에 높은 공통전극전압 V⁺ _COM과 낮은 공통전극전압 V^- _COM을 제공하기 위해 간헐적으로 캐패시터를 충전하고 연결시키기 위하여 결정 동작(325)의 뒤로 루핑된다.

설명의 목적을 위해, 상기 기술은 특정 실시예와 관련하여 기술되어 있다. 그러나, 상기의 예시된 설명들은 완전하다거나 기술된 시스템과 방법을 정밀한 형태로 한정하기 위해 의도된 것이 아니다. 여러 가지 수정과 변형이 상기 가르침의 관점에서 가능하다. 실시예들은 실시예와 그것의 실제적인 응용의 원리를 가장 설명하기 위하여 선택되고 기재되어 있으며, 그에 따라서 당업자는 실시예들과 의도된 특정 용도에 적합한 여러 가지 수정예를 가장 잘 이용할 수 있다, 따라서, 본 실시예들은 예시적이며 제한적이지 않은 것으로 간주되어야 하며, 본 발명은 여기에 주어지 상세에 제한되지 않고, 첨부된 특허청구범위의 범위와 균등 내에서 수정될 수 있다.

특히 상기 설명에서, 다수 상세한 사항들이 설명되어 있다. 그러나 본 발명은 이러한 세부 사항 없이도 실행될 수 있다는 것은 이 기술 분야의 통상의 지식을 가진 자들에게 분명할 것이다. 몇몇 사례에서, 잘 알려져 있는 구조와 기기는 본 발명의 모호성을 회피하기 위하여, 상세히 하지 않고 블록도 형태로 나타내어 있다.

또한, 많은 다른 실시예는 상기 설명을 읽고 이해하면 통상의 기술자들에게 자명할 수 있다. 본 발명은 특정 예시적인 실시예와 관련하여 기술되어 있을 지라도, 본 발명은 기술된 실시예로 제한되지 않고, 본원 발명의 사상과 범위 내에 수정과 변경으로 실행될 수 있는 것은 인식될 것이다. 실시예들은 여러 대안 형태로 구체화 될 수 있으며 여기에 설명된 실시예로만 제한되는 것으로 간주하지 말아야 한다. 따라서, 명세서와 도면은 제한적인 관점보다 도시적인 관점에서 간주되어야 한다.

제1, 제2 등의 용어가 여러 단계 또는 계산을 기술하기 위해 여기에 이용되어 있으나, 이러한 단계 또는 계산은 이러한 용어에 의해 제한되지 말아야 함은 이해되어야 한다. 이러한 용어는 단지 다른 단계 또는 계산을 구별하기 위해 이용된다. 예를 들면, 이 기술의 범위를 벗어남이 없이, 제1 계산이 제2 계산이라고 불려 질 수 있고, 유사하게, 제2 단계가 제1 단계로 불려 질 수 있다. 여기에 이용된, 용어 “그리고/또는”과 “T” 심볼은 관련된 기재 부품의 하나 이상의 임의의 그리고 모든 조합을 포함한다. 여기에 이용된 단수 형태 “한”, “하나”및 “그”는, 문맥이 분명히 그렇지 않게 나타나지 않는 한, 복수 형태도 포함하는 것으로 의도된 것이다. 여기에 사용된 용어 “포함한다”, “포함하는” 등은 언급된 특성, 정수, 스텝, 작동, 요소 그리고/또는 구성부품의 존재를 명시하지만, 하나 이상의 다른 특성, 정수, 스텝, 작동, 요소, 구성부품 그리고/또는 그 그룹의 존재 또는 추가를 배제하지 않는다. 그러므로 여기에 이용된 용어는 특정 예만을 설명하는 목적을 위한 것이고, 제한하는 것을 의도하는 것은 아니다. 또한, 방법 작동이 특정한 배열 순서에서 기술되었을지라도, 다른 작동이 기술된 작동 사이에 실행될 수 있고, 기술된 작동은 약간 다른 시간에 실행될 수 았고, 또는 기술된 작동은 절차와 관련된 다양한 간격으로 절차 작동의 발생을 허용하는 시스템에서 분배될 수 있도록 조절될 수 있음을 이해해야 한다.

다양한 장치, 회로 또는 다른 구성부품들이 목적 또는 목적들은 실행 “하도록 구성된”으로 기술되거나 청구되어 있다. 그러한 문맥에서, 절 “하도록 구성된”은 유닛/회로/구성부품들이, 작동 동안 목적 또는 목적들을 실행하는 구조(예를 들어 회로망)을 포함하는 것으로 나타냄으로써 그런 구조를 함축시키기 위하여 사용된다. 그처럼, 유닛/회로/구성부품은 특정 유닛/회로/구성부품이 현재 동작 중이 아닐지라도(예를 들어 온이 아닐지라도), 목적을 실행하기 위하여 구성되었다고 말할 수 있다. “하도록 구성된” 언어와 함께 사용된 유닛/회로/구성부품은 하드웨어 예를 들어, 작동 등을 실행하는 회로, 프로그램 저장 메모리를 포함한다, 유닛/회로/구성부품이 하나 이상의 목적을 실행 “하도록 구성된” 것을 다시 인용하는 것은 그 유닛/회로/구성부품에 대한 35 U.S.C. 112, 6번째 단락을 명백히 적용하지 않기 위한 것이다, 추가적으로, “하도록 구성된”은 또한 공표시 목적(들)을 수행할 수 있는 방법으로 작동하기 위하여 소프트웨어 및/또는 펌웨어(예를 들어, FPGA 또는 소프트웨어를 실행하는 다목적 프로세서)에 의해 조작되는 포괄적 구조(예를 들어, 포괄적 회로)를 포함한다. “하도록 구성된”은 또한 하나 이상의 목적을 구현 또는 실행할 수 있도록 된 기기(예를 들어, 집적회로)를 제조하기 위해 제조 절차(예를 들어, 반도체 제조 설비)를 채택하는 것을 포함한다.

Claims

각각 화소 전극 전압 (V_PEV) 및 공통 전극 전압 (V_COM)을 가지는 다수의 픽셀을 갖는 디스플레이 패널; 그리고,
상기 디스플레이 패널에 커플링된 디지털 드라이브 장치를 포함하며, 상기 디지털 드라이브 장치는:
상기 다수의 픽셀 각각에 상기 V_PEV를 제공하기 위한 비트 플레인 메모리;
상기 V_COM을 제공하기 위해 상기 디스플레이 패널에 커플링된 공통 전극 회로; 그리고
최대 화소 전압 (V_PIX+)과 최소 화소 전압( V_PIX-)를 발생하도록 구성된 디스플레이 패널에 커플링된 최소한 하나의 제1 증폭기
를 포함하고,
상기 V_PEV는 상기 비트 플레인 메모리로부터 상기 다수의 픽셀 중 적어도 하나에 의해 수신된 전압에 따라 V_PIX+로부터 V_PIX-로 스위치하며;
상기 공통 전극 회로는 미리 결정된 전압 V_{DAC_COM}을 발생하도록 구성된 적어도 하나의 제2 증폭기를 더 포함하고;
V_COM의 값은 ⅰ) V_PIX- 빼기 V_{DAC_COM}과 ⅱ) V_PIX+ 더하기 V_{DAC_COM}사이에서 스위치하고,
상기 공통 전극전압 V_COM은 상기 디스플레이 패널에 걸쳐서 DC 전압 밸런스를 유지하는, 이미지를 디스플레이하기 위한 디스플레이 시스템.
제1항에 있어서, V_PIX+는 1.2V-4V의 범위의 값을 갖고, V_PIX-는 0V에서 -2.8 V의 범위의 값을 갖는 디스플레이 시스템.
제1항에 있어서, V_{DAC_COM}은 0-2V의 범위에 있는 값을 갖는 디스플레이 시스템.
제1항에 있어서, 상기 디스플레이 패널은 액정 디스플레이 패널인 디스플레이 시스템.
제1항에 있어서, 상기 공통 전극 회로에 클럭 출력 CS를 공급하기 위하여 공통 전극 회로에 연결된 제어 회로를 더 포함하는 디스플레이 시스템.
제5항에 있어서, 상기 공통 전극 회로는 클럭 출력 CS를 수신하는 다수의 스위치를 더 포함하는 디스플레이 시스템.
제6항에 있어서, 상기 다수의 스위치 중 적어도 하나는 다수의 MOSFET 트랜지스터를 포함하는 디스플레이 시스템.
제1항에 있어서, 상기 공통 전극 회로는 상기 디스플레이 패널로부터 분리된 집적 회로 칩에 위치하는 디스플레이 시스템.
제1항에 있어서, V_PIX-는 0이고, V_COM의 값은 O 보다 적고 V_PIX+보다 큰 사이에서 스위치하는 디스플레이 시스템.
화소 전압 V_PIX를 가진 다수의 픽셀들을 갖는 디스플레이 패널을 위한 공통 전극 구동 전압 V_COM을 생성하는 방법으로서,
상기 디스플레이 패널에 적어도 하나의 제1 캐패시터와 적어도 하나의 제2 캐패시터를 갖는 공통 전극 회로를 커플링하는 단계;
최대 화소 전압 (V_PIX+)와 최소 화소 전압 (V_PIX-)를 발생하도록 구성된 상기 디스플레이 패널에 적어도 하나의 제1 증폭기를 연결하는 단계; 그리고
V_COM의 값을 ⅰ) V_PIX- 빼기 미리결정된 전압 V_{DAC_COM}과 ⅱ) V_PIX+ 더하기 V_{DAC_COM}사이에서 스위치하기 위해 제어 회로를 가진 상기 공통 전극 회로를 선택적으로 제어하는 단계
를 포함하며;
V_COM은 상기 디스플레이 패널에 걸쳐서 DC 전압 밸런스를 유지하는 값을 갖는 방법.
제10항에 있어서, 상기 미리 결정된 전압 V_{DAC_COM}으로 공통 전극 회로 내에 적어도 하나의 제1 캐패시터와 적어도 하나의 제2 캐패시터를 충전하는 단계를 더 포함하는 방법.
제10항에 있어서, 상기 미리 결정된 전압 V_{DAC_COM}을 발생하도록 구성된 상기 공통 전극 회로에 적어도 하나의 제2 증폭기를 커플링하는 단계를 더 포함하는 방법.
제10항에 있어서, V_PIX+는 1.2V-4V의 범위의 값을 갖고, V_PIX-는 0V에서 -2.8V의 범위의 값을 갖는 방법.
제12항에 있어서, V_{DAC_COM}은 0-2V의 범위의 값을 갖는 방법.
제10항에 있어서, 상기 디스플레이 패널은 LCoS 디스플레이 패널인 방법.
각각 화소 전극 전압 (V_PEV) 및 공통 전극 전압 (V_COM)을 가지는 다수의 픽셀을 갖는 디스플레이 패널; 그리고,
상기 디스플레이 패널에 커플링된 디지털 드라이브 장치를 포함하며, 상기 디지털 드라이브 장치는:
상기 다수의 픽셀 각각에 상기 V_PEV를 제공하기 위한 비트 플레인 메모리;
상기 V_COM을 제공하기 위해 상기 디스플레이 패널에 커플링된 공통 전극 회로; 그리고
최대 화소 전압 (V_PIX+)과 최소 화소 전압( V_PIX-)를 발생하도록 구성된 디스플레이 패널에 커플링된 최소한 하나의 제1 증폭기
를 포함하고,
상기 V_PEV는 상기 비트 플레인 메모리로부터 상기 다수의 픽셀 중 적어도 하나에 의해 수신된 전압에 따라 V_PIX+로부터 V_PIX-로 스위치하며;
상기 공통 전극 회로는 미리 결정된 전압 V_{DAC_COM}을 발생하도록 구성된 적어도 하나의 제2 증폭기를 더 포함하고;
V_COM의 값은 ⅰ) V_PIX- 빼기 V_{DAC_COM}과 ⅱ) V_PIX+ 더하기 V_{DAC_COM}사이에서 스위치하고,
상기 공통 전극 회로는 상기 디스플레이 패널과 같은 집적 회로 칩에 집적되어 있는, 이미지를 디스플레이하기 위한 디스플레이 시스템.
제16항에 있어서, 상기 공통 전극전압 V_COM은 상기 디스플레이 패널에 걸쳐서 DC 전압 밸런스를 유지하는 디스플레이 시스템.
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