KR102606508B1 - 액정표시장치 - Google Patents

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Abstract

본 발명은, 다수의 화소영역을 포함하고 서로 마주보며 이격되는 제1 및 제2기판과, 상기 제1기판 내면에 배치되고 서로 교차하여 상기 다수의 화소영역을 정의하는 게이트배선 및 데이터배선과, 상기 게이트배선 및 상기 데이터배선에 연결되고, 상기 다수의 화소영역 각각에 배치되는 박막트랜지스터와, 상기 박막트랜지스터 상부에 배치되는 판 형상의 제1전극과, 상기 제1전극 상부에 배치되는 바 형상의 제2전극과, 상기 제2전극 상부에 돌출되도록 배치되는 유전패턴과, 상기 제1 및 제2기판 사이에 배치되는 액정층을 포함하는 액정표시장치를 제공한다.

Description

액정표시장치 {Liquid Crystal Display Device}
본 발명은 액정표시장치에 관한 것으로서, 보다 상세하게는, 다수의 개구를 갖는 전극 상부에 유전패턴을 형성하거나, 전극 및 다수의 개구에 대응되는 블랙매트릭스를 형성함으로써, 응답속도, 투과율 및 대조비가 개선되는 액정표시장치에 관한 것이다.
일반적으로 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 구동된다. 액정분자는 가늘고 긴 구조를 가지므로, 배열에 방향성을 가지고 있으며, 인위적으로 액정분자에 전기장을 인가하여 배열의 방향을 제어할 수 있다.
따라서 액정분자의 배열 방향을 임의로 조절하면, 액정분자의 배열이 변하게 되고, 광학적 이방성에 의해 액정분자의 배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
근래에는 박막트랜지스터와 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(active matrix LCD: AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목 받고 있다.
액정표시장치는 공통전극이 형성된 컬러필터기판과 화소전극이 형성된 어레이기판과, 두 기판 사이에 개재된 액정층으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극에 의하여 상하로 걸리는 수직전기장이 액정층을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다.
최근에는 상하 기판 중 하나의 기판에 전극들이 교대로 배치되고 기판들 사이에 액정이 배치되어 영상을 표시하는 인 플레인 스위칭(in-plane switching: IPS) 모드 액정표시장치가 개발되고 있다.
인 플레인 스위칭 모드 액정표시장치는, 수평전기장을 이용하여 유전율 이방성(dielectric anisotropy; Δε)을 갖는 액정의 광 투과율을 조절함으로써 화상을 표시한다.
또한, 최근에는 인 플레인 스위칭 모드 액정표시장치보다 시야각 특성이 우수한 프린지 필드 스위칭(fringe field switching: FFS) 모드 액정표시장치가 제안되었는데, 이를 도면을 참조하여 설명한다.
도 1은 종래의 프린지 필드 스위칭 모드 액정표시장치를 도시한 평면도이다.
도 1에 도시한 바와 같이, 종래의 프린지 필드 스위칭 모드 액정표시장치(10)는, 일 방향을 따라 배치되는 직선 형상의 게이트배선(43)과, 게이트배선(43)과 교차하여 화소영역(P)을 정의하는 직선 형상의 데이터배선(51)을 포함한다.
화소영역(P)에는, 게이트배선(43) 및 데이터배선(51)에 연결되고, 게이트전극(미도시), 게이트절연층(미도시), 반도체층(미도시), 소스전극(55) 및 드레인전극(58)을 포함하는 박막트랜지스터(Tr)가 배치된다.
그리고, 화소영역(P)에는, 판(plate) 형태의 공통전극(60)과, 공통전극(60)과 중첩하고 바(bar) 형태의 다수의 개구(op)를 갖는 화소전극(70)이 배치된다.
이때, 공통전극(60)은 표시영역 전면에 형성되나 하나의 화소영역(P)에 대응되는 부분을 점선으로 나타낸다.
이러한 구성을 갖는 프린지 필드 스위칭 모드 액정표시장치(10)에서는, 화소영역(P)별로 다수의 바(bar) 형태의 개구(op)를 갖는 상기 화소전극(70)과 공통전극(60)에 전압을 인가하여 프린지 필드(fringe field)를 생성하고, 프린지 필드로 액정층을 구동한다.
한편, 최근 디스플레이의 현실감을 높이기 위해서는 액정표시장치의 고속응답에 대한 연구가 활발해지고 있다.
여기서, 응답속도에 반비례하는 응답시간(response time)은 밝은 회색에서 어두운 회색까지 넘어가는 시간(gray to gray: GTG)을 의미한다. 즉, 10% 밝기에서 90%까지 넘어가는 시간을 측정한 값이다.
가상현실(virtual reality: VR) 기기의 경우, 화면과 눈이 근접한 상태로 영상을 시청하기 때문에 액정표시장치의 고속 응답속도가 매우 중요하다.
그러나, 액정표시장치(10)는 유체인 액정의 전기광학효과를 사용하므로, 액정의 거동에 의해 응답속도가 제한되고, 화면이 깜박이는 잔상이 유발된다.
그리고, 종래 프린지 필드 스위칭 모드 액정표시장치도 시야각의 특성은 개선되지만, 응답속도를 향상시키는데 한계가 있는 문제가 있다.
본 발명은, 이러한 문제점을 해결하기 위하여 제시된 것으로, 다수의 개구를 갖는 전극 상부에 전극과 동일한 형상의 유전패턴을 형성함으로써, 액정분자의 틸트 각도가 감소되고 트위스트 각도가 증가되어 휘도가 향상되는 액정표시장치를 제공하는 것을 목적으로 한다.
그리고, 본 발명은, 전극 및 개구에 대응되는 격자 형상의 블랙매트릭스를 형성함으로써, 응답시간이 감소되고 휘도 및 투과율이 향상되고 블랙 휘도가 감소되어 대조비가 향상되는 액정표시장치를 제공하는 것을 다른 목적으로 한다.
위와 같은 과제의 해결을 위해, 본 발명은, 다수의 화소영역을 포함하고 서로 마주보며 이격되는 제1 및 제2기판과, 상기 제1기판 내면에 배치되고 서로 교차하여 상기 다수의 화소영역을 정의하는 게이트배선 및 데이터배선과, 상기 게이트배선 및 상기 데이터배선에 연결되고, 상기 다수의 화소영역 각각에 배치되는 박막트랜지스터와, 상기 박막트랜지스터 상부에 배치되는 판 형상의 제1전극과, 상기 제1전극 상부에 배치되는 바 형상의 제2전극과, 상기 제2전극 상부에 돌출되도록 배치되는 유전패턴과, 상기 제1 및 제2기판 사이에 배치되는 액정층을 포함하는 액정표시장치를 제공한다.
그리고, 상기 유전패턴은 상기 제2전극과 동일한 형상을 가질 수 있다.
또한, 상기 제2전극은, 상기 게이트배선에 평행한 가로방향으로 서로 이격되어 배치되는 다수의 제1바와, 상기 다수의 제1바를 연결하고, 상기 데이터배선에 평행한 세로방향으로 배치되는 제1연결부와, 상기 다수의 화소영역 각각의 중앙부를 기준으로 상기 다수의 제1바에 대칭되며, 상기 가로방향으로 서로 이격되어 배치되는 다수의 제2바와, 상기 다수의 제2바를 연결하고, 상기 세로방향으로 배치되는 제2연결부를 포함할 수 있다.
그리고, 상기 제2전극의 두께는 상기 유전패턴의 두께와 동일할 수 있다.
또한, 상기 유전패턴의 폭은 상기 제2전극의 폭의 25% 내지 50%의 범위일 수 있다.
그리고, 상기 다수의 제1바와 상기 다수의 제2바 사이의 이격거리는, 상기 다수의 화소영역 각각의 상기 가로방향의 변의 3% 내지 15%의 범위일 수 있다.
또한, 상기 유전패턴은 무기절연물질 또는 유기절연물질로 이루어질 수 있다.
한편, 본 발명은, 다수의 화소영역을 포함하고 서로 마주보며 이격되는 제1 및 제2기판과; 상기 제1기판 내면에 배치되고 서로 교차하여 상기 다수의 화소영역을 정의하는 게이트배선 및 데이터배선과; 상기 게이트배선 및 상기 데이터배선에 연결되고, 상기 다수의 화소영역 각각에 배치되는 박막트랜지스터와; 상기 박막트랜지스터 상부에 배치되는 판 형상의 제1전극과; 상기 제1전극 상부에 배치되는 바 형상의 제2전극과; 상기 제2기판 하부에 배치되고 상기 제2전극의 중앙부와 상기 제2전극 사이의 개구의 중앙부에 대응되는 블랙매트릭스와; 상기 제1 및 제2기판 사이에 배치되는 액정층을 포함하는 액정표시장치를 제공한다.
그리고, 상기 제2전극은, 상기 게이트배선에 평행한 가로방향으로 서로 이격되어 배치되는 다수의 제1바와; 상기 다수의 제1바를 연결하고, 상기 데이터배선에 평행한 세로방향으로 배치되는 제1연결부와; 상기 다수의 화소영역 각각의 중앙부를 기준으로 상기 다수의 제1바에 대칭되며, 상기 가로방향으로 서로 이격되어 배치되는 다수의 제2바와; 상기 다수의 제2바를 연결하고, 상기 세로방향으로 배치되는 제2연결부를 포함하고, 상기 다수의 제1바 사이는 제1개구를 구성하고, 상기 다수의 제2바 사이는 제2개구를 구성하고, 상기 다수의 제1바와 상기 다수의 제2바 사이는 제3개구를 구성할 수 있다.
또한, 상기 블랙매트릭스는, 상기 제1 및 제2연결부에 대응되는 제1차단부와; 상기 다수의 제1바의 중앙부와 상기 다수의 제2바의 중앙부에 대응되는 제2차단부와; 상기 제1 및 제2개구의 중앙부에 대응되는 제3차단부와; 상기 제3개구의 중앙부에 대응되는 제4차단부를 포함하고, 상기 제1 내지 제4차단부는 서로 연결되어 상기 다수의 제1바의 가장자리부와 상기 다수의 제2바의 가장자리부를 노출하는 제4개구를 구성할 수 있다.
그리고, 상기 제1전극은 공통전극 및 화소전극 중 하나이고, 상기 제2전극은 상기 공통전극 및 상기 화소전극 중 나머지 하나일 수 있다.
또한, 상기 액정층은 상기 게이트배선에 평행한 가로방향으로 초기 배향되고 상기 액정층의 액정분자는 양의 유전율이방성(Δε>0)을 갖거나, 상기 액정층은 상기 데이터배선에 평행한 세로방향으로 초기 배향되고 상기 액정층의 액정분자는 음의 유전율이방성(Δε<0)을 가질 수 있다.
본 발명은, 다수의 개구를 갖는 전극 상부에 전극과 동일한 형상의 유전패턴을 형성함으로써, 액정분자의 틸트 각도가 감소되고 트위스트 각도가 증가되어 휘도가 향상되는 효과를 갖는다.
그리고, 본 발명은, 전극 및 개구에 대응되는 격자 형상의 블랙매트릭스를 형성함으로써, 응답시간이 감소되고 휘도 및 투과율이 향상되고 블랙 휘도가 감소되어 대조비가 향상되는 효과를 갖는다.
도 1은 종래의 프린지 필드 스위칭 모드 액정표시장치를 도시한 평면도.
도 2는 본 발명의 제1실시예에 따른 액정표시장치를 도시한 단면도.
도 3은 본 발명의 제1실시예에 따른 액정표시장치의 제2전극을 도시한 평면도.
도 4는 본 발명의 제2실시예에 따른 액정표시장치를 도시한 단면도.
도 5는 본 발명의 제2실시예에 따른 액정표시장치의 제2전극 및 유전패턴을 도시한 평면도.
도 6은 본 발명의 제1 및 제2실시예에 따른 액정표시장치의 위치에 따른 투과율을 도시한 그래프.
도 7은 본 발명의 제1 및 제2실시예에 따른 액정표시장치의 셀갭에 따른 액정분자의 틸트각을 도시한 그래프.
도 8은 본 발명의 제1 및 제2실시예에 따른 액정표시장치의 셀갭에 따른 액정분자의 트위스트각을 도시한 그래프.
도 9는 본 발명의 제3실시예에 따른 액정표시장치를 도시한 단면도.
도 10은 본 발명의 제3실시예에 따른 액정표시장치의 제2전극 및 블랙매트릭스를 도시한 평면도.
도 11은 본 발명의 제3실시예에 따른 액정표시장치의 블랙매트릭스의 선폭에 따른 대조비 및 화이트 휘도를 도시한 그래프.
도 12는 본 발명의 제3실시예에 따른 액정표시장치의 블랙매트릭스의 선폭에 따른 대조비 및 화이트 휘도를 나타낸 표.
첨부한 도면을 참고로 하여 본 발명에 따른 액정표시장치를 설명한다.
도 2는 본 발명의 제1실시예에 따른 액정표시장치를 도시한 단면도이고, 도 3은 본 발명의 제1실시예에 따른 액정표시장치의 제2전극을 도시한 평면도이다.
도 2 및 도 3에 도시한 바와 같이, 본 발명의 제1실시예에 따른 액정표시장치(110)는, 서로 마주보며 이격되고 다수의 화소영역(P)을 포함하는 제1 및 제2기판(120, 150)과, 제1 및 제2기판(120, 150) 사이에 배치되는 액정층(160)을 포함한다.
제1기판(120) 내면의 각 화소영역(P)에는 박막트랜지스터(T), 제1 및 제2전극(134, 138)이 배치된다.
구체적으로, 제1기판(120) 내면의 각 화소영역(P)에는 게이트전극(122)이 배치되고, 게이트전극(122) 상부의 제1기판(120) 전면에는 게이트절연층(124)이 배치된다.
게이트전극(122)에 대응되는 게이트절연층(124) 상부에는 반도체층(126)이 배치되고, 반도체층(126) 양단 상부에는 서로 이격되는 소스전극(128) 및 드레인전극(130)이 배치된다.
게이트전극(122), 반도체층(126), 소스전극(128) 및 드레인전극(130)은 박막트랜지스터(T)를 구성한다.
도시하지는 않았지만, 제1기판(120) 상부에는 서로 교차하여 화소영역(P)을 정의하는 게이트배선 및 데이터배선이 배치되고, 박막트랜지스터(T)는 게이트배선 및 데이터배선에 연결된다.
박막트랜지스터(T) 상부의 제1기판(120) 전면에는 제1절연층(132)이 배치되고, 제1절연층(132) 상부의 각 화소영역(P)에는 판(plate) 형상의 제1전극(134)이 배치된다.
제1전극(134) 상부의 제1기판(120) 전면에는 제2절연층(136)이 배치되고, 제1전극(134)에 대응되는 제2절연층(136) 상부에는 바(bar) 형상의 제2전극(138)이 배치된다.
제2전극(138)은 제1 및 제2절연층(132, 136)의 드레인콘택홀을 통하여 박막트랜지스터(T)의 드레인전극(130)에 연결되는데, 게이트배선에 평행한 가로방향을 따라 배치되는 다수의 제1바(138a)와, 다수의 제1바(138a)를 연결하며 데이터배선에 평행한 세로방향을 따라 배치되는 제1연결부(138b)와, 화소영역(P)의 중심을 기준으로 다수의 제1바(138a)에 대칭되며 가로방향을 따라 배치되는 다수의 제2바(138c)와, 다수의 제2바(138c)를 연결하며 세로방향을 따라 배치되는 제2연결부(138d)를 포함한다.
이러한 제2전극(138)은, 다수의 제1바(138a) 사이의 제1개구(op1)와, 다수의 제2바(138c) 사이의 제2개구(op2)와, 다수의 제1바(138a)와 다수의 제2바(138c) 사이의 제3개구(op3)를 갖는다.
예를 들어, 다수의 제1바(138a) 사이의 이격거리와 다수의 제2바(138c) 사이의 이격거리인 제1 및 제2개구(op1, op2)의 세로방향의 변은, 약 1μm 내지 약 5μm일 수 있다.
다수의 제1바(138a)와 다수의 제2바(138c) 사이의 이격거리인 제3개구(op3)의 가로방향의 변은, 화소영역(P)의 가로방향의 변의 약 3% 내지 약 15%이고, 제2전극(138)의 가로방향의 변의 약 5% 내지 약 20%이고, 약 1μm 내지 약 5μm일 수 있다.
제1실시예에서는 제1전극(134)이 공통전극이고 제2전극(138)이 박막트랜지스터(T)에 연결되는 화소전극인 것을 예로 들었으나, 다른 실시예에서는 제1전극(134)이 박막트랜지스터(T)에 연결되는 화소전극이고 제2전극(138)이 공통전극일 수도 있다.
액정층(160)은 다수의 액정분자(162)를 포함하는데, 제2전극(138)의 다수의 제1바(138a)와 다수의 제2바(138c)의 가장자리부 상부에 배치되는 액정분자(162)는, 전기장 생성 후 제1기판(120)에 대하여 제1틸트각(a1)을 갖고, 가로방향에 대하여 제1트위스트각(b1)을 갖는다.
여기서, 액정층(160)이 가로방향으로 초기 배향되고 다수의 액정분자(162)가 양의 유전율이방성(Δε>0)을 갖거나, 액정층(160)이 세로방향으로 초기 배향되고 다수의 액정분자(162)가 음의 유전율이방성(Δε<0)을 가질 수 있다.
이러한 액정표시장치(110)에서는, 제1 및 제2전극(134, 138)에 전압이 인가되어 전기장이 생성되는데, 다수의 제1바(138a)와 다수의 제2바(138c)의 가로방향의 변에서는 세로방향의 전기장이 생성되고, 다수의 제1바(138a)와 다수의 제2바(138c)의 세로방향의 변과 제1 및 제2연결부(138b, 138d)의 세로방향의 변에서는 가로방향의 전기장이 생성되고, 제1 내지 제3개구(op1, op2, op3)의 모서리부에서는 대각선 방향의 전기장이 생성될 수 있다.
전압 인가 전에 가로방향으로 배열된 제1 내지 제3개구(op1, op2, op3)의 모서리부의 액정분자(162)는, 전압 인가 후에 대각선 방향의 전기장에 의하여 시계방향 또는 반시계방향에 대한 선호성을 갖고 회전하여 신속히 재배열 된다.
그리고, 전압 인가 전에 가로방향으로 배열된 다수의 제1바(138a)와 다수의 제2바(138c)의 가로방향의 변의 액정분자(162)는, 전압 인가 후에 세로방향의 전기장에 의하여 시계방향 또는 반시계방향에 대한 선호성 없이 회전하여 재배열 되는데, 제1 내지 제3개구(op1, op2, op3)의 모서리부의 재배열 된 액정분자(162)에 따라 신속히 재배열 된다.
따라서, 본 발명의 제1실시예에 따른 액정표시장치(110)에서는, 제1 및 제2전극(134, 138) 사이에 생성되는 전기장에 의하여 액정층(160)이 구동되는데, 회전방향에 대한 선호성을 갖는 제1 내지 제3개구(op1, op2, op3)의 모서리부의 액정분자(162)가 신속히 재배열 되고, 다수의 제1바(138a)와 다수의 제2바(138c)의 가로방향의 변의 액정분자(162)는 제1 내지 제3개구(op1, op2, op3)의 모서리부의 액정분자(162)의 재배열에 따라 신속히 재배열 되므로, 액정분자(162)의 상승시간(rising time) 및 하강시간(falling time)의 합으로 정의되는 응답시간(response time)을 감소시키고, 응답속도를 향상시킬 수 있으며, 그 결과 액정표시장치(110)를 가상현실(VR) 기기에 용이하게 적용할 수 있다.
예를 들어, 액정분자(162)의 상승시간은 약 7.7ms이고, 액정분자(162)의 하강시간은 약 2.6ms이고, 액정분자(262)의 응답시간은 약 10.3ms일 수 있다.
그런데, 이러한 액정표시장치(110)에서는, 제2전극(138)의 다수의 제1바(138a)와 다수의 제2바(138c)의 중앙부와 제1 내지 제3개구(op1, op2, op3)의 중앙부에 대응하여 전경선(disclination)이 발생하고, 그 결과 액정표시장치(110)의 투과율, 휘도 및 대조비가 저하될 수 있다.
다른 실시예에서는, 투과율 및 휘도 저하를 개선하기 위하여 제2전극(138) 상부에 유전패턴을 형성할 수 있는데, 이를 도면을 참조하여 설명한다.
도 4는 본 발명의 제2실시예에 따른 액정표시장치를 도시한 단면도이고, 도 5는 본 발명의 제2실시예에 따른 액정표시장치의 제2전극 및 유전패턴을 도시한 평면도로서, 제1실시예와 동일한 부분에 대한 설명은 생략한다.
도 4 및 도 5에 도시한 바와 같이, 본 발명의 제2실시예에 따른 액정표시장치(210)는, 서로 마주보며 이격되고 다수의 화소영역(P)을 포함하는 제1 및 제2기판(220, 250)과, 제1 및 제2기판(220, 250) 사이에 배치되는 액정층(260)을 포함한다.
제1기판(220) 내면의 각 화소영역(P)에는 박막트랜지스터(T), 제1 및 제2전극(234, 238)이 배치된다.
구체적으로, 제1기판(220) 내면의 각 화소영역(P)에는 게이트전극(222)이 배치되고, 게이트전극(222) 상부의 제1기판(220) 전면에는 게이트절연층(224)이 배치된다.
게이트전극(222)에 대응되는 게이트절연층(224) 상부에는 반도체층(226)이 배치되고, 반도체층(226) 양단 상부에는 서로 이격되는 소스전극(228) 및 드레인전극(230)이 배치된다.
게이트전극(222), 반도체층(226), 소스전극(228) 및 드레인전극(230)은 박막트랜지스터(T)를 구성한다.
도시하지는 않았지만, 제1기판(220) 상부에는 서로 교차하여 화소영역(P)을 정의하는 게이트배선 및 데이터배선이 배치되고, 박막트랜지스터(T)는 게이트배선 및 데이터배선에 연결된다.
박막트랜지스터(T) 상부의 제1기판(220) 전면에는 제1절연층(232)이 배치되고, 제1절연층(232) 상부의 각 화소영역(P)에는 판(plate) 형상의 제1전극(234)이 배치된다.
제1전극(234) 상부의 제1기판(220) 전면에는 제2절연층(236)이 배치되고, 제1전극(234)에 대응되는 제2절연층(236) 상부에는 바(bar) 형상의 제2전극(238)이 배치된다.
제2전극(238)은 제1 및 제2절연층(232, 236)의 드레인콘택홀을 통하여 박막트랜지스터(T)의 드레인전극(230)에 연결되는데, 게이트배선에 평행한 가로방향을 따라 서로 이격되어 배치되는 다수의 제1바(238a)와, 다수의 제1바(238a)를 연결하며 데이터배선에 평행한 세로방향을 따라 배치되는 제1연결부(238b)와, 화소영역(P)의 중앙부를 기준으로 다수의 제1바(238a)에 대칭되며 가로방향을 따라 배치되는 다수의 제2바(238c)와, 다수의 제2바(238c)를 연결하며 세로방향을 따라 배치되는 제2연결부(238d)를 포함한다.
이러한 제2전극(238)은, 다수의 제1바(238a) 사이의 제1개구(op1)와, 다수의 제2바(238c) 사이의 제2개구(op2)와, 다수의 제1바(238a)와 다수의 제2바(238c) 사이의 제3개구(op3)를 갖는다.
예를 들어, 다수의 제1바(238a) 사이의 이격거리와 다수의 제2바(238c) 사이의 이격거리인 제1 및 제2개구(op1, op2)의 세로방향의 변은, 약 1μm 내지 약 5μm일 수 있다.
다수의 제1바(238a)와 다수의 제2바(238c) 사이의 이격거리인 제3개구(op3)의 가로방향의 변은, 화소영역(P)의 가로방향의 변의 약 3% 내지 약 15%이고, 제2전극(238)의 가로방향의 변의 약 5% 내지 약 20%이고, 약 1μm 내지 약 5μm일 수 있다.
제2실시예에서는 제1전극(234)이 공통전극이고 제2전극(238)이 박막트랜지스터(T)에 연결되는 화소전극인 것을 예로 들었으나, 다른 실시예에서는 제1전극(234)이 박막트랜지스터(T)에 연결되는 화소전극이고 제2전극(238)이 공통전극일 수도 있다.
제2전극(238) 상부에는 제2전극(238)과 동일한 형태의 유전패턴(240)이 배치되는데, 예를 들어 유전패턴(240)은 실리콘산화물(SiO2) 또는 실리콘질화물(SiNx)과 같은 무기절연물질이나 포토아크릴(photoacryl) 또는 벤조사이클로부텐(benzocyclobutene)과 같은 유기절연물질로 이루어질 수 있다.
그리고, 제2전극(238) 및 유전패턴(240)은 각각 제1 및 제2두께(t1, t2)를 갖는데, 예를 들어 제1 및 제2두께(t1, t2)는 서로 동일할 수 있다.
또한, 다수의 제1바(238a)와 다수의 제2바(238c) 각각의 상부의 유전패턴(240)은 다수의 제1바(238a)와 다수의 제2바(238c) 각각의 상부의 전경선(disclination)의 폭과 실질적으로 동일한 제2폭(w2)을 가질 수 있다.
예를 들어, 제2전극(238)의 다수의 제1바(238a)와 다수의 제2바(238c)가 각각 제1폭(w1)을 가질 경우, 다수의 제1바(238a)와 다수의 제2바(238c) 각각의 상부의 유전패턴(240)의 제2폭(w2)은 제1폭(w1)의 약 25% 내지 약 50%의 범위일 수 있다.
액정층(260)은 다수의 액정분자(262)를 포함하는데, 제2전극(238)의 다수의 제1바(238a)와 다수의 제2바(238c)의 가장자리부 상부에 배치되는 액정분자(262)는, 전기장 생성 후 제1기판(220)에 대하여 제2틸트각(a2)을 갖고, 가로방향에 대하여 제2트위스트각(b2)을 갖는데, 유전패턴(240)에 의하여 전기장이 변형되어 제2실시예의 제2틸트각(a2)은 제1실시예의 제1틸트각(a1)보다 작고(a2<a1), 제2실시예의 제2트위스트각(b2)은 제1실시예의 제1트위스트각(b1)보다 큰 값일 수 있다(b2>b1).
예를 들어, 제2틸트각(a2)은 제1틸트각(a1)보다 약 0.6도 작은 값일 수 있고(a2-a1 = -0.6도), 제2트위스트각(b2)은 제1트위스트각(b1)보다 약 4도 큰 값일 수 있다(b2-b1 = +4도).
여기서, 액정층(260)이 가로방향으로 초기 배향되고 다수의 액정분자(262)가 양의 유전율이방성(Δε>0)을 갖거나, 액정층(260)이 세로방향으로 초기 배향되고 다수의 액정분자(262)가 음의 유전율이방성(Δε<0)을 가질 수 있다.
이러한 액정표시장치(210)에서는, 제1 및 제2전극(234, 238)에 전압이 인가되어 전기장이 생성되는데, 다수의 제1바(238a)와 다수의 제2바(238c)의 가로방향의 변에서는 세로방향의 전기장이 생성되고, 다수의 제1바(238a)와 다수의 제2바(238c)의 세로방향의 변과 제1 및 제2연결부(238b, 238d)의 세로방향의 변에서는 가로방향의 전기장이 생성되고, 제1 내지 제3개구(op1, op2, op3)의 모서리부에서는 대각선 방향의 전기장이 생성될 수 있다.
전압 인가 전에 가로방향으로 배열된 제1 내지 제3개구(op1, op2, op3)의 모서리부의 액정분자(262)는, 전압 인가 후에 대각선 방향의 전기장에 의하여 시계방향 또는 반시계방향에 대한 선호성을 갖고 회전하여 신속히 재배열 된다.
그리고, 전압 인가 전에 가로방향으로 배열된 다수의 제1바(238a)와 다수의 제2바(238c)의 가로방향의 변의 액정분자(262)는, 전압 인가 후에 세로방향의 전기장에 의하여 시계방향 또는 반시계방향에 대한 선호성 없이 회전하여 재배열 되는데, 제1 내지 제3개구(op1, op2, op3)의 모서리부의 재배열 된 액정분자(262)에 따라 신속히 재배열 된다.
따라서, 본 발명의 제2실시예에 따른 액정표시장치(210)에서는, 제1 및 제2전극(234, 238) 사이에 생성되는 전기장에 의하여 액정층(260)이 구동되는데, 회전방향에 대한 선호성을 갖는 제1 내지 제3개구(op1, op2, op3)의 모서리부의 액정분자(262)가 신속히 재배열 되고, 다수의 제1바(238a)와 다수의 제2바(238c)의 가로방향의 변의 액정분자(262)는 제1 내지 제3개구(op1, op2, op3)의 모서리부의 액정분자(262)의 재배열에 따라 신속히 재배열 되므로, 액정분자(262)의 상승시간(rising time) 및 하강시간(falling time)의 합으로 정의되는 응답시간(response time)을 감소시키고, 응답속도를 향상시킬 수 있으며, 그 결과 액정표시장치(210)를 가상현실(VR) 기기에 용이하게 적용할 수 있다.
예를 들어, 액정분자(262)의 상승시간은 약 7.53ms이고, 액정분자(262)의 하강시간은 약 2.72ms이고, 액정분자(262)의 응답시간은 약 10.25ms일 수 있다.
또한, 제2전극(238) 상부로 돌출된 유전패턴(240)에 의하여 액정분자(262)의 제2틸트각(a2)이 종래에 비하여 감소하고 액정분자(262)의 제2트위스트각(b2)이 종래에 비하여 증가함으로써, 투과율 및 휘도가 증가하는데, 이를 도면을 참조하여 설명한다.
도 6은 본 발명의 제1 및 제2실시예에 따른 액정표시장치의 위치에 따른 투과율을 도시한 그래프이고, 도 7은 본 발명의 제1 및 제2실시예에 따른 액정표시장치의 셀갭에 따른 액정분자의 틸트각을 도시한 그래프이고, 도 8은 본 발명의 제1 및 제2실시예에 따른 액정표시장치의 셀갭에 따른 액정분자의 트위스트각을 도시한 그래프로서, 도 2 내지 도 5를 함께 참조하여 설명한다.
도 6에 도시한 바와 같이, 제1 및 제2실시예에 따른 액정표시장치(110, 210)는, 제2전극(138, 238)의 다수의 제1바(138a, 238a)와 다수의 제2바(138c, 238c)의 중앙부와 제1 및 제2개구(op1, op2)의 중앙부에서 상대적으로 낮은 투과율을 갖고, 제2전극(138, 238)의 다수의 제1바(138a, 238a)와 다수의 제2바(138c, 238c)의 가장자리부에서 상대적으로 높은 투과율을 갖는다.
그리고, 제2실시예에 따른 액정표시장치(210)의 제2전극(238)의 다수의 제1바(238a)와 다수의 제2바(238c)의 가장자리부의 투과율은 제1실시예에 따른 액정표시장치(110)의 제2전극(138)의 다수의 제1바(138a)와 다수의 제2바(138c)의 가장자리부의 투과율보다 큰 값일 수 있다.
예를 들어, 제2전극(138, 238)의 다수의 제1바(138a, 238a)와 다수의 제2바(138c, 238c)의 가장자리부에서 제2실시예에 따른 액정표시장치(210)의 투과율은 제1실시예에 따른 액정표시장치(110)의 투과율보다 6% 큰 값일 수 있다.
도 7 및 도 8에 도시한 바와 같이, 제1 및 제2실시예에 따른 액정표시장치(110, 210)의 제1 및 제2틸트각(a1, a2)과 제1 및 제2트위스트각(b1, b2)은 셀갭에 따라 증가하다가 감소하는데, 제2실시예에 따른 액정표시장치(210)의 제2틸트각(a2)은 제1실시예에 따른 액정표시장치(110)의 제1틸트각(a1)보다 작고, 제2실시예에 따른 액정표시장치(210)의 제2트위스트각(b2)은 제1실시예에 따른 액정표시장치(110)의 제1트위스트각(b1)보다 클 수 있다.
이에 따라, 제2실시예에 따른 액정표시장치(210)의 제2전극(238)의 다수의 제1바(238a)와 다수의 제2바(238c)의 가장자리부의 투과율은 제1실시예에 따른 액정표시장치(110)의 제2전극(138)의 다수의 제1바(138a)와 다수의 제2바(138c)의 가장자리부의 투과율보다 큰 값일 수 있다.
이상과 같이, 본 발명의 제2실시예에 따른 액정표시장치(210)에서는, 판 형상의 제1전극(234)과, 다수의 제1바(238a)와 다수의 제2바(238c)를 포함하는 제2전극(238)을 이용하여 액정층(260)을 구동함으로써, 액정분자(262)의 상승시간(rising time) 및 하강시간(falling time)의 합으로 정의되는 응답시간(response time)을 감소시키고, 응답속도를 향상시킬 수 있으며, 그 결과 액정표시장치(210)를 가상현실(VR) 기기에 용이하게 적용할 수 있다.
또한, 제2전극(238) 상부에 돌출되는 유전패턴(240)을 형성하여 액정분자(262)의 틸트각을 감소시키고 액정분자(262)의 트위스트각을 증가시킴으로써, 액정표시장치(210)의 투과율 및 휘도를 향상시킬 수 있다.
한편, 다른 실시예에서는, 제1실시예의 액정표시장치(110)에서의 전경선(disclination)에 의한 대조비 저하를 개선하기 위하여 제2전극(138) 및 개구(op1, op2, op3)에 대응되는 블랙매트릭스를 형성할 수 있는데, 이를 도면을 참조하여 설명한다.
도 9는 본 발명의 제3실시예에 따른 액정표시장치를 도시한 단면도이고, 도 10은 본 발명의 제3실시예에 따른 액정표시장치의 제2전극 및 블랙매트릭스를 도시한 평면도로서, 제1실시예와 동일한 부분에 대한 설명은 생략한다.
도 9 및 도 10에 도시한 바와 같이, 본 발명의 제3실시예에 따른 액정표시장치(310)는, 서로 마주보며 이격되고 다수의 화소영역(P)을 포함하는 제1 및 제2기판(320, 350)과, 제1 및 제2기판(320, 350) 사이에 배치되는 액정층(360)을 포함한다.
제1기판(320) 내면의 각 화소영역(P)에는 박막트랜지스터(T), 제1 및 제2전극(334, 338)이 배치된다.
구체적으로, 제1기판(320) 내면의 각 화소영역(P)에는 게이트전극(322)이 배치되고, 게이트전극(322) 상부의 제1기판(320) 전면에는 게이트절연층(324)이 배치된다.
게이트전극(322)에 대응되는 게이트절연층(324) 상부에는 반도체층(326)이 배치되고, 반도체층(326) 양단 상부에는 서로 이격되는 소스전극(328) 및 드레인전극(330)이 배치된다.
게이트전극(322), 반도체층(326), 소스전극(328) 및 드레인전극(330)은 박막트랜지스터(T)를 구성한다.
도시하지는 않았지만, 제1기판(320) 상부에는 서로 교차하여 화소영역(P)을 정의하는 게이트배선 및 데이터배선이 배치되고, 박막트랜지스터(T)는 게이트배선 및 데이터배선에 연결된다.
박막트랜지스터(T) 상부의 제1기판(320) 전면에는 제1절연층(332)이 배치되고, 제1절연층(332) 상부의 각 화소영역에는 판(plate) 형상의 제1전극(334)이 배치된다.
제1전극(334) 상부의 제1기판(320) 전면에는 제2절연층(336)이 배치되고, 제1전극(334)에 대응되는 제2절연층(336) 상부에는 바(bar) 형상의 제2전극(338)이 배치된다.
제2전극(338)은 제1 및 제2절연층(332, 336)의 드레인콘택홀을 통하여 박막트랜지스터(T)의 드레인전극(330)에 연결되는데, 게이트배선에 평행한 가로방향을 따라 서로 이격되어 배치되는 다수의 제1바(338a)와, 다수의 제1바(338a)를 연결하며 데이터배선에 평행한 세로방향을 따라 배치되는 제1연결부(338b)와, 화소영역의 중앙부를 기준으로 다수의 제1바(338a)에 대칭되며 가로방향을 따라 배치되는 다수의 제2바(338c)와, 다수의 제2바(338c)를 연결하며 세로방향을 따라 배치되는 제2연결부(338d)를 포함한다.
이러한 제2전극(338)은, 다수의 제1바(338a) 사이의 제1개구(op1)와, 다수의 제2바(338c) 사이의 제2개구(op2)와, 다수의 제1바(338a)와 다수의 제2바(338c) 사이의 제3개구(op3)를 갖는다.
예를 들어, 다수의 제1바(338a) 사이의 이격거리와 다수의 제2바(338c) 사이의 이격거리인 제1 및 제2개구(op1, op2)의 세로방향의 변은, 약 1μm 내지 약 5μm일 수 있다.
다수의 제1바(338a)와 다수의 제2바(338c) 사이의 이격거리인 제3개구(op3)의 가로방향의 변은, 화소영역의 가로방향의 변의 약 3% 내지 약 15%이고, 제2전극(238)의 가로방향의 변의 약 5% 내지 약 20%이고, 약 1μm 내지 약 5μm일 수 있다.
제3실시예에서는 제1전극(334)이 공통전극이고 제2전극(338)이 박막트랜지스터(T)에 연결되는 화소전극인 것을 예로 들었으나, 다른 실시예에서는 제1전극(334)이 박막트랜지스터(T)에 연결되는 화소전극이고 제2전극(338)이 공통전극일 수도 있다.
제2기판(350) 하부에는 제2전극(338)과 제1 내지 제3개구(op1, op2, op3)에 대응되는 블랙매트릭스(352)가 배치된다.
블랙매트릭스(352)는, 게이트배선, 데이터배선, 박막트랜지스터(T)와 같이 빛을 방출하지 않는 구성요소를 가림과 동시에, 화소영역(P) 내부의 전경선을 가림으로써, 블랙영상의 휘도를 감소시키고 대조비(contrast ratio)를 향상시키는 역할을 한다.
즉, 제2전극(138)의 다수의 제1바(138a)와 다수의 제2바(138c)의 중앙부와 제1 내지 제3개구(op1, op2, op3)의 중앙부에서는 수직방향의 전기장이 생성되고 전경선이 발생하는데, 이러한 전경선은 블랙영상의 휘도를 증가시킬 수 있다.
이를 방지하기 위하여, 블랙매트릭스(352)는, 제2전극(338)의 제1 및 제2연결부(338b, 338d)에 대응되는 세로방향의 바(bar) 형상의 제1차단부(352a), 제2전극(338)의 다수의 제1바(338a)와 다수의 제2바(338c)의 중앙부에 대응되는 가로방향의 바 형상의 제2차단부(352b), 제1 및 제2개구(op1, op2)의 중앙부에 대응되는 가로방향의 바 형상의 제3차단부(352c), 제3개구(op3)의 중앙부에 대응되는 세로방향의 바 형상의 제4차단부(352d)를 포함한다.
즉, 블랙매트릭스(352)는 서로 연결되는 가로방향 및 세로방향의 바 형상의 제1 내지 제4차단부(352a, 352b, 352c, 352d)를 포함하는 격자 형상을 갖고, 제1 내지 제4차단부(352a, 352b, 352c, 352d)는 제2전극(338)의 다수의 제1바(338a)와 다수의 제2바(338c)의 가장자리부를 노출하는 제4개구(op4)를 구성한다.
여기서, 블랙매트릭스(352)의 제2 및 제3차단부(352b, 352c)는 각각 전경선의 폭과 실질적으로 동일한 제3폭(w3)을 가질 수 있다.
예를 들어, 제2전극(338)의 다수의 제1바(338a)와 다수의 제2바(338c)가 각각 제1폭(w1)을 가질 경우, 블랙매트릭스(352)의 제2 및 제3차단부(352b, 352c)의 제3폭(w3)은 제1폭(w1)의 약 25% 내지 약 50%의 범위일 수 있다.
액정층(360)은 다수의 액정분자(362)를 포함하는데, 제2전극(338)의 다수의 제1바(338a)와 다수의 제2바(338c)의 가장자리부 상부에 배치되는 액정분자(362)는, 전기장 생성 후 제1기판(320)에 대하여 제1틸트각(a1)을 갖고, 가로방향에 대하여 제1트위스트각(b1)을 갖는다.
여기서, 액정층(360)이 가로방향으로 초기 배향되고 다수의 액정분자(362)가 양의 유전율이방성(Δε>0)을 갖거나, 액정층(360)이 세로방향으로 초기 배향되고 다수의 액정분자(362)가 음의 유전율이방성(Δε<0)을 가질 수 있다.
이러한 액정표시장치(310)에서는, 제1 및 제2전극(334, 338)에 전압이 인가되어 전기장이 생성되는데, 다수의 제1바(338a)와 다수의 제2바(338c)의 가로방향의 변에서는 세로방향의 전기장이 생성되고, 다수의 제1바(338a)와 다수의 제2바(338c)의 세로방향의 변과 제1 및 제2연결부(338b, 338d)의 세로방향의 변에서는 가로방향의 전기장이 생성되고, 제1 내지 제3개구(op1, op2, op3)의 모서리부에서는 대각선 방향의 전기장이 생성될 수 있다.
전압 인가 전에 가로방향으로 배열된 제1 내지 제3개구(op1, op2, op3)의 모서리부의 액정분자(362)는, 전압 인가 후에 대각선 방향의 전기장에 의하여 시계방향 또는 반시계방향에 대한 선호성을 갖고 회전하여 신속히 재배열 된다.
그리고, 전압 인가 전에 가로방향으로 배열된 다수의 제1바(338a)와 다수의 제2바(338c)의 가로방향의 변의 액정분자(362)는, 전압 인가 후에 세로방향의 전기장에 의하여 시계방향 또는 반시계방향에 대한 선호성 없이 회전하여 재배열 되는데, 제1 내지 제3개구(op1, op2, op3)의 모서리부의 재배열 된 액정분자(362)에 따라 신속히 재배열 된다.
따라서, 본 발명의 제3실시예에 따른 액정표시장치(310)에서는, 제1 및 제2전극(334, 338) 사이에 생성되는 전기장에 의하여 액정층(360)이 구동되는데, 회전방향에 대한 선호성을 갖는 제1 내지 제3개구(op1, op2, op3)의 모서리부의 액정분자(362)가 신속히 재배열 되고, 다수의 제1바(338a)와 다수의 제2바(338c)의 가로방향의 변의 액정분자(362)는 제1 내지 제3개구(op1, op2, op3)의 모서리부의 액정분자(362)의 재배열에 따라 신속히 재배열 되므로, 액정분자(362)의 상승시간(rising time) 및 하강시간(falling time)의 합으로 정의되는 응답시간(response time)을 감소시키고, 응답속도를 향상시킬 수 있으며, 그 결과 액정표시장치(310)를 가상현실(VR) 기기에 용이하게 적용할 수 있다.
예를 들어, 액정분자(362)의 상승시간은 약 4.1ms이고, 액정분자(362)의 하강시간은 약 3.8ms이고, 액정분자(262)의 응답시간은 약 7.9ms일 수 있다.
또한, 제2전극(338)의 중앙부와 제1 내지 제3개구(op1, op2, op3)의 중앙부에 대응되는 블랙매트릭스(352)에 의하여 전경선을 차단함으로써, 대조비가 증가하는데, 이를 도면을 참조하여 설명한다.
도 11은 본 발명의 제3실시예에 따른 액정표시장치의 블랙매트릭스의 선폭에 따른 대조비 및 화이트 휘도를 도시한 그래프이고, 도 12는 본 발명의 제3실시예에 따른 액정표시장치의 블랙매트릭스의 선폭에 따른 대조비 및 화이트 휘도를 나타낸 표로서, 도 9 및 도 10을 함께 참조하여 설명한다.
도 11 및 도 12에 도시한 바와 같이, 제1실시예에 따른 액정표시장치(110)에 비하여 제3실시예에 따른 액정표시장치(310)는, 블랙매트릭스(352)의 제2 내지 제4차단부(352b, 352c, 352d)에 의하여 제2전극(338)의 중앙부와 제1 내지 제3개구(op1, op2, op3)의 중앙부의 전경선을 통한 빛샘을 차단함으로써, 블랙 휘도를 감소시켜 대조비를 증가시킬 수 있다.
이때, 블랙매트릭스(352)의 제2 내지 제4차단부(352b, 352c, 352d)의 선폭을 증가시킬수록 대조비가 증가한다.
예를 들어, 블랙매트릭스(352)의 제2 및 제3차단부(352b, 352cd)의 제3폭(w3)이 약 0.4μm, 약 0.8μm, 약 1.2μm, 약 1.5μm, 약 2.0μm, 약 2.3μm, 약 2.5μm인 경우 제3실시예의 액정표시장치(310)의 대조비는 제1실시예의 액정표시장치(110)의 대조비인 100%에 대하여 각각 약 108.0%, 약 119.7%, 약 127.7%, 약 134.9%, 약 145.6%, 약 149.3%, 약 152.2%가 되어, 각각 약 8.0%, 약 19.7%, 약 27.7%, 약 34.9%, 약 45.6%, 약 49.3%, 약 52.2%가 증가한다.
물론, 블랙매트릭스(352)에 의하여 화이트 휘도가 다소 감소하지만, 허용할 수 있는 수준이며, 대조비 증가 효과로 이를 상쇄할 수 있다.
또한, 제3실시예의 액정표시장치(310)의 블랙매트릭스(352)를 투과율 및 휘도가 향상되는 제2실시예의 액정표시장치(210)에 적용함으로써, 화이트 휘도 감소를 최소화 할 수도 있다.
이상과 같이, 본 발명의 제3실시예에 따른 액정표시장치(310)에서는, 판 형상의 제1전극(334)과, 다수의 제1바(338a)와 다수의 제2바(338c)를 포함하는 제2전극(338)을 이용하여 액정층(360)을 구동함으로써, 액정분자(362)의 상승시간(rising time) 및 하강시간(falling time)의 합으로 정의되는 응답시간(response time)을 감소시키고, 응답속도를 향상시킬 수 있으며, 그 결과 액정표시장치(310)를 가상현실(VR) 기기에 용이하게 적용할 수 있다.
또한, 제2전극(338)의 다수의 제1바(338a)와 다수의 제2바(338c)의 중앙부와 제1 내지 제3개구(op1, op2, op3)의 중앙부에 대응되는 블랙매트릭스(352)를 형성하여 전경선의 빛샘을 차단함으로써, 액정표시장치(310)의 대조비를 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
210: 액정표시장치 220: 제1기판
T: 박막트랜지스터 234: 제1전극
238: 제2전극 240: 유전패턴
250: 제2기판 260: 액정층

Claims (13)

  1. 다수의 화소영역을 포함하고 서로 마주보며 이격되는 제1 및 제2기판과;
    상기 제1기판 내면에 배치되고 서로 교차하여 상기 다수의 화소영역을 정의하는 게이트배선 및 데이터배선과;
    상기 게이트배선 및 상기 데이터배선에 연결되고, 상기 다수의 화소영역 각각에 배치되는 박막트랜지스터와;
    상기 박막트랜지스터 상부에 배치되는 판 형상의 제1전극과;
    상기 제1전극 상부에 배치되는 바 형상의 제2전극과;
    상기 제2전극 상부에 돌출되도록 배치되는 유전패턴과;
    상기 제1 및 제2기판 사이에 배치되는 액정층
    을 포함하고,
    상기 유전패턴은 상기 제2전극보다 작은 폭으로 상기 제2전극의 상면 내부에 배치되고,
    상기 제2전극은,
    상기 게이트배선에 평행한 가로방향으로 서로 이격되어 배치되는 다수의 제1바와;
    상기 다수의 제1바를 연결하고, 상기 데이터배선에 평행한 세로방향으로 배치되는 제1연결부와;
    상기 다수의 화소영역 각각의 중앙부를 기준으로 상기 다수의 제1바에 대칭되며, 상기 가로방향으로 서로 이격되어 배치되는 다수의 제2바와;
    상기 다수의 제2바를 연결하고, 상기 세로방향으로 배치되는 제2연결부
    를 포함하고,
    상기 유전패턴은 상기 제2전극의 상기 다수의 제1바, 상기 제1연결부, 상기 다수의 제2바, 상기 다수의 제2연결부와 평면적으로 동일한 형상을 갖고,
    상기 유전패턴의 상기 세로방향의 폭은 상기 제2전극의 상기 세로방향의 폭의 25% 내지 50%의 범위이고,
    상기 다수의 제1바와 상기 다수의 제2바 사이의 상기 가로방향의 이격거리는, 상기 다수의 화소영역 각각의 상기 가로방향의 변의 3% 내지 15%의 범위이고, 상기 제2전극의 상기 가로방향의 변의 5% 내지 20%의 범위인 액정표시장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제2전극의 두께는 상기 유전패턴의 두께와 동일한 액정표시장치.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 유전패턴은 무기절연물질 또는 유기절연물질로 이루어지는 액정표시장치.
  8. 다수의 화소영역을 포함하고 서로 마주보며 이격되는 제1 및 제2기판과;
    상기 제1기판 내면에 배치되고 서로 교차하여 상기 다수의 화소영역을 정의하는 게이트배선 및 데이터배선과;
    상기 게이트배선 및 상기 데이터배선에 연결되고, 상기 다수의 화소영역 각각에 배치되는 박막트랜지스터와;
    상기 박막트랜지스터 상부에 배치되는 판 형상의 제1전극과;
    상기 제1전극 상부에 배치되는 바 형상의 제2전극과;
    상기 제2기판 하부에 배치되고 상기 제2전극의 중앙부와 상기 제2전극 사이의 개구의 중앙부에 대응되는 블랙매트릭스와;
    상기 제1 및 제2기판 사이에 배치되는 액정층
    을 포함하는 액정표시장치.
  9. 제 8 항에 있어서,
    상기 제2전극은,
    상기 게이트배선에 평행한 가로방향으로 서로 이격되어 배치되는 다수의 제1바와;
    상기 다수의 제1바를 연결하고, 상기 데이터배선에 평행한 세로방향으로 배치되는 제1연결부와;
    상기 다수의 화소영역 각각의 중앙부를 기준으로 상기 다수의 제1바에 대칭되며, 상기 가로방향으로 서로 이격되어 배치되는 다수의 제2바와;
    상기 다수의 제2바를 연결하고, 상기 세로방향으로 배치되는 제2연결부
    를 포함하고,
    상기 다수의 제1바 사이는 제1개구를 구성하고,
    상기 다수의 제2바 사이는 제2개구를 구성하고,
    상기 다수의 제1바와 상기 다수의 제2바 사이는 제3개구를 구성하는 액정표시장치.
  10. 제 9 항에 있어서,
    상기 블랙매트릭스는,
    상기 제1 및 제2연결부에 대응되는 제1차단부와;
    상기 다수의 제1바의 중앙부와 상기 다수의 제2바의 중앙부에 대응되는 제2차단부와;
    상기 제1 및 제2개구의 중앙부에 대응되는 제3차단부와;
    상기 제3개구의 중앙부에 대응되는 제4차단부
    를 포함하고,
    상기 제1 내지 제4차단부는 서로 연결되어 상기 다수의 제1바의 가장자리부와 상기 다수의 제2바의 가장자리부를 노출하는 제4개구를 구성하는 액정표시장치.
  11. 제 1 항 또는 제 8 항에 있어서,
    상기 제1전극은 공통전극 및 화소전극 중 하나이고, 상기 제2전극은 상기 공통전극 및 상기 화소전극 중 나머지 하나인 액정표시장치.
  12. 제 1 항 또는 제 8 항에 있어서,
    상기 액정층은 상기 게이트배선에 평행한 가로방향으로 초기 배향되고 상기 액정층의 액정분자는 양의 유전율이방성(Δε>0)을 갖거나,
    상기 액정층은 상기 데이터배선에 평행한 세로방향으로 초기 배향되고 상기 액정층의 액정분자는 음의 유전율이방성(Δε<0)을 갖는 액정표시장치.
  13. 제 1 항에 있어서,
    상기 유전패턴의 폭은 상기 제2전극 상부의 전경선의 폭과 동일한 액정표시장치.
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