KR102597152B1

KR102597152B1 - 인덕터

Info

Publication number: KR102597152B1
Application number: KR1020220130371A
Authority: KR
Inventors: 장영수; 황민하; 김휘대; 김진환; 왕범식
Original assignee: 삼성전기주식회사
Priority date: 2016-06-24
Filing date: 2022-10-12
Publication date: 2023-11-02
Also published as: JP6878729B2; US20170372833A1; CN107546008B; KR20180000931A; US10566128B2; JP2017228764A; KR20220144786A; CN107546008A; KR102455754B1

Abstract

본 발명의 일 실시 예에 따른 인덕터는, 적어도 일부분이 평면적으로 한바퀴 초과하여 권취되고 제1 단부 및 제1 단부와 연결되는 제2 단부를 포함하는 제1 코일 패턴과, 적어도 일부분이 평면적으로 한바퀴 초과하여 권취되고 제3 단부 및 제3 단부와 연결되는 제4 단부를 포함하는 제2 코일 패턴과, 제1 코일 패턴의 상기 제1 단부와 연결되는 제1 인출 단자와, 제2 코일패턴의 제3 단부와 연결되는 제2 인출 단자와, 제1 및 제2 코일 패턴을 넘어가면서 제1 코일 패턴의 제2 단부 및 제2 코일 패턴의 제4 단부에 모두 연결되는 공통 인출 단자를 포함하고, 제1 코일 패턴의 인덕턴스 값은 제2 코일 패턴의 인덕턴스 값 보다 크고, 제1 코일 패턴의 단위 길이당 직류 저항 값은 제2 코일 패턴의 단위 길이당 직류 저항 값보다 클 수 있다.

Description

인덕터{INDUCTOR}

본 개시는 인덕터에 관한 것으로서, 구체적으로는 칩 구조를 가지는 파워 인덕터에 관한 것이다.

최근 Portable 기기(스마트폰, IoT 등)의 반도체(AP, Memory 등)의 고성능화에 따른 소모 전류가 증가하여 효율을 개선하기 위하여 다양한 기술이 적용된다. 예를 들어, 멀티 페이즈(Multi-Phase) 컨버터(Converter)기술로서, 컨버터의 출력에 적용되는 파워 인덕터를 병렬로 연결하여 높은 전류에서의 손실을 줄이고, 파워 인덕터의 소형화를 가능케 할 수 있다.

한편, 파워 인덕터의 손실은 전류에 따라 상이한데, 일반적으로 낮은 전류 구간에서는 AC Loss가 큰 비중을 차지하며, 높은 전류 구간에서는 DC Loss가 큰 비중을 차지한다. 그래서, 전류의 전 구간에 걸쳐서 손실을 줄이기 위해서는 저전류 구간에서는 인덕턴스 값을 증가시키는 것이 중요하며, 고전류 구간에서는 직류 저항 값을 감소시키는 것이 중요하다.

하기의 특허문헌 1 은 복수 개의 코일을 하나의 칩 인덕터 내에 포함하는 칩 인덕터 어레이를 개시하지만, 칩 내의 복수 개의 코일이 실질적으로 동일한 특성을 가지도록 설계되므로, 전체의 전류 구간에 따른 손실을 효과적으로 제어하지는 못하는 실정이다.

일본 특허공개공보 제2001-023822호

본 개시의 여러 목적 중 하나는 저전류 영역에서부터 고전류 영역까지 전체 전류 대역에서 효율을 극대화시킬 수 있는 인덕터를 제공하는 것이다.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는, 하나의 칩 내에서 상이한 전기적 특성을 가지는 복수 개의 코일을 배치하고, 상기 복수 개의 코일이 고전류 구간과 저전류 구간에서 서로 상이한 커런트 패스(current path)를 구현할 수 있도록 하는 인덕터를 제공하는 것이다.

본 개시의 여러 효과 중 일 효과로서, 파워 인덕터의 손실을 최소화하여 효율을 극대화할 수 있다.

도1 은 인덕터의 일 개시를 나타내는 개략적인 사시도이다.
도2 는 도1 의 인덕터의 I-I'선을 따라 절단한 단면도이다.
도3 은 도1 의 인덕터의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도4 는 도1 의 인덕터의 개략적인 분해 사시도이다.
도5 는 도1 의 인덕터를 포함하는 회로의 개략적인 등가 회로도이다.
도6 은 도1 의 인덕터의 변형된 다른 일 개시에 대한 개략적인 사시도이다.
도7 은 도6 의 인덕터의 Ⅲ-Ⅲ' 선을 따라 절단한 단면도이다.
도8 는 도6 의 Ⅳ-Ⅳ'선을 따라 절단한 단면도이다.
도9 은 도1 의 인덕터의 변형된 다른 일 개시를 나타내는 개략적인 사시도이다.
도10 은 도9 의 인덕터의 개략적인 분해 사시도이다.
도11 은 도9 의 Ⅴ-Ⅴ'선을 따라 절단한 단면도이다.
도12 는 도9 의 Ⅵ-Ⅵ' 선을 따라 절단한 단면도이다.
도13 은 도9 의 인덕터의 일 변형예에 따른 개략적인 분해 사시도이다.

이하, 첨부된 도면을 참조하여 본 개시에 대해 보다 상세히 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

도1 은 전자 기기에 적용되는 인덕터의 일 개시를 개략적으로 나타낸다.

도2 는 도1 의 인덕터의 I-I' 선을 따라 절단한 단면도이고, 도3 은 도1 의 인덕터의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.

도4 는 도1 의 인덕터의 개략적인 분해 사시도이다.

도1 을 참조하면, 본 개시의 일 예에 따른 인덕터(100)는 바디(1)와 상기 바디의 외부면 상에 배치되는 복수 개의 인출 단자(21,22,23)를 포함한다.

도1 에서 인덕터의 전체적인 외형을 이루는 바디(1)는 두께 방향으로 서로 마주하는 상면 및 하면, 길이 방향으로 서로 마주하는 제1 면 및 제2 면, 폭 방향으로 서로 마주하는 제3 면 및 제4 면을 포함하여, 실질적으로 육면체인 것으로 도시하였으나, 본 개시가 이에 한정되는 것은 아니다.

상기 바디(1)는 자기 특성을 나타내는 자성 물질을 포함할 수 있고, 예를 들어, Mn-Zn계 페라이트, Ni- Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 물질로 이루어질 수 있다. 금속 자성 입자는 철(Fe), 실리콘(Si), 크롬(Cu), 알루미늄(Al) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다. 금속 자성체 입자의 직경은 약 0.1㎛ 내지 30㎛일 수 있다. 바디(1)는 이러한 페라이트나 금속 자성 입자가 에폭시 수지나 폴리이미드 수지 등의 열경화성 수지에 분산된 형태일 수 있다.

상기 금속 자성체 분말은 적어도 둘 이상의 평균 입경을 갖는 금속 자성체 분말이 충진된 것일 수도 있다. 이 경우 서로 다른 크기의 바이모달(bimodal) 금속 자성체 분말을 사용하여 압착함으로써, 자성체 수지 복합체를 가득 채울 수 있어서 충진율을 높일 수 있다.

상기 바디(1)는 제1 코일 패턴(11)과 제2 코일 패턴(12)을 포함한다.

도2 내지 도4 를 참조하여, 제1 코일 패턴(11) 및 제2 코일 패턴(12)을 구체적으로 설명하도록 한다.

제1 코일 패턴(11)은 제1 단부(11a), 및 상기 제1 단부와 연결되는 제2 단부(11b)를 포함한다. 제1 코일 패턴(11)은 복수의 도체 패턴을 포함하며, 상기 도체 패턴은 서로 연속적으로 형성되어서, 제1 단부로부터 제2 단부까지 전기적으로 연결된다.

마찬가지로, 제2 코일 패턴(12)은 제3 단부(12a), 및 상기 제3 단부와 연결되는 제4 단부(12b)를 포함한다. 제2 코일 패턴(12)은 복수의 도체 패턴을 포함하며, 상기 도체 패턴은 서로 연속적으로 형성되어서, 제3 단부로부터 제4 단부까지 전기적으로 연결된다.

제1 코일 패턴(11)과 제2 코일 패턴(12)은 상이한 인덕턴스 값과 상이한 단위 길이 당 직류 저항 값을 가진다.

구체적으로 제1 코일 패턴(11)은 제2 코일 패턴에 비해 인덕턴스 값이 크고, 단위 길이 당 직류 저항 값이 크다. 반면, 제2 코일 패턴(12)은 제1 코일 패턴에 비해 인덕턴스 값이 작고, 단위 길이 당 직류 저항 값이 작다.

인덕턴스 값과 단위 길이 당 직류 저항 값을 상이하게 하는 방법은 특별히 한정되지 않으며, 예를 들어, 인덕턴스 값을 증가시키기 위하여, 제1 코일 패턴 내 복수의 도체 패턴의 폭을 줄여서, 도체 패턴의 권취 횟수를 증가시킬 수 있고, 단위 길이 당 직류 저항 값을 감소시키기 위하여, 제2 코일 패턴의 두께를 증가시킬 수 있다.

또한, 제1 코일 패턴(11)의 단위 길이 당 직류 저항 값에 비하여 제2 코일 패턴(12)의 단위 길이 당 직류 저항 값이 작은 것과 동시에, 제1 코일 패턴의 Irms 에 비하여 제2 코일 패턴의 Irms 가 더 크다. 이는, 본 개시의 일 예에 따른 인덕터(100)를 칩 형상으로 구성할 때, 제1 코일 패턴에 비하여 제2 코일 패턴에 더 큰 전류가 흐르도록 회로를 구성하는 것과 연관된다. 예를 들어, 상대적으로 큰 값의 전류가 필요하지 않은 대기 모드인 경우, 제1 코일 패턴으로 전류가 흐르도록 회로를 구성하며, 상대적으로 큰 값의 전류가 필요한 활성 모드인 경우, 제2 코일 패턴으로 전류가 흐르도록 회로를 구성할 수 있다.

일반적으로, 저전류 구간에서는 AC loss(이하, P_ACR 라고 함)가 큰 비중을 차지하는 반면, 고전류 구간에서는 DC loss (이하, P_DCR라고 함)가 큰 비중을 차지한다. 그래서, 저전류 구간으로부터 고전류 구간에 이르는 전체 전류 구간에서 인덕터의 손실을 저감하기 위해서는, 저전류 구간에서P_ACR 를 저감하는 것에 비중을 두고, 고전류 구간에서는P_DCR 를 저감하는 것에 비중을 두는 것이 효과적이다. 한편, P_ACR 을 저감하기 위해서는 인덕턴스 값을 증가시키는 것이 중요하고, P_DCR 을 저감하기 위해서는 직류 저항 값을 저감시키는 것이 중요하다. 그런데, 본 개시의 일 예에 따른 인덕터(100)는 하나의 칩 내에 인덕턴스 값이 상대적으로 큰 제1 코일 패턴(11)과, 직류 저항 값이 상대적으로 작은 제2 코일 패턴(12)을 포함하므로, 저전류 구간에서는 인덕턴스 값이 큰 제1 코일 패턴(11)을 작동하도록 하고, 고전류 구간에서는 직류 저항 값이 작은 제2 코일 패턴(12)을 작동하도록 하여서 전 구간에서 인덕터의 손실을 저감시킬 수가 있는 것이다.

이 경우, 저전류와 고전류는 상대적인 의미인데, 예를 들어, 저전류는 인덕터를 포함하는 전자부품의 대기 모드에서 작동하는 수준의 전류값을 의미하고, 고전류는 이러한 대기 모드에서 벗어나 인덕터를 포함하는 전자부품의 활성 모드에서 작동하는 수준의 전류값을 의미할 수 있다. 또는, 저전류는 인덕터의 P_ACR 과 인덕터의 P_DCR 이 동일해지는 특정 전류(Ic)값 보다 더 작은 전류값을 의미하고, 고전류는 특정 전류 값(Ic)과 동일하거나 더 큰 전류값을 의미할 수 있다.

한편, 상기 제1 코일 패턴(11)의 제1 단부(11a)는 바디의 제1 면으로 인출되어, 바디의 제1 면에 배치되는 제1 인출 단자와 연결된다. 제1 인출 단자는 바디의 제1 면을 덮으며, 그에 인접하는 바디의 상면, 하면, 제3 면, 및 제4 면 중 하나 이상으로 연장될 수 있다.

상기 제2 코일 패턴(12)의 제3 단부(12a)는 바디의 제2 면으로 인출되어, 바디의 제2 면에 배치되는 제2 인출 단자와 연결된다. 제2 인출 단자는 바디의 제2 면을 덮으며, 그에 인접하는 바디의 상면, 하면, 제3 면, 및 제4 면 중 하나 이상으로 연장될 수 있다.

또한, 바디의 길이 방향으로 마주하는 제1 면과 제2 면 상에 각각 배치되는 제1 인출 단자(21) 및 제2 인출 단자(22)의 사이에 공통 인출 단자(23)가 배치된다. 상기 공통 인출 단자(23)의 일 단부는 제1 코일 패턴의 제2 단부(11b)와 연결되고, 타 단부는 제2 코일 패턴의 제4 단부(12b)와 전기적으로 연결된다. 상기 공통 인출 단자는 바디의 폭 방향으로 서로 마주하는 제3 면과 제4 면 상에 배치되고, 바디의 제3 면, 상면, 및 제4 면을 따라 연장되거나, 바디의 제3 면, 하면, 및 제4 면을 따라 연장될 수 있다. 공통 인출 단자는, 예를 들어, 대략적으로 “ㄷ” 자 형상을 가질 수 있다.

상기 제1 인출 단자, 상기 제2 인출 단자, 및 공통 인출 단자는 전기 전도성이 우수한 물질을 포함하고, 전도성 수지층과 전도성 수지층 상에 형성된 도체층을 더 포함할 수 있다. 전도성 수지층은 페이스트 인쇄 등으로 형성될 수 있고, 구리(Cu), 니켈(Ni), 및 은(Ag)으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속과 열경화성 수지를 포함할 수 있다. 도체층은 니켈(Ni), 구리(Cu), 및 주석(Sn)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있고, 예를 들어, 니켈(Ni)층과 주석(Sn)층이 순차로 도금에 의해 형성될 수 있다.

도5 는 도1 의 인덕터를 포함하는 개략적인 등가 회로도이다.

도5 의 P1 구역이 본 개시의 일 예에 따른 인덕터의 등가 회로도이다.

도5 의 P1 구역을 참고하면, 제1 인출 단자를 통해 입력되는 전류(I1)는 공통 인출 단자를 통해 출력되고, 제2 인출 단자를 통해 입력되는 전류(I2)는 공통 인출 단자를 통해 출력된다. 제1 인출 단자와 제2 인출 단자가 입력용 인출 단자이고, 공통 인출 단자가 출력용 인출 단자인 것이다. 상기 공통 인출 단자가 제1 인출 단자를 통해 입력되는 전류(I1) 또는 제2 인출 단자를 통해 입력되는 전류(I2)를 선택적으로 출력하도록 형성되는 공통 출력 단자이다. 이 경우, 제1 인출 단자를 통해 입력되는 전류(I1)와 제2 인출 단자를 통해 입력되는 전류(I2)는 선택적으로 입력된다. 그 결과, 공통 인출 단자를 통해 출력되는 전류는 전류(I1) 또는 전류(I2)이고, 양 전류(I1, I2)는 서로 독립적으로 작동한다.

제1 인출 단자를 통해 입력되어 제1 코일 패턴을 통해 공통 인출 단자로 출력되는 전류(I1)는 저전류이고, 제2 인출 단자를 통해 입력되어 제2 코일 패턴을 통해 공통 인출 단자로 출력되는 전류(I2)는 고전류이다.

도면 상에 도시하지는 않았으나, 제1 코일 패턴은 복수 개의 코일 패턴이 서로 직렬로 연결되는 구조를 가질 수 있다. 제1 코일 패턴은 복수 개의 코일이 직렬로 연결된 구조로 변형되어서, 단일 개의 코일에 비하여 증가된 인덕턴스 값을 가지도록 변형될 수 있다. 그 결과, 제1 인출 단자를 통해 입력되어, 공통 인출 단자를 통해 출력되는 저전류(I1) 구간의 인덕터 손실을 보다 저감시킬 수가 있다.

도8은 도6 의 인덕터를 Ⅳ-Ⅳ' 선을 따라 절단한 단면도이다.

참고로, 도6 의 Ⅲ-Ⅲ'선과 Ⅳ-Ⅳ'선은 실질적으로 동일한 방향의 절단선을 의미한다.

도8 을 참조하면, 제2 코일 패턴(12 ')은 코일 패턴을 성장시킬 때, 폭방향의 코일 패턴의 성장 속도에 비하여 두께 방향의 코일 패턴의 성장 속도를 더 크게 하여, 두께 방향으로 성장된 코일 패턴을 보다 발달시킨 코일 패턴이다. 다시 말해, 제2 코일 패턴(12 ') 은 이방 도금 방식을 사용하여 형성한 코일 패턴일 수 있다.

도8 의 제2 코일 패턴(12 ')은 폭방향의 코일 패턴 성장 속도와 두께 방향의 코일 패턴 성장 속도가 서로 동일한 등방 도금 방식을 사용하여 형성된 코일 패턴에 비하여 더 두꺼운 코일 패턴을 가지므로, 단위 길이 당 직류 저항값을 저감시킬 수 있다. 그 결과, 제2 인출 단자를 통해 입력되어, 공통 인출 단자를 통해 출력되는 고전류(I2) 구간의 인덕터 손실을 보다 저감시킬 수 있다.

도6 은 도1 의 인덕터의 일 변형예에 따른 개략적인 사시도이고. 도7 은 도6 의 Ⅲ-Ⅲ' 선을 따라 절단한 단면도이다.

도6 및 도7 을 참조하면, 제1 코일 패턴 또는 제2 코일 패턴의 적어도 일면 상에 지지 부재가 더 배치될 수 있다. 도6 및 도7 은 지지 부재가 제1 및 제2 코일 패턴의 사이에 배치되는 것을 도시하고 있으나, 이에 한정되는 것은 아니며, 예를 들어, 제2 코일 패턴(12)의 하부에 지지 부재가 배치될 수도 있다.

제1 코일 패턴(11)과 제2 코일 패턴(12)은 지지 부재(3)를 관통하는 제1 비아(31) 를 통해 서로 연결될 수 있다. 지지 부재(3)는 제1 및 제2 코일 패턴을 보다 박형으로 형성하고, 보다 용이하게 형성하기 위한 것으로, 절연 수지로 이루어진 절연 기재일 수 있다. 이 때, 절연 수지로는 에폭시 수지와 같은 열경화성 수지, 폴리이미르와 같은 열가소성 수지, 또한 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(preprag), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 수지, PID(Photo Imageable Dielectric) 수지 등이 사용될 수 있는데, 지지 부재 내에 유리 섬유가 포함되는 경우 강성이 우수할 수 있다. 또는, 지지 부재(3)는 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판, 금속 연자성 기판 등이 사용될 수 있다.

지지 부재의 일면 상에는 제1 코일 패턴이 배치되는데, 이 경우, 제1 코일 패턴은 통상적인 도금법으로 형성된 도금 패턴일 수 있으나, 이에 한정되는 것이 아니다. 제1 코일 패턴(11)은 지지 부재의 일면에 배치된 제1 시드층(11c)과 제1 시드층 상에 형성되는 제1 도금층(11d)으로 구성될 수 있다. 제1 시드층(11c)은 복수의 층으로 구성될 수 있으며, 예를 들어, 티타늄(Ti), 티타늄-텅스텐(Ti-W), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 및 니켈(Ni)-크롬(Cr) 중 하나 이상을 포함하는 제1 접착층 상에 배치되며 제1 도금층과 동일한 재료, 예를 들면, 구리(Cu)를 포함할 수 있다. 제1 도금층(11d)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 또는 이들의 합금 등을 포함할 수 있다.

다음, 지지 부재의 타면 상에는 지지 부재의 제1 비아와 연결되며, 상기 제1 비아로부터 인출되는 공통 인출 단자가 배치된다.

본 개시의 일 예에 따른 인덕터의 공통 인출 단자는 제1 비아로부터 인출되므로 인덕터 내 공간 활용이 최적으로 이루어진 것이며, 그 결과 인덕터의 소형화를 가능케 할 수 있다.

도7 을 참조하면, 공통 인출 단자가 배치되는 평면과 동일한 평면의 공간(Q1)에는 자성 물질이 충진될 수 있다. 상기 공통 인출 단자의 하부에는 상기 공통 인출 단자와 연결되는 일 단부를 가지는 제2 코일 패턴이 배치될 수 있다.

다음, 도8 은 도6 의 인덕터를 Ⅳ-Ⅳ' 선을 따라 절단한 단면도이다.

도8 을 참조하면, 제2 코일 패턴(12 ')은 코일 패턴을 성장시킬 때, 폭방향의 코일 패턴의 성장 속도에 비하여 두께 방향의 코일 패턴의 성장 속도를 더 크게 하여, 두께 방향으로 성장된 코일 패턴을 보다 발달시킨 코일 패턴이다.

다시 말해, 제2 코일 패턴(12 ') 은 이방 도금 방식을 사용하여 형성한 코일 패턴일 수 있다.

다음, 도9 는 도1 의 인덕터의 변형된 또 다른 일 개시를 나타내는 개략적인 사시도이고, 도10 은 도9 의 인덕터의 개략적인 분해 사시도이며, 도11 과 도12 는 각각 도9 의 Ⅴ-Ⅴ'및 Ⅵ-Ⅵ' 선을 따라 절단한 개략적인 단면도이다.

도9 내지 도11 의 인덕터는 제2 코일 패턴(12)을 포함하는데, 제2 코일 패턴(12)은 제2a 코일 패턴(121)과 제2b 코일 패턴(122)의 적어도 2개의 코일 패턴을 포함한다. 제2a 코일 패턴과 제2b 코일 패턴은 제 2 코일 패턴을 흐르는 전류(I2)가 병렬이 될 수 있도록 병렬적으로 배치된다. 제2a 코일 패턴과 제2b 코일 패턴이 서로 병렬적으로 연결되므로 제2 코일 패턴(12)의 단위 길이당 직류 저항 값은 제2a 코일 패턴 또는 제2b 코일 패턴과 동일한 1개의 코일 패턴이 단일한 경우의 단위 길이당 직류 저항 값 보다 감소될 수 있다.

제2a 코일 패턴의 하면은 상기 제2b 코일 패턴의 상면과 서로 마주하도록 배치될 수 있다.

상기 제2a 코일 패턴은 도7 의 공간(Q1) 내에 배치되며, 이는 공통 인출 단자와 동일한 평면 내에 배치되는 것이다. 한편, 상기 제2b 코일 패턴은 공통 인출 단자가 배치되는 평면보다 하부에 배치된다. 도 11 및 도 12를 참조하면, 상기 제2a 코일 패턴(121)의 일 단부는 공통 인출 단자(도 12에서 우측으로 연장된 부분)와 함께 지지 부재(미도시)의 일면(예: 상면) 상에 배치되고, 상기 제2b 코일 패턴(122)의 일 단부는 제2 인출 단자(도 11에서 좌측으로 연장된 부분)와 함께 지지 부재(미도시)의 타면(예: 하면) 상에 배치된다.

제2a 코일 패턴 또는 제2b 코일 패턴의 적어도 일면 상에 선택적으로 지지 부재(미도시)가 더 배치될 수 있다.

예를 들어, 상기 제2a 코일 패턴과 상기 제2b 코일 패턴 사이에 선택적으로 지지 부재가 더 배치되거나, 혹은, 제2b 코일 패턴의 하면에 선택적으로 지지 부재가 더 배치될 수 있다.

제2a 코일 패턴과 제2b 코일 패턴 사이에 지지 부재가 배치되지 않는 경우에는 제2a 코일 패턴과 제2b 코일 패턴의 사이에 자성 물질이 충진되는 구조를 가질 수 있다.

제1 코일 패턴, 제2a 코일 패턴, 및 상기 제2b 코일 패턴 각각에서는, 그 코일 패턴 내 포함되는 복수의 도체 패턴의 두께가 서로 동일할 수 있다. 그래서, 제1 코일 패턴의 두께는 제2 코일 패턴의 두께보다 얇고, 더 구체적으로, 제2 코일 패턴 두께의 1/2배의 두께를 가진다.

한편, 제2a 코일 패턴과 제2b 코일 패턴은 제2 비아(131)와 제3 비아 (132)의 조합을 통해 서로 연결된다. 제2 및 제3 비아(131, 132)는 각각 복수 개의 비아홀 내에 전도성 물질을 채운 구조를 가진다.

제2 및 제3 비아 내 각각에 포함되는 복수 개의 비아 홀의 수는 인가되는 전류의 값 등을 고려하여 적절히 선택될 수 있고, 제2a 코일 패턴을 이루는 복수 개의 도체 패턴이 권취되는 횟수와 동일할 수도 있고, 복수 개의 도체 패턴이 권취되는 횟수보다 많거나 적어서, 그 권취되는 횟수와 상이할 수도 있는 등 비아 내 복수 개의 비아 홀의 수는 특별히 제한되지 않는다.

예를 들어, 제2 비아 내 포함되는 복수 개의 비아 홀의 수는 제2a 코일 패턴을 이루는 복수 개의 도체 패턴이 권취되는 횟수와 동일하고, 제3 비아 내 포함되는 복수 개의 비아 홀의 수는 제2a 코일 패턴을 이루는 복수 개의 도체 패턴이 권취되는 횟수보다 작을 수 있으나, 이에 한정되는 것은 아니다.

또한, 제2 및 제3 비아(131, 132)는 제2b 코일 패턴 상면 상에 서로 이격되도록 배치된다.

제1 인출 단자로부터 입력되는 저전류(I1) 는 제1 코일 패턴의 제1 단부와 제2 단부 사이를 흐르는 반면, 제2 인출 단자로부터 입력되는 고전류(I2)는 제2b 코일 패턴의 제3 단부를 통해 들어오고, 제2a 코일 패턴의 제4 단부를 통해 나가며, 이 경우, 상기 고전류(I2)는 제2a 및 제2b 코일 패턴의 사이에 배치되는 제2 및 제3 비아를 모두 거치면서, 병렬의 전류 흐름을 형성한다.

다음, 도13 은 도9 의 인덕터의 일 변형예에 따른 개략적인 분해 사시도인데, 도10 과 대비할 때, 제3 비아(132) 내 포함되는 비아홀의 개수가 상이하다. 제3 비아(132) 내 포함되는 비아홀의 개수가 1 개 더 추가된 것인데, 그에 따라 제3 비아 내 비아홀과 연결되는 제2 코일 패턴의 도체 패턴도 추가될 수 있음은 물론이다.

이상에서 본 개시의 실시예에 대하여 상세하게 설명하였지만, 상기 설명된 실시예에만 한정되는 것은 아니고, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.

100: 인덕터
1: 바디
11: 제1 코일 패턴
11a, 11b: 제1 단부, 제2 단부
12: 제2 코일 패턴
12a, 12b: 제3 단부, 제4 단부
21, 22: 제1 인출 단자, 제2 인출 단자
23: 공통 인출 단자
3: 지지 부재
31: 제1 비아
131, 132: 제2 비아, 제3 비아

Claims

적어도 일부분이 평면적으로 한바퀴 초과하여 권취되고, 제1 단부, 및 상기 제1 단부와 연결되는 제2 단부를 포함하는 제1 코일 패턴;
적어도 일부분이 평면적으로 한바퀴 초과하여 권취되고, 제3 단부, 및 상기 제3 단부와 연결되는 제4 단부를 포함하는 제2 코일 패턴;
상기 제1 코일 패턴의 상기 제1 단부와 연결되는 제1 인출 단자;
상기 제2 코일패턴의 상기 제3 단부와 연결되는 제2 인출 단자;
상기 제1 및 제2 코일 패턴을 넘어가면서 상기 제1 코일 패턴의 제2 단부, 및 상기 제2 코일 패턴의 제4 단부에 모두 연결되는 공통 인출 단자; 및
상기 제1 및 제2 코일 패턴의 사이에 배치된 지지 부재; 를 포함하고,
상기 공통 인출 단자는 상기 지지 부재를 관통하여 상기 제1 및 제2 코일 패턴에 연결되며,
상기 제1 코일 패턴의 인덕턴스 값은 상기 제2 코일 패턴의 인덕턴스 값 보다 크고,
상기 제1 코일 패턴의 단위 길이당 직류 저항 값은 상기 제2 코일 패턴의 단위 길이당 직류 저항 값보다 큰,
인덕터.
제1항에 있어서,
상기 제1 및 제2 코일 패턴은 자성 물질을 포함하는 바디 내에 매설되고,
상기 제1 및 제2 인출 단자는 상기 바디의 제1 및 제2 면에 각각 배치되고,
상기 공통 인출 단자는 상기 바디의 제3 면에 배치되는,
인덕터.
제1항에 있어서,
상기 제1 및 제2 코일 패턴은 자성 물질을 포함하는 바디 내에 매설되고,
상기 제1 코일 패턴과 상기 제2 코일 패턴은 제1 비아를 통해 서로 연결되며, 상기 제1 비아는 제1 코일 패턴의 제2 단부 및 제2 코일 패턴의 제4 단부를 서로 연결하고,
상기 공통 인출 단자는 상기 제1 비아로부터 인출되는,
인덕터.
삭제
제1항에 있어서,
상기 지지 부재는 상기 제1 및 제2 코일 패턴이 둘러싸는 공간을 둘러싸는,
인덕터.
제1항에 있어서,
상기 공통 인출 단자는 상기 제1 및 제2 코일 패턴의 사이를 가로질러 상기 제1 및 제2 코일 패턴에 연결되는,
인덕터.
제1항에 있어서,
상기 제1 코일 패턴이 권취되는 횟수는 상기 제2 코일 패턴이 권취되는 횟수보다 많고,
상기 제1 코일 패턴 내 복수의 제1 도체 패턴의 폭은 상기 제2 코일 패턴 내 복수의 제2 도체 패턴의 폭보다 작은,
인덕터.
제1항에 있어서,
상기 제1 코일 패턴 내 복수의 제1 도체 패턴의 폭은 상기 제2 코일 패턴 내 복수의 제2 도체 패턴의 폭보다 작고,
상기 제1 코일 패턴의 두께는 상기 제2 코일 패턴의 두께보다 작은,
인덕터.
적어도 일부분이 평면적으로 한바퀴 초과하여 권취되고, 제1 단부, 및 상기 제1 단부와 연결되는 제2 단부를 포함하는 제1 코일 패턴;
적어도 일부분이 평면적으로 한바퀴 초과하여 권취되고, 제3 단부, 및 상기 제3 단부와 연결되는 제4 단부를 포함하는 제2 코일 패턴;
상기 제1 코일 패턴의 상기 제1 단부와 연결되는 제1 인출 단자;
상기 제2 코일패턴의 상기 제3 단부와 연결되는 제2 인출 단자; 및
상기 제1 및 제2 코일 패턴을 넘어가면서 상기 제1 코일 패턴의 제2 단부, 및 상기 제2 코일 패턴의 제4 단부에 모두 연결되는 공통 인출 단자; 를 포함하고,
상기 제1 코일 패턴의 인덕턴스 값은 상기 제2 코일 패턴의 인덕턴스 값 보다 크고,
상기 제1 코일 패턴의 단위 길이당 직류 저항 값은 상기 제2 코일 패턴의 단위 길이당 직류 저항 값보다 크며,
상기 제2 코일 패턴은 제2a 코일 패턴과 제2b 코일 패턴의 적어도 2개의 코일 패턴을 포함하고,
상기 제2a 코일 패턴과 상기 제2b 코일 패턴은 병렬로 연결되는,
인덕터.
제9항에 있어서,
상기 제2a 코일 패턴과 상기 제2b 코일 패턴 내 복수의 도체 패턴의 권취 수는 각각 동일한,
인덕터.
제9항에 있어서,
상기 제1 코일 패턴, 상기 제2a 코일 패턴, 및 상기 제2b 코일 패턴의 두께는 각각 동일한,
인덕터.
제9항에 있어서,
상기 제2a 코일 패턴과 상기 제2b 코일 패턴은 제2 비아와 제3 비아를 통해 서로 연결되고, 상기 제2 및 제3 비아는 각각 복수 개의 비아 홀 내에 전도성 물질을 채운 구조를 가지는,
인덕터.
제12항에 있어서,
상기 제2 및 제3 비아는 제2b 코일 패턴의 상면 상에서 서로 이격되도록 배치되고, 상기 제2 및 제3 비아 전극 내 포함되는 각각의 비아 홀은 제2b 코일 패턴을 이루는 복수 개의 도체 패턴의 상면과 각각 연결되는,
인덕터.
제12항에 있어서,
상기 제2 비아 내 포함되는 복수 개의 비아 홀의 수는 제2a 코일 패턴을 이루는 복수 개의 도체 패턴이 권취되는 횟수와 동일하고,
상기 제3 비아 내 포함되는 복수 개의 비아 홀의 수는 제2a 코일 패턴을 이루는 복수 개의 도체 패턴이 권취되는 횟수 이하인,
인덕터.
제9항에 있어서,
상기 제2a 및 제2b 코일 패턴 사이에 지지 부재가 더 배치되고,
상기 제2a 코일 패턴의 일 단부는 공통 인출 단자와 함께 상기 지지 부재의 일면 상에 배치되고, 상기 제2b 코일 패턴의 일 단부는 제2 인출단자와 함께 상기 지지 부재의 타면 상에 배치되는,
인덕터.