KR102590453B1 - 2차 스위치드 커패시터 필터 - Google Patents

2차 스위치드 커패시터 필터 Download PDF

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Abstract

스위치드 커패시터 저역 통과 필터는 복수의 스위치드 커패시터 및 복수의 저항을 포함한다. 저항은 필터의 롤오프 (roll-off)의 기울기를 증가시키고, 코너를 가로지르는 DC 이득 편차를 줄이며, 코너의 주파수 변동을 최소화한다. 일부 실시 예에서, 스위치드 커패시터 필터를 제어하는데 사용되는 클록 신호는 필터의 주파수 응답을 향상시키기 위해 50%와 다른 듀티 사이클을 갖는다.

Description

2차 스위치드 커패시터 필터{SECOND ORDER SWITCHED CAPACITOR FILTER}
본 발명의 실시 예에 따른 하나 이상의 양태들은 필터들에 관한 것으로, 보다 상세하게는 개선된 스위치드 커패시터 필터에 관한 것이다.
저항 대신에 스위치드 커패시터를 이용하는 필터는 커패시터가 저항에 비해 프로세서 변화, 온도 변화 및 전원 변동에 대해 줄어든 민감도와 같은 특정 장점을 갖는 시스템에서 사용될 수 있다. 그러나 스위치드 커패시터 필터에서의 롤오프(roll-off)가 샘플 및 홀드 프로세스에 의해 제한되어 필터 성능이 저하될 수 있습니다.
따라서, 개선된 주파수 응답을 갖는 스위치드 커패시터 필터가 필요하다.
본 발명이 이루고자 하는 기술적 과제는 개선된 주파수 응답을 갖는 스위치드 커패시터 필터를 제공함에 있다.
본 발명의 실시 예의 양태들은 스위치드 커패시터 저역 통과 필터에 관한 것이다. 필터는 복수의 스위치드 커패시터 및 복수의 저항을 포함한다. 저항은 필터의 롤오프 (roll-off)의 기울기를 증가시키고, 코너를 가로 지르는 DC 이득 편차를 줄이며, 코너 주파수 변동을 최소화한다. 일부 실시 예에서, 스위치드 커패시터 필터를 제어하는데 사용되는 클록 신호는 필터의 주파수 응답을 향상시키기 위해 50%와 다른 듀티 사이클을 갖는다.
본 발명의 일 실시 예에 따른 필터 회로는 반전 입력 및 출력을 포함하는 연산 증폭기, 상기 반전 입력과 상기 출력 사이에 병렬로 연결되고, 입력 노드를 갖는 제1 피드백 경로 및 제2 피드백 경로를 포함하는 피드백 네트워크, 및 상기 입력 노드에 연결된 직렬 경로 및 상기 입력 노드와 제1 기준 전압 사이에 연결된 분로(shunt path)를 포함하는 입력 네트워크를 포함하고, 상기 제1 피드백 경로는 제1 스위치드 커패시터와 제1 저항의 제1 직렬 조합을 포함하고, 상기 제1 직렬 조합은 상기 출력 및 상기 입력 노드에 연결되고, 상기 제1 스위치드 커패시터는 제1 단자, 제2 단자 및 클록 신호에 대한 클록 입력을 포함하고, 상기 제1 스위치드 커패시터는, 제2 기준 전압에 연결된 기준 단자 및 스위치드 단자를 포함하는 커패시터, 상기 제1 단자와 상기 스위치드 단자 사이에 연결되고, 상기 클록 신호가 제1 값일 때 도통되고 상기 클록 신호가 제2 값일 때 도통되지 않도록 구성된 제1 스위치, 및 상기 제2 단자와 상기 스위치드 단자 사이에 연결되고, 상기 클록 신호가 상기 제1 값일 때 때 도통되지 않고, 상기 클록 신호가 상기 제2 값일 때 도통되도록 구성된 제2 스위치를 포함한다.
일 실시 예에서, 상기 분로는 제2 저항과 제1 커패시터의 제2 직렬 조합을 포함한다.
일 실시 예에서, 상기 클록 신호를 생성하도록 구성된 클록을 더 포함하고, 상기 클록 신호는 시간의 제1 부분을 상기 제1 값으로 가지고 상기 시간의 나머지 부분을 상기 제2 값으로 가지며, 상기 제1 부분은 상기 시간의 60% 내지 95%이다.
일 실시 예에서, 상기 제1 피드백 경로는 상기 입력 노드 및 상기 반전 입력에 연결된 제2 스위치드 커패시터를 더 포함하고, 상기 제2 스위치드 커패시터는 제1 단자, 제2 단자 및 상기 클록 신호에 대한 클록 입력을 포함하고, 상기 제2 스위치드 커패시터는, 제 3 기준 전압에 연결된 기준 단자 및 스위치드 단자를 포함하는 커패시터, 상기 제1 단자와 상기 스위치드 단자 사이에 연결되고, 상기 클록 신호가 상기 제1 값일 때 때 도통되고 상기 클록 신호가 상기 제2 값일 때 도통되지 않도록 구성된 제 1 스위치, 및 상기 제2 단자와 상기 스위치드 단자 사이에 연결되고, 상기 클록 신호가 상기 제1 값일 때 도통되지 않고 상기 클록 신호가 상기 제2 값일 때 도통되도록 구성된 제 2 스위치를 포함하고, 상기 제2 피드백 경로는 제2 커패시터를 포함한다.
일 실시 예에서, 상기 직렬 경로는 제3 저항 및 제3 스위치드 커패시터의 제3 직렬 조합을 포함하고, 상기 제3 스위치드 커패시터는 제1 단자, 제2 단자 및 상기 클록 신호에 대한 클록 입력을 포함하고, 상기 제3 스위치드 커패시터는, 제4 기준 전압에 연결된 기준 단자 및 스위치드 단자를 포함하는 커패시터, 상기 제1 단자와 상기 스위치드 단자 사이에 연결되고, 상기 클록 신호가 상기 제1 값일 때 도통되고, 상기 클록 신호가 상기 제2 값일 때 도통되지 않도록 구성된 제1 스위치, 및 상기 제2 단자와 상기 스위치드 단자 사이에 연결되고, 상기 클록 신호가 상기 제 1 값일 때 도통되지 않고, 상기 클록 신호가 상기 제2 값일 때 도통되도록 구성된 제2 스위치를 포함한다.
일 실시 예에서, 클록 주파수에서 클록 신호를 생성하도록 구성된 클록을 더 포함하고, 상기 제3 저항의 값과 상기 제3 스위치드 커패시터의 커패시터의 값의 곱의 역수는 1/2 클록 주파수 내지 클록 주파수의 2배이다.
일 실시 예에서, 상기 제1 저항의 값과 상기 제1 스위치드 커패시터의 커패시터 값의 곱은, 상기 제3 저항의 값과 상기 제3 스위치드 커패시터의 커패시터 값의 곱의 1/2과 상기 제3 저항의 값과 상기 제3 스위치드 커패시터의 커패시터 값의 곱의 2배 사이이다.
일 실시 예에서, 상기 분로는 제2 저항과 제1 커패시터의 제 2 직렬 조합을 포함한다.
일 실시 예에서, 상기 제2 저항의 값과 상기 제1 커패시터의 값의 곱은, 상기 제1 저항의 값과 상기 제1 스위치드 커패시터의 커패시터 값의 곱의 1/2과 상기 제1 저항의 값과 상기 제1 스위치드 커패시터의 커패시터 값의 곱의 2배 사이이다.
일 실시 예에서, 상기 클록 신호는 시간의 제1 부분을 상기 제1 값으로 가지고 상기 시간의 나머지 부분을 상기 제2 값으로 가지며, 상기 제1 부분은 상기 시간의 60% 내지 95%이다.
일 실시 예에서, 상기 클록 신호는 시간의 제 1 부분을 상기 제1 값으로 가지고 상기 시간의 나머지 부분을 상기 제2 값으로 가지며, 상기 제1 부분은 상기 시간의 60% 내지 95%이다.
일 실시 예에서, 상기 클록 신호는 상기 시간의 제1 부분을 상기 제1 값으로 가지고 상기 시간의 나머지 부분을 상기 제2 값으로 가지며, 상기 제1 부분은 상기 시간의 60% 내지 95%이다.
일 실시 예에서, 상기 분로는 제2 저항과 제1 커패시터의 제2 직렬 조합을 포함한다.
일 실시 예에서, 상기 클록 신호를 생성하도록 구성된 클록을 더 포함하고, 상기 클록 신호는 시간의 제1 부분을 상기 제1 값으로 가지고 상기 시간의 나머지 부분을 상기 제2 값으로 가지며, 상기 제1 부분은 상기 시간의 60% 내지 95%이다.
일 실시 예에서, 상기 제1 기준 전압, 상기 제2 전압 기준 및 상기 제4 기준 전압은 접지이다.
본 발명의 일 실시 예에 따른 필터 회로는 반전 입력 및 출력을 포함하는 연산 증폭기, 상기 반전 입력과 상기 출력 사이에 병렬로 연결되고, 입력 노드를 갖는 제1 피드백 경로 및 제2 피드백 경로를 포함하는 피드백 네트워크, 및 상기 입력 노드에 연결된 직렬 경로 및 상기 입력 노드와 제1 기준 전압 사이에 연결된 분로(shunt path)를 포함하는 입력 네트워크를 포함하고, 상기 직렬 경로는 제3 저항과 제3 스위치드 커패시터의 제3 직렬 조합을 포함하고, 상기 제3 스위치드 커패시터는 제1 단자, 제2 단자 및 클록 신호에 대한 클록 입력을 포함하고, 상기 제3 스위치드 커패시터는, 제2 기준 전압에 연결된 기준 단자 및 스위치드 단자를 포함하는 커패시터, 상기 제1 단자와 상기 스위치드 단자 사이에 연결되고, 상기 클록 신호가 제1 값일 때 도통되고 상기 클록 신호가 제2 값일 때 도통되지 않도록 구성된 제1 스위치, 및 상기 제2 단자와 상기 스위치드 단자 사이에 연결되고, 상기 클록 신호가 상기 제1 값일 때 때 도통되지 않고, 상기 클록 신호가 상기 제2 값일 때 도통되도록 구성된 제2 스위치를 포함한다.
일 실시 예에서, 상기 클록 신호를 생성하도록 구성된 클록을 더 포함하고, 상기 클록 신호는 시간의 제1 부분을 상기 제1 값으로 가지고 상기 시간의 나머지 부분을 상기 제2 값으로 가지며, 상기 제1 부분은 상기 시간의 60% 내지 95%이다.
일 실시 예에서, 상기 클록 신호는 클록 주파수를 가지며, 상기 제3 저항의 값과 상기 제3 스위치드 커패시터의 커패시터 값의 곱의 역수는 상기 클록 주파수의 1/2과 상기 클록 주파수의 2배 사이이다.
일 실시 예에서, 상기 분로는 제2 저항과 제1 커패시터의 제2 직렬 조합을 포함한다.
본 발명의 일 실시 예에 따른 필터 회로는 반전 입력 및 출력을 포함하는 연산 증폭기, 상기 반전 입력과 상기 출력 사이에 병렬로 연결되고, 입력 노드를 갖는 제1 피드백 경로 및 제2 피드백 경로를 포함하는 피드백 네트워크, 상기 입력 노드에 연결된 직렬 경로 및 상기 입력 노드와 제1 기준 전압 사이에 연결된 분로(shunt path)를 포함하는 입력 네트워크, 및 시간의 제1 부분을 상기 제1 값으로 가지고 상기 시간의 나머지 부분을 상기 제2 값으로 가지는 클록 신호를 생성하도록 구성된 클록을 포함하고, 상기 제1 부분은 상기 시간의 60% 내지 95%이고, 상기 제1 피드백 경로는 상기 입력 노드 및 상기 반전 입력에 연결된 제2 스위치드 커패시터를 더 포함하고, 상기 제2 스위치드 커패시터는 제1 단자, 제2 단자 및 클록 신호에 대한 클록 입력을 포함하고, 상기 제2 스위치드 커패시터는, 제2 기준 전압에 연결된 기준 단자 및 스위치드 단자를 포함하는 커패시터, 상기 제1 단자와 상기 스위치드 단자 사이에 연결되고, 상기 클록 신호가 제1 값일 때 도통되고 상기 클록 신호가 제2 값일 때 도통되지 않도록 구성된 제1 스위치, 및 상기 제2 단자와 상기 스위치드 단자 사이에 연결되고, 상기 클록 신호가 상기 제1 값일 때 때 도통되지 않고, 상기 클록 신호가 상기 제2 값일 때 도통되도록 구성된 제2 스위치를 포함한다.
스위치드 커패시터 필터의 개선된 주파수 응답을 개선할 수 있다.
본 발명의 특징 및 다른 특징, 및 이점은 명세서, 청구 범위 및 첨부 도면을 참조하여 이해되고 평가될 것이다.
도 1은 2 차 필터의 개략도이다.
도 2a는 2 차 필터와 관련된 한 수식이다.
도 2b는 2 차 필터와 관련된 한 수식이다.
도 2c는 2 차 필터와 관련된 한 수식이다.
도 2 d는 2 차 필터와 관련된 한 수식이다.
도 3은 스위치드 커패시터의 개략도이다.
도 4는 2 차 스위치드 커패시터 필터의 개략도이다.
도 5는 sinc 함수의 그래프이다.
도 6은 본 발명의 일 실시 예에 따른 2 차 스위치드 커패시터 필터의 개략도이다.
도 7a는 구형파 및 구형파의 스펙트럼을 도시하는 한 쌍의 그래프이다.
도 7b는 구형파 및 구형파의 스펙트럼을 도시하는 한 쌍의 그래프이다.
도 7c는 구형파 및 구형파의 스펙트럼을 도시하는 한 쌍의 그래프이다.
도 7d는 구형파 및 구형파의 스펙트럼을 도시하는 한 쌍의 그래프이다.
도 8은 본 발명의 일 실시 예에 따른 필터 주파수 응답 그래프이다.
도 9는 본 발명의 일 실시 예에 따른 필터 주파수 응답 그래프이다.
도 10은 본 발명의 일 실시 예에 따른 필터 주파수 응답 그래프이다.
도 11은 본 발명의 일 실시 예에 따른 필터 주파수 응답 그래프이다.
첨부된 도면과 관련하여 이하에 설명될 상세한 설명은 본 발명에 따라 제공되는 2차 스위치드 커패시터 필터의 예시적인 실시 예에 대한 설명으로서 의도되며, 본 발명이 구성되거나 이용될 수 있는 유일한 형태를 나타내는 것은 아니다. 설명은 예시된 실시 예와 관련하여 본 발명의 특징을 설명한다. 그러나, 본 발명의 사상 및 범위 내에 포함되도록 의도된 다른 실시 예들에 의해 동일하거나 균등한 기능 및 구조가 달성될 수 있음을 이해해야 한다. 본 명세서에서 언급된 바와 같이, 동일한 도면 부호는 동일한 구성 요소 또는 특징을 나타내기 위한 것이다.
도 1을 참조하면, 종래의 2 차 필터는 연산 증폭기(opamp)(105), 2개의 커패시터 (C1, C2) 및 3개의 저항 (R1, R2, R3)을 포함할 수 있다. 이 필터의 전달 함수는 도 2b의 수식에 의해 주어진 코너 주파수(즉, 라디안/초의 각주파수), 도 2c의 수식에 의해 주어진 DC 이득, 및 도 2d의 수식에 의해 주어진 품질 인자와 함께 도 2a의 수식에 의해 주어질 수 있다.
R1, R2, R3, C1 및 C2의 값은 저항이 동일하거나 유사한 값을 가지고 커패시터가 동일하거나 유사한 값을 가지도록 선택되어 코너를 가로지르는 필터 특성의 변동을 최소화 할 수 있다 (예: 프로세스 코너).
스위치드 커패시터는 저항 대신에 사용될 수 있다. 도 3을 참조하면, 일부 실시 예들에서, 각각의 스위치드 커패시터는 기준 전압(예를 들어, 접지)에 연결된 기준 단자(305) 및 스위치드 단자(310)를 갖는 커패시터(C)를 포함한다. 제1 스위치(S1)는 제1 단자(320) 및 스위치드 단자(310)에 연결된다. 제2 스위치(S2)는 제2 단자(325) 및 스위치드 단자(310)에 연결된다. 스위치(S1, S2)는 한번에 하나만이 닫히도록 제어된다. 예를 들어, 2 개의 스위치(S1, S2)는 2상 클록의 반대 위상(Ф 및 Ф_b)에 의해 제어 될 수 있고, 이에 따라 각 1/2주기 동안 2개의 스위치(S1, S2) 중 하나는 열리고 다른 하나는 닫히게 된다. 클록의 각 위상은 50% 듀티 사이클을 갖는 구형파(315)일 수 있다. 소정의 전압차에 대해, 스위치드 커패시터의 제1 단자(320)에서의 제1 전압과 제2 단자(325)에서의 제2 전압 사이에서, 전압차와 동일한 전하와 커패시터(C)의 값(즉, 캐패시턴스)이 각각의 클록 사이클 동안 제1 단자(320)로부터 제2 단자(325)로 전달될 수 있다. 제1 단자 (320)로부터 제2 단자 (325)로 흐르는 평균 전류는 전압 강하에 비례하고, 소자는 평균적으로 저항처럼 작동할 수 있다. 따라서, 스위치드 커패시터는 도 3과 유사한 필터로 형성되어 도 1의 회로의 각 저항으로 대체될 수 있다.
각각의 스위치드 커패시터는, 예를 들어, 스위치(S1)가 열리는 시점에서 제1 단자(320)에서의 순시 전압을 저장하는 커패시터와 함께, 샘플 및 홀드 기능에 의해 특성화될 수 있다. 샘플 및 홀드 함수의 이송 함수는 예를 들어 도 5의 그래프에 도시된 바와 같은 sinc 함수일 수 있다. 도 5는 x의 함수로서 sinc(x)의 그래프이다. sinc 함수는 스위치드 커패시터를 사용하는 필터의 롤오프 특성을 저하시킬 수 있다.
도 6을 참조하면, 일부 실시 예들에서, 도 4의 회로는 3개의 저항(R1, R2, R3) 중 하나 이상을 포함함으로써 변경될 수 있다. 도 6의 회로는 반전 입력(611) (비반전 입력은 도시되지 않았거나, 내부적으로 접지에 연결됨) 및 필터의 출력(612)을 겸하는 출력(612)을 갖는 연산 증폭기(105)를 포함한다. 피드백 네트워크는 연산 증폭기 (105)의 출력 (612)과 연산 증폭기(105)의 반전 입력 (611) 사이에 연결되고, 입력 네트워크는 필터 입력(605) 및 피드백 네트워크의 입력 노드(610)에 연결된다. 연산 증폭기(105)의 출력(612)은 상술한 바와 같이 필터의 출력(612)이다.
피드백 네트워크는 제1 경로 및 제2 경로를 포함한다. 피드백 네트워크의 제1 경로는 (i) 출력(612)과 입력 노드(610) 사이에 연결된 제1 스위치드 커패시터(630) 및 제1 저항(R1)의 제1 직렬 조합, 및 (ii) 입력 노드(610)와 반전 입력(611) 사이에 연결된 제2 스위치드 커패시터(625)를 포함한다. 피드백 네트워크의 제2 경로는 제2 커패시터(C2)를 포함한다.
입력 네트워크는 (i) 입력 노드 (610)와 기준 전압(예를 들어, 접지)(622) 사이에 연결된 제2 저항(R2) 및 제1 커패시터(C1)의 제2 직렬 조합을 포함하는 분로(shunt path), 및 (ii) 필터 입력(605)과 입력 노드(610) 사이에 연결된 제3 저항(R3)과 제3 스위치드 커패시터(620)의 제3 직렬 결합을 포함하는 직렬 경로를 포함한다.
클록(640)은 스위치(S1 및 S2) 각각에 2개의 상보 클록 신호(Ф 및 Ф_b)를 제공할 수 있으므로, 항상 (전환 동안의 짧은 시간 간격을 제외하고) 각 스위치 짝(S1, S2) 중 하나의 스위치는 열려 있고 다른 하나는 닫혀 있다. 일부 실시 예에서, 클록(640)은 단일 신호를 생성하고 스위치(S1 및 S2)는 신호와 반대의 방식으로 응답하도록 구성된다 (예를 들어, 클록 신호가 하이일 때 S1은 닫혀 있고 S2는 열려 있고, 클록 신호가 로우일 때 S1은 열려 있고 S2는 닫혀 있음).
도시된 바와 같이 제3 저항(R3)을 추가함으로써 클록 주파수 근처에 고주파 폴(pole)이 추가 될 수 있다. 제3 저항(R3)과 제3 스위치드 커패시터(620)의 커패시터(CR3)의 조합은 폴을 생성한다. 클록(640)의 샘플링 주파수는 sinc 함수가 필터의 롤오프(roll-off)를 저하시키기 시작하는 주파수이기 때문에, 제3 저항(R3)는 새로운 롤이 대략 클록(640)의 샘플링 주파수에 있도록 크기가 정해질 수 있다. 예를 들어, 제3 저항(R3)은 1/(2πfsCR3)의 값 (즉, 저항)을 가질 수 있으며, fs는 클럭 주파수이고, CR3은 커패시터 CR3의 값 (즉, 커패시턴스)이다. 다른 실시 예에서, 제3 저항(R3)은 0.5 / (2πfs CR3)과 2.0 / (2πfs CR3) 사이의 값을 가질 수 있다. 이 조건은 등가적으로 다음과 같이 표현될 수 있다. 제3 저항(R3)의 값과 제3 스위치드 커패시터의 커패시터 값의 곱의 역수는 클록 주파수의 절반과 클록 주파수의 2배 사이일 수 있다.
일부 실시 예들에서, 제1 저항(R1)은 제1 스위치드 커패시터(630)와 직렬로 연결된 회로에 포함되어 코너(corner)를 가로지르는 DC 이득 변화를 감소시킬 수 있다. 제1 저항(R1)은 R1 CR1 = R3 CR3, 또는 일부 실시 예에서 R1 CR1이 0.5 R3 CR3과 2.0 R3 CR3 사이의 값을 갖도록 크기가 정해질 수 있다.
일부 실시 예에서, 제2 저항(R2)은 코너를 가로질러 주파수 변화를 줄이기 위해 도 6에 도시된 바와 같이 입력 네트워크의 분로(shunt path)의 일부로서 제1 커패시터(C1)와 직렬로 연결된 회로에 포함될 수 있다. 제2 저항(R2)은 R2C1 = R1CR1, 또는 일부 실시예에서 R2C1이 0.5R1CR1과 2.0R1CR1 사이의 값을 갖도록 크기가 정해질 수 있다.
50%보다 큰 듀티 사이클을 갖는 클록(640)은 필터의 롤오프(roll-off)를 개선하는데 사용될 수 있다. 예를 들어, 클록 신호의 한 위상은 약 80%의 듀티 사이클을 갖는 구형파(635)일 수 있다. 즉, 각각의 제1 스위치(S1)는 시간의 80%를 닫고 시간의 20%를 열 수 있고, 각각의 제2 스위치(S2)는 시간의 80% 동안 열리고 시간의 20% 동안 닫힐 수 있다. 도 7a 내지 도 7d는 4가지 상이한 듀티 사이클 (도 7a에서는 20%, 도 7b에서는 40%, 도 7c에서는 60%, 도 7d에서는 80%)에 대하여 (도 7a 내지 도 7d 각각의 좌측에서) 시간 도메인 구형파 및 (도 7a 내지 도 7d 각각의 우측에서) 대응하는 스펙트럼을 보여주고 있다. 더욱 높은 듀티 사이클 (예를 들어, 80%)은 엔빌로프(envelope)에서 더욱 빠른 롤오프를 초래한다는 것을 알 수 있다. 일부 실시 예들에서, 듀티 사이클은 60% 내지 95%이다.
예시
일 예시에서, 500kHz의 설계 3dB 주파수 및 5MHz의 클록 주파수에 기초하여 예시적인 필터 설계에 대해 다음의 파라미터 값들이 선택된다.
C1 = 4.5 pF, C2 = 1.5 pF, CR1 = CR2 = CR3 = 2.5 pF,
R1 = 15 kΩ, R2 = 50 kΩ, R3 = 100 kΩ 및
클록 듀티 사이클: 80%.
도 8 내지 도 11은 필터의 성능뿐만 아니라 저항의 전부 또는 일부를 포함하거나 또는 50%의 클록 듀티 사이클을 갖는 실시 예를 도시한다. 도 8은 R3 = 100 kΩ, 클록 듀티 사이클이 50 %, R1 = R2 = 0 (R3 단독의 효과를 나타냄)의 예시적인 필터를 시뮬레이션한 주파수 응답을 나타낸다. 이 필터의 시뮬레이션된 주파수 응답은 도 8의 제1 곡선(810)으로 도시된다. 도 4에 따른 종래 기술의 필터의 시뮬레이션된 주파수 응답은 비교를 위해 제2 곡선(820)으로 도시된다. 종래 기술의 필터의 경우, 클록 듀티 사이클은 50 %이다.
C1 = 6 pF, C2 = 2 pF,
CR1 = CR2 = CR3 = 2.5 pF
도 9는 R3 = 100kΩ, 클록 듀티 사이클이 50%, R1 = R2 = 0 인 필터의 시뮬레이션된 주파수 응답을 곡선(810)으로 나타내고, R3 = 100kΩ, R1 = R2 = 0, 클록 듀티 사이클이 80 % 인 필터의 시뮬레이션된 주파수 응답을 곡선(830)으로 나타낸다.
도 10은 R1 = 15 kΩ, R2 = 50 kΩ, R3 = 100 kΩ, 및 클록 듀티 사이클이 80%인 필터의 시뮬레이션된 주파수 응답을 곡선(840)으로 나타낸다. 도 4에 따른 종래의 필터의 시뮬레이션된 주파수 응답은 비교를 위해 제2 곡선 (820)으로서 도시된다. 도 11은 3dB 주파수에서 +/- 7%의 DC 이득 변동 및 +/- 8%의 변동에 대응하는 4개의 시뮬레이션된 주파수 응답 곡선(1100, 1105, 1110, 1115)을 나타낸다.
상술한 관점에서, 일부 실시 예는 스위치드 커패시터 저역 통과 필터를 제공한다. 필터는 복수의 스위치드 커패시터 및 복수의 저항을 포함한다. 저항은 필터의 롤오프 (roll-off)의 기울기를 증가시키고, 코너를 가로지르는 DC 이득 편차를 줄이며, 코너를 가로지르는 주파수 변동을 최소화한다. 일부 실시 예에서, 스위치드 커패시터 필터를 제어하는데 사용되는 클록 신호는 필터의 주파수 응답을 향상시키기 위해 50%와 다른 듀티 사이클을 갖는다.
"제1", "제2", "제3"등의 용어는 본 명세서에서 다양한 구성 요소, 요소, 영역, 층 및/또는 섹션을 설명하기 위해 사용될 수 있지만, 이들 구성 요소, 요소, 영역, 층 및/또는 섹션은 이들 용어들에 의해 제한되어서는 안 된다. 이들 용어는 하나의 구성 요소, 요소, 영역, 층 또는 섹션을 다른 구성 요소, 요소, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이상에서 논의된 제1 구성 요소, 요소, 영역, 층 또는 섹션은 본 발명의 개념의 사상 및 범위를 벗어나지 않고 제 2 구성 요소, 요소, 영역, 층 또는 섹션으로 지칭 될 수 있다.
"밑에", "아래에", "낮게", "하에", "위에" "상에" 등과 같은 공간적으로 상대적인 용어는 설명의 용이함을 위해 하나의 요소 또는 특징 도면에 도시된 바와 같이 다른 요소(들) 또는 특징(들)과의 관계를 나타낼 수 있다. 이러한 공간적으로 관련된 용어는 도면에 도시된 방위에 추가하여, 사용 또는 작동시 장치의 상이한 방위를 포함하도록 의도된 것으로 이해 될 것이다. 예를 들어, 도면의 장치가 뒤집힌다면, 다른 요소 또는 특징의 "밑에" 또는 "아래에" 또는 "하에"로 기술된 요소는 다른 요소 또는 특징의 "위에"로 지향될 것이다. 따라서, "밑에" 및 "아래에"의 예시적인 용어는 위와 아래의 방향 모두를 포함할 수 있다. 장치는 다른 방향으로 지향될 수 있고 (예를 들어, 90도 또는 다른 방향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술 용어는 그에 따라 해석되어야 한다. 또한, 하나의 층이 2개의 층 사이에 있는 것으로 언급될 때, 2개의 층 사이의 유일한 층일 수 있거나 하나 또는 그 이상의 개재된 층이 존재할 수 있음을 또한 이해하여야 한다.
본 명세서에서 사용된 용어는 특정 실시 예만을 설명하기 위한 것이며, 본 발명의 개념을 제한하고자 하는 것은 아니다. 본 명세서에서 사용되는 용어 "실질적으로", "약" 및 유사한 용어는 근사 용어로 사용되며 학위 용어로 사용되지 않으며, 측정된 또는 계산된 값의 고유 한 편차를 설명하기 위한 것으로 당업자에게 자명하게 인지될 수 있을 것이다.
본원에 사용된 바와 같이, 단수 형태 "하나"및 "한"은 문맥 상 달리 명시하지 않는 한 복수 형태를 포함하는 것으로 의도된다. 본 명세서에서 사용되는 "포함하는" 및/또는 "포함하는"이라는 용어는 명시된 특징, 정수, 단계, 동작, 구성 요소 및/또는 요소의 존재를 나타내지만, 존재를 배제하지 않는다는 것이 더 이해될 것이다. 또는 하나 이상의 다른 특징, 정수, 단계, 동작, 구성 요소, 요소 및/또는 그룹의 추가를 포함할 수 있다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 하나 이상의 열거된 항목의 임의 및 모든 조합을 포함한다. "적어도 하나"와 같은 표현은 요소 목록 앞에서 요소의 전체 목록을 적용하고 목록의 개별 요소를 적용하지 않습니다. 또한, 본 발명의 개념의 실시 예를 설명할 때 "할 수 있다"를 사용하는 것은 "본 발명의 하나 이상의 실시 예"를 의미한다. 또한, "예시적인"이라는 용어는 예 또는 설명을 의미한다. 본 명세서에 사용된 바와 같이, "사용", "사용하는" 및 "사용된"은 각각 "이용", "이용하는"및 "이용된"과 동의어로 간주될 수 있다.
요소 또는 층이 다른 요소 또는 층의 "위에", "연결된", "결합된" 또는 "인접한"으로 언급될 때, 하나 이상의 개재 요소 또는 층이 존재할 수 있다. 대조적으로, 요소 또는 층이 다른 요소 또는 층에 "직접적으로", "직접 연결된다", "직접 커플링된다" 또는 "바로 인접한"으로 언급 될 때, 개재하는 요소 또는 층은 존재하지 않는다.
본 명세서에 열거된 임의의 수치 범위는 열거된 범위 내에 포함되는 동일한 수치 정밀도의 모든 하위 범위를 포함하도록 의도된다. 예를 들어, 「1.0 내지 10.0」의 범위에는, 1.0의 지정된 최소값과 10.0의 지정된 최대값의 사이의 모든 부분 범위, 예를 들어, 2.4 내지 7.6과 같은 10.0 이하의 값이 포함된다. 본 명세서에 열거된 최대 수치 제한은 여기에 포함되는 더 낮은 모든 수치 제한을 포함하도록 의도되며, 본 명세서에 인용된 임의의 최소 수치 제한은 여기에 포함되는 모든 더 높은 수치 제한을 포함하도록 의도된다.
비록 2차 스위치드 커패시터 필터의 예시적인 실시 예가 본 명세서에 구체적으로 설명되고 예시되었지만, 많은 변형 및 변경이 당업자에게 자명할 것이다. 따라서, 본 발명의 원리에 따라 구성된 2 차 스위치드 커패시터 필터는 본 명세서에서 구체적으로 설명된 것 이외의 다른 실시 예일 수 있다. 본 발명은 또한 다음의 특허 청구 범위 및 그 등가물에서 정의된다.
105: 연산 증폭기
605: 필터 입력
610: 입력 노드
620: 제3 스위치드 커패시터
625: 제2 스위치드 커패시터
630: 제1 스위치드 커패시터
640: 클록

Claims (10)

  1. 반전 입력 및 출력을 포함하는 연산 증폭기,
    상기 반전 입력과 상기 출력 사이에 병렬로 연결되는 제1 피드백 경로 및 제2 피드백 경로를 포함하는 피드백 네트워크, 그리고
    상기 제1 피드백 경로의 입력 노드에 연결된 직렬 경로 및 상기 입력 노드와 제1 기준 전압 사이에 연결된 분로(shunt path)를 포함하는 입력 네트워크
    를 포함하고,
    상기 제1 피드백 경로는 제1 스위치드 커패시터와 제1 저항의 제1 직렬 조합을 포함하고, 상기 제1 직렬 조합은 상기 출력 및 상기 입력 노드에 연결되고,
    상기 제1 스위치드 커패시터는 제1 단자, 제2 단자 및 클록 신호용 클록 입력을 포함하고,
    상기 제1 스위치드 커패시터는,
    제2 기준 전압에 연결된 기준 단자 및 스위치드 단자를 포함하는 제1 커패시터,
    상기 제1 스위치드 커패시터의 제1 단자와 상기 제1 커패시터의 스위치드 단자 사이에 연결되고, 상기 클록 신호가 제1 값일 때 도통되고 상기 클록 신호가 제2 값일 때 도통되지 않도록 구성된 제1 스위치, 그리고
    상기 제1 스위치드 커패시터의 제2 단자와 상기 제1 커패시터의 스위치드 단자 사이에 연결되고, 상기 클록 신호가 상기 제1 값일 때 때 도통되지 않고, 상기 클록 신호가 상기 제2 값일 때 도통되도록 구성된 제2 스위치
    를 포함하는
    필터 회로.
  2. 제1항에 있어서,
    상기 분로는 저항과 커패시터의 직렬 조합을 포함하는 필터 회로.
  3. 제1항에 있어서,
    상기 클록 신호를 생성하도록 구성된 클록을 더 포함하고,
    상기 클록 신호에서 전체 시간의 60% 내지 95%는 상기 제1 값이고, 나머지 시간은 상기 제2 값인
    필터 회로.
  4. 제1항에 있어서,
    상기 제1 피드백 경로는 상기 입력 노드 및 상기 반전 입력에 연결된 제2 스위치드 커패시터를 더 포함하고,
    상기 제2 스위치드 커패시터는 제1 단자, 제2 단자 및 상기 클록 신호용 클록 입력을 포함하고,
    상기 제2 스위치드 커패시터는,
    제3 기준 전압에 연결된 기준 단자 및 스위치드 단자를 포함하는 제2 커패시터,
    상기 제2 스위치드 커패시터의 제1 단자와 상기 제2 커패시터의 스위치드 단자 사이에 연결되고, 상기 클록 신호가 상기 제1 값일 때 때 도통되고 상기 클록 신호가 상기 제2 값일 때 도통되지 않도록 구성된 제 1 스위치, 그리고
    상기 제2 스위치드 커패시터의 제2 단자와 상기 제2 커패시터의 스위치드 단자 사이에 연결되고, 상기 클록 신호가 상기 제1 값일 때 도통되지 않고 상기 클록 신호가 상기 제2 값일 때 도통되도록 구성된 제2 스위치
    를 포함하고,
    상기 제2 피드백 경로는 커패시터를 포함하는
    필터 회로.
  5. 제4항에 있어서,
    상기 직렬 경로는 제2 저항과 제3 스위치드 커패시터의 제2 직렬 조합을 포함하고,
    상기 제3 스위치드 커패시터는 제1 단자, 제2 단자 및 상기 클록 신호용 클록 입력을 포함하고,
    상기 제3 스위치드 커패시터는,
    제4 기준 전압에 연결된 기준 단자 및 스위치드 단자를 포함하는 제3 커패시터,
    상기 제3 스위치드 커패시터의 제1 단자와 상기 제3 커패시터의 스위치드 단자 사이에 연결되고, 상기 클록 신호가 상기 제1 값일 때 도통되고, 상기 클록 신호가 상기 제2 값일 때 도통되지 않도록 구성된 제1 스위치, 그리고
    상기 제3 스위치드 커패시터의 제2 단자와 상기 제3 커패시터의 스위치드 단자 사이에 연결되고, 상기 클록 신호가 상기 제1 값일 때 도통되지 않고, 상기 클록 신호가 상기 제2 값일 때 도통되도록 구성된 제2 스위치
    를 포함하는
    필터 회로.
  6. 제5항에 있어서,
    클록 주파수에서 클록 신호를 생성하도록 구성된 클록을 더 포함하고, 상기 제2 저항의 값과 상기 제3 커패시터의 값의 곱의 역수는 1/2 클록 주파수 내지 클록 주파수의 2배인 필터 회로.
  7. 제6항에 있어서,
    상기 제1 저항의 값과 상기 제1 커패시터 값의 곱은, 상기 제2 저항의 값과 상기 제3 커패시터 값의 곱의 1/2과 상기 제2 저항의 값과 상기 제3 커패시터 값의 곱의 2배 사이인 필터 회로.
  8. 제7항에 있어서,
    상기 분로는 저항과 커패시터의 직렬 조합을 포함하는 필터 회로.
  9. 제8항에 있어서,
    상기 분로의 저항의 값과 상기 분로의 커패시터의 값의 곱은, 상기 제1 저항의 값과 상기 제1 커패시터 값의 곱의 1/2과 상기 제1 저항의 값과 상기 제1 커패시터 값의 곱의 2배 사이인 필터 회로.
  10. 제7항 내지 제9항 중 어느 하나에 있어서,
    상기 클록 신호에서 전체 시간의 60% 내지 95%는 상기 제1 값이고, 나머지 시간은 상기 제2 값인 필터 회로.
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