KR20190021947A - 엔벨로프 트래킹 바이어스 회로 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 엔벨로프 트래킹 바이어스 회로는, 입력되는 입력 신호로부터 엔벨로프를 검출하여 엔벨로프 신호를 출력하는 엔벨로프 검출 회로; 제1 제어신호에 응답하여 상기 엔벨로프 신호를 차동 증폭하고 상기 엔벨로프 신호의 직류 옵셋을 제거하여, 직류 옵셋이 제거된 증폭 신호를 출력하는 엔벨로프 증폭 회로; 및 제2 제어신호에 응답하여 상기 증폭 신호에 포함된 네가티브 신호와 파지티브 신호중에서 선택된 하나의 신호에 기초하여, ET 바이어스 전류를 생성하는 엔벨로프 출력 회로; 를 포함한다.
Description
본 발명은 엔벨로프 트래킹 바이어스 회로에 관한 것이다.
일반적으로, PA (Power Amplifier)는 무선 통신 영역에서 RF 신호를 증폭하여 안테나로 전달하는 역할을 하고 있다. 스마트폰과 같은 휴대용 장비의 PA는 다른 부품들에 비해서 많은 소모 전류를 사용하고, 높은 선형성 조건을 맞춰야 한다.
PA 특성을 개선하기 위해 다양한 방법들이 존재 하지만 그 중 PA 의 AM/AM, AM/PM 등의 특성을 개선하기 위한 방법으로 PA에 인가되는 RF 신호의 엔벨로프(envelope) 신호를 바이어스(bias)에 제공하는 방법이 있다.
한편, PA 코어 셀(core cell) 에서의 바이어스(bias) 전압은 소싱(sourcing) 또는 싱킹(sinking) 형태로 제공될 수 있으나, 이는 PA IC의 회로 구조에 의해 결정될 수 있으며, ET(ENVELOPE TRACKING) 코어에 제공되는 ET 바이어스의 크기도 PA 의 동작 및 회로 구조에 따라 달라질 수 있다.
그런데, PA의 특성에 맞는 엔벨로프 신호를 제공하여야 하지만, 기존 엔벨로프 트래킹 바이어스 회로에서는, PA 특성을 고려하지 않고, 엔벨로프(Envelope) 신호를 제공하므로, PA의 특성에 적절한 성능을 발휘할 수 없는 문제점이 있다.
본 발명의 일 실시 예는, PA 특성에 적합한 ET 바이어스를 제공할 수 있는 엔벨로프 트래킹 바이어스 회로를 제공한다.
본 발명의 일 실시 예에 의해, 입력되는 입력 신호로부터 엔벨로프를 검출하여 엔벨로프 신호를 출력하는 엔벨로프 검출 회로; 제1 제어신호에 응답하여 상기 엔벨로프 신호를 차동 증폭하고 상기 엔벨로프 신호의 직류 옵셋을 제거하여, 직류 옵셋이 제거된 증폭 신호를 출력하는 엔벨로프 증폭 회로; 및 제2 제어신호에 응답하여 상기 증폭 신호에 포함된 네가티브 신호와 파지티브 신호중에서 선택된 하나의 신호에 기초하여, ET 바이어스 전류를 생성하는 엔벨로프 출력 회로; 를 포함하는 엔벨로프 트래킹 바이어스 회로가 제안된다.
또한, 본 발명의 다른 일 실시 예에 의해, 입력되는 입력 신호로부터 엔벨로프를 검출하여 엔벨로프 신호를 출력하는 엔벨로프 검출 회로; 제1 제어신호에 응답하여 상기 엔벨로프 신호를 차동 증폭하고 상기 엔벨로프 신호의 직류 옵셋을 제거하여, 직류 옵셋이 제거된 증폭 신호를 출력하는 엔벨로프 증폭 회로; 제2 제어신호에 응답하여 상기 증폭 신호에 포함된 네가티브 신호와 파지티브 신호중에서 선택된 하나의 신호에 기초하여, ET 바이어스 전류를 생성하는 엔벨로프 출력 회로; 및 파워 증폭기의 특성 파라메타 팩트를 포함하고, 상기 특성 파라메타 팩트에 기초하여 상기 제1 제어신호 및 제2 제어신호를 제공하여, 상기 엔벨로프 증폭 회로 및 상기 엔벨로프 출력 회로를 제어하는 제어 회로; 를 포함하는 엔벨로프 트래킹 바이어스 회로가 제안된다.
본 발명의 일 실시 예에 의하면, PA 특성에 적합한 ET 바이어스를 제공할 수 있고, 직류 옵셋을 제거할 수 있어 공정 변환에 둔감한 특성을 발휘할 수 있다.
또한, RF 신호 및 ET 바이어스를 사용하는 구조에서, 검출된 엔벨로프(Envelope) 신호를 PAIC의 특성에 따라 소싱(sourcing) 방식 또는 싱킹(sinking) 방식을 선택적으로 사용할 수 있고, 입력신호의 형태에 관계없이 적용할 수 있어서 범용성이 넓다. 게다가, ET 바이어스 신호의 크기를 가변할 수 있도록 설계하여 PAIC에서 적용 범위를 확대할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 엔벨로프 트래킹 바이어스 회로의 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 엔벨로프 증폭 회로의 일 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 엔벨로프 증폭 회로의 다른 일 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 증폭기의 일 예시도이다.
도 5는 본 발명의 일 실시 예에 따른 DC 옵셋 제거 회로의 일 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 증폭기의 주파수 특성도이다.
도 7은 본 발명의 일 실시 예에 따른 DC 옵셋 제거 회로의 주파수 특성도이다.
도 8은 본 발명의 일 실시 예에 따른 엔벨로프 증폭 회로의 주파수 특성도이다.
도 9는 본 발명의 일 실시 예에 따른 엔벨로프 출력 회로의 일 예시도이다.
도 10은 본 발명의 일 실시 예에 따른 ET 소싱/싱킹 회로의 일 예시도이다.
도 11은 본 발명의 일 실시 예에 따른 증폭 신호의 예시도이다.
도 12는 본 발명의 일 실시 예에 따른 ET 바이어스 전류의 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 엔벨로프 증폭 회로의 일 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 엔벨로프 증폭 회로의 다른 일 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 증폭기의 일 예시도이다.
도 5는 본 발명의 일 실시 예에 따른 DC 옵셋 제거 회로의 일 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 증폭기의 주파수 특성도이다.
도 7은 본 발명의 일 실시 예에 따른 DC 옵셋 제거 회로의 주파수 특성도이다.
도 8은 본 발명의 일 실시 예에 따른 엔벨로프 증폭 회로의 주파수 특성도이다.
도 9는 본 발명의 일 실시 예에 따른 엔벨로프 출력 회로의 일 예시도이다.
도 10은 본 발명의 일 실시 예에 따른 ET 소싱/싱킹 회로의 일 예시도이다.
도 11은 본 발명의 일 실시 예에 따른 증폭 신호의 예시도이다.
도 12는 본 발명의 일 실시 예에 따른 ET 바이어스 전류의 예시도이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 엔벨로프 트래킹 바이어스 회로의 예시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 엔벨로프 트래킹 바이어스 회로는, 엔벨로프 검출 회로(100), 엔벨로프 증폭 회로(200), 및 엔벨로프 출력 회로(300)를 포함할 수 있다.
또한, 엔벨로프 트래킹 바이어스 회로는, 제어 회로(400)를 더 포함할 수 잇다.
상기 엔벨로프 검출 회로(100)는, 입력되는 입력 신호(Sin)로부터 엔벨로프를 검출하여 엔벨로프 신호(Senv)를 출력할 수 있다. 여기서, 입력 신호(Sin)는 고주파(RF) 신호일 수 있고, 상기 RF신호의 엔벨로프에 기초한 동작 전압(VCC)이 될 수 있으며, 이에 한정되지 않는다.
상기 엔벨로프 증폭 회로(200)는, 제1 제어신호(SC1)에 응답하여 상기 엔벨로프 신호(Senv)를 차동 증폭하고 상기 엔벨로프 신호의 직류 옵셋을 제거하여, 직류(DC) 옵셋이 제거된 증폭 신호(Samp)를 출력할 수 있다.
상기 엔벨로프 출력 회로(300)는, 제2 제어신호(SC2)에 응답하여 상기 증폭 신호(Samp)에 포함된 네가티브 신호와 파지티브 신호중에서 선택된 하나의 신호에 기초하여, ET 바이어스 전류(ET_bias)를 생성할 수 있다.
일 예로, 엔벨로프 출력 회로(300)는 ET 바이어스 전류(ET_bias)를 전압으로 변환하여 제공할 수 있으며, 따라서, 상기 엔벨로프 출력 회로(300)는 적용되는 전력 증폭 회로에서 필요로 하는 ET 바이어스가 전류인지 전압인지에 따라 적절히 공급할 수 있다.
또한, 상기 제어 회로(400)는, 파워 증폭기(PA)의 특성 파라메타 팩트를 포함하고, 상기 특성 파라메타 팩트에 기초하여 상기 제1 제어신호(SC1) 및 제2 제어신호(SC2)를 제공하여, 상기 엔벨로프 증폭 회로(200) 및 상기 엔벨로프 출력 회로(300)를 제어할 수 있다.
일 예로, 상기 특성 파라메타 팩트는 파워 증폭기(PA)의 동작 특성에 따라 결정될 수 있으며, 해당 파워 증폭기의 동작 특성은, 해당 파워 증폭 회로에 대한 주파수 밴드, 이득, 출력파워, 밴드폭 및 파워 모드중 적어도 하나가 될 수 있다
본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 엔벨로프 증폭 회로의 일 예시도이다.
도 1 및 도 2를 참조하면, 일 예로, 상기 엔벨로프 검출 회로(100)의 엔벨로프 신호(Senv)는 차동형태의 엔벨로프 신호(Senv)(Senv_P, Senv_N)일 수 있다.
일 예로, 상기 엔벨로프 증폭 회로(200)는, 증폭기(230), 및 DC 옵셋 제거 회로(250)를 포함할 수 있다.
상기 증폭기(230)는, 상기 차동(Differential)형태의 엔벨로프 신호(Senv)(Senv_P, Senv_N)를 차동 증폭하여 차동형태의 상기 증폭 신호(Samp)(Samp_P,Samp_N)를 출력할 수 있다. 이때, 상기 제1 제어신호(SC1)에 따라 상기 증폭기(230)의 대역폭(FbwH, 도 6)이 조절될 수 있다.
상기 DC 옵셋 제거 회로(250)는, 상기 증폭기(230)로부터의 증폭 신호(Samp)를 상기 증폭기(230)의 입력단에 제공하고, 이때, 상기 제1 제어신호(SC1)에 따라 상기 증폭기(230)의 입력단에 제공하는 신호의 주파수 대역(Fbw_dcos, 도 7)이 조절될 수 있으며, 상기 증폭기(230)에서 출력되는 증폭 신호(Samp)에서 직류(DC) 옵셋을 제거할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 엔벨로프 증폭 회로의 다른 일 예시도이다.
도 1 및 도 3을 참조하면, 일 예로, 상기 엔벨로프 검출 회로(100)의 엔벨로프 신호(Senv)는 싱글형태의 엔벨로프 신호(Senv)일 수 있다.
일 예로, 상기 엔벨로프 증폭 회로(200)는, 싱글/차동 회로(210), 증폭기(230), 및 DC 옵셋 제거 회로(250)를 포함할 수 있다.
상기 싱글/차동 회로(210)는, 싱글형태의 상기 엔벨로프 신호(Senv)를 차동형태의 상기 엔벨로프 신호(Senv)(Senv_P, Senv_N)로 변환할 수 있다. 예를 들어, 상기 싱글/차동 회로(210)에는 싱글 신호를 차동 신호로 변환할 수 있는 회로이면 적용될 수 있다.
상기 증폭기(230)는, 상기 싱글/차동 회로(210)로부터의 차동형태의 엔벨로프 신호(Senv)(Senv_P, Senv_N)를 차동 증폭하여 차동형태의 상기 증폭 신호(Samp)(Samp_P,Samp_N)를 출력할 수 있다. 이때, 상기 제1 제어신호(SC1)에 따라 상기 증폭기(230)의 대역폭(FbwH, 도 6)이 조절될 수 있다.
상기 DC 옵셋 제거 회로(250)는, 상기 증폭기(230)로부터의 증폭 신호(Samp)를 상기 증폭기(230)의 입력단에 제공하여, 이때, 상기 제1 제어신호(SC1)에 따라 상기 DC 옵셋 제거 회로(250)는 상기 증폭기(230)의 입력단에 제공하는 신호의 주파수 대역(Fbw_dcos, 도 7)을 조절할 수 있으며, 상기 증폭기(230)에서 출력되는 증폭 신호(Samp)에서 DC 옵셋을 제거할 수 있다.
도 2 및 도 3을 참조하면, 상기 엔벨로프 증폭 회로(200)는 직류(DC) 옵셋이 제거된 증폭 신호(Samp)를 출력할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 증폭기의 일 예시도이다.
도 1 내지 도 4를 참조하면, 상기 증폭기(230)는, 상기 차동형태의 엔벨로프 신호(Senv)에 포함된 제1 신호(Senv_P)를 제1 저항(R11)을 통해 입력받는 비반전 입력단과, 상기 차동형태의 엔벨로프 신호(Senv)에 포함된 제2 신호(Senv_N)를 제2 저항(R12)을 통해 입력받는 반전 입력단을 갖는 제1 증폭기(A1)를 포함할 수 있다.
상기 제1 증폭기(A1)는, 상기 DC 옵셋 제거 회로(250)로부터의 DC 옵셋 제거 신호(Sdcoc)의 제2 신호(Sdcoc_N)를 제3 저항(R13)을 통해 상기 비반전 입력단을 통해 입력받고, 상기 DC 옵셋 제거 신호(Sdcoc)의 제1 신호(Sdcoc_P)를 제4 저항(R14)을 통해 상기 반전 입력단을 통해 입력받을 수 있다.
또한, 상기 제1 증폭기(A1)는, 상기 비반전 입력단과 제2 출력단 사이에 접속된 제5 저항(R15)과, 상기 반전 입력단과 제1 출력단 사이에 접속된 제6 저항(R16)과, 상기 비반전 입력단과 제2 출력단 사이에 접속된 제1 커패시터 회로(C11)와, 상기 반전 입력단과 제1 출력단 사이에 접속된 제2 커패시터 회로(C12)를 포함할 수 있다.
일 예로, 제1 커패시터 회로(C11) 및 제2 커패시터 회로(C12)는 적어도 하나의 커패시터 소자를 포함할 수 있으며, 제1 제어신호(SC1)에 따라 커패시턴스가 가변되는 회로로 구현될 수 있다.
도 4에 도시된 증폭기(230)에서, 연산증폭기인 제1 증폭기(A1)의 비반전 입력단에 상기 엔벨로프 신호(Senv)의 제1 신호(Senv_P)와 DC 옵셋 제거 신호(Sdcoc)의 제2 신호(Sdcoc_N)가 서로 더해져서 입력되고, 제1 증폭기(A1)의 반전 입력단에 상기 엔벨로프 신호(Senv)의 제2 신호(Senv_N)와 DC 옵셋 제거 신호(Sdcoc)의 제1 신호(Sdcoc_P)가 서로 더해져서 입력된다. 여기서, 상기 엔벨로프 신호(Senv)의 제1 신호(Senv_P)와 제2 신호(Senv_N)는 서로 반대 위상을 갖으며, 상기 DC 옵셋 제거 신호(Sdcoc)의 제1 신호(Sdcoc_P)와 제2 신호(Sdcoc_N)도 서로 반대 위상을 갖는다.
이에 따라, 엔벨로프 신호(Senv)와 DC 옵셋 제거 신호(Sdcoc)는 증폭기(230)의 입력단에서, 서로 반대 위상끼리 더해져서, 결국 엔벨로프 신호(Senv)와 DC 옵셋 제거 신호(Sdcoc)간 빼기 연산의 동작이 수행된다.
도 4를 참조하면, 상기 증폭기(230)는 일반적인 증폭기 이득을 갖는 덧셈기(또는 뺄셈기) 구조로 이루어져 있으며, 증폭기(230)는 제1 저항(R11)과 제5 저항(R15)에 의해 결정되는 증폭 이득(R15/R11)만큼 엔벨로프 신호(Senv)를 증폭하고, 또한, 증폭기(230)는, 제3 저항(R13)과 제5 저항(R15)에 의해 결정되는 옵셋 이득 만큼 DC 옵셋 제거 신호(Sdcoc)를 증폭한다.
또한, 상기 제1 제어신호(SC1)에 따라 상기 제1 커패시터 회로(C11)의 커패시턴스가 가변될 수 있고, 상기 증폭기(230)의 대역폭(FbwH, 도 6)은 상기 제1 커패시터 회로(C11)의 커패시턴스와 제5 저항(R15)의 저항값에 의해 결정될 수 있으므로, 상기 증폭기(230)의 대역폭(FbwH, 도 6)이 상기 제1 제어신호(SC1)에 따라 조절될 수 있다(도 6 참조).
그리고, 상기 증폭기(230)는 제5 저항(R15)과 제1 커패시터 회로(C11)에 의해 결정되는 3dB 밴드폭(bandwidth)을 갖는 로우 패스 필터(low-pass filter)의 특성을 갖는다. 증폭기(230)의 3dB 주파수(F3db_amp) 및 증폭 신호(Samp)는 하기 수학식1과 같이 표현될 수 있다.
전술한 바에 따르면, 엔벨로프 신호(Senv)에 직류 옵셋(DC offset) 신호가 포함되더라도 상기 엔벨로프 증폭 회로(200)에서 DC 옵셋 제거(offset cancellation)의 증폭율에 의해 그 크기가 감소될 수 있고, 그 감소크기도 조절될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 DC 옵셋 제거 회로의 일 예시도이다.
도 1 내지 도 5를 참조하면, 상기 DC 옵셋 제거 회로(250)는, 상기 증폭기(230)의 제1 출력단에 제1 및 제2 저항(R21,R22)을 통해 접속된 비반전 입력단과, 상기 증폭기(230)의 제2 출력단에 제3 및 제4 저항(R23,R24)을 통해 접속된 반전 입력단을 갖는 제2 증폭기(A2)를 포함할 수 있다.
상기 제2 증폭기(A2)는, 상기 제1 및 제2 저항(R21,R22)의 접속노드와, 상기 제3 및 제4 저항(R23,R24)의 접속노드 사이에 접속된 제5 및 제6 저항(R25,R26)을 통해 직류 옵셋 바이어스 전압(Sdcoc_bias)을 제공할 수 있다.
또한, 상기 제2 증폭기(A2)는, 상기 비반전 입력단과 상기 DC 옵셋 제거 회로(250)의 제2 출력단 사이에 접속된 제1 커패시터 회로(C21)와, 상기 반전 입력단과 DC 옵셋 제거 회로(250)의 제1 출력단 사이에 접속된 제2 커패시터 회로(C22)를 포함할 수 있다.
일 예로, 제1 커패시터 회로(C21) 및 제2 커패시터 회로(C22)는 적어도 하나의 커패시터 소자를 포함할 수 있으며, 제1 제어신호(SC1)에 따라 커패시턴스가 가변되는 회로로 구현될 수 있다.
도 5를 참조하면, DC 옵셋 제거 회로(250)는 증폭기(230)의 출력신호를 제공받는 구조이고, 큰 증폭도를 갖는 구조이며, DC 옵셋 제거 회로(250)의 주파수 특성은 로우 패스 필터(low-pass filter) 특성을 갖는다.
이때, 상기 제1 제어신호(SC1)에 따라 상기 DC 옵셋 제거 회로(250)의 제1 커패시터 회로(C21) 및 제2 커패시터 회로(C22)의 커패시턴스가 조절될 수 있고, 상기 DC 옵셋 제거 회로(250)에 의한 주파수 대역(Fbw_dcos, 도 7)은 제1 커패시터 회로(C21)의 커패시턴스 및 하기 유효 저항값(Effective resistance value)(Reff)에 의해 결정되므로, 결국 상기 DC 옵셋 제거 회로(250)에 의해, 상기 증폭기(230)의 입력단에 제공되는 신호의 주파수 대역(Fbw_dcos, 도 7)은 조절될 수 있다.
또한, 직류 옵셋 바이어스 전압(Sdcoc_bias)은 엔벨로프 출력 회로(300)에 제공되고, 직류 옵셋 바이어스 전압(Sdcoc_bias)에서 DC 옵셋 제거를 위해 이용된다.
그리고, DC 옵셋 제거 회로(250)는 낮은 주파수(<10kHz)에서 동작하여야 하는데, 이를 위해 큰 저항과 높은 커패시턴스(Capacitance)를 사용해야 한다. 하지만 이 경우 커패시턴스(Capacitance)는 IC 상에서 구현하는데 한계가 있으므로, 도 5에 도시한 바와 같이, DC 옵셋 제거 회로(250)는 제2 증폭기(A2)의 반전 입력단에 접속된 T구조의 저항 회로(R23,R24,R26)를 포함하고 있으며, 이러한 T구조의 저항 회로(R23,R24,R26)에 의한 유효 저항값(Effective resistance value)(Reff)을 매우 크게 보이게 할 수 있다.
상기 유효 저항값(Reff)은 하기 수학식2와 같이 표현될 수 있다.
상기 수학식 2에서, 유효 저항값(Reff)은 제4 저항(R24)의 값을 제3 저항(R23)과 제6 저항(R26)의 값에 따라 크게 조절할 있다.
예를 들어, 제3 저항(R23)과 제4 저항(R24)을 10kohm으로 하고 제6 저항(R26)을 100ohm으로 하는 경우, 유효 저항값(Reff)은 1.02Mohm으로 기존 10khm에 비해 102배 크게 될 수 있다. 이에 따르면, 작은 저항을 사용하여 큰 저항이 보이게 사용 할 수 있으므로, DC 옵셋 제거 회로(250)의 3dB 주파수를 매우 낮은 주파수 대역의 밴드폭(bandwidth)을 갖도록 설계할 수 있게 된다.
또한, DC 옵셋 제거 회로(250)의 자체 주파수 특성은 로우 패스 필터(Low pass filter) 구조이지만, 전술한 바와 같이 상기 증폭기(230)와의 연결시 반대 위상으로 입력단에서 더해주는 경우, 하이 패스 필터(High pass filter)의 구조가 될 수 있다.
상기 증폭기(230)가 로우 패스 필터(Low pass filter)의 구조이므로 엔벨로프 증폭 회로(200)의 전체적인 주파수 특성은 밴드 패스 필터(Band pass filter)의 특성을 띄고 있다. 따라서 입력되는 신호의 특정 밴드폭(Bandwidth) 신호만 필터링(filtering) 하여 증폭하는 구조가 되므로, 원하지 않는 주변 잡음 신호가 제거될 수 있다.
하기 도 6, 도 7 및 도 8은 엔벨로프 증폭 회로의 동작을 설명하기 위한 주파수 응답 특성 그래프이다.
도 6은 본 발명의 일 실시 예에 따른 증폭기의 주파수 특성도이다.
도 6을 참조하면, 상기 증폭기(230)의 이득(Gamp)은 제1 저항(R11) 및 제5 저항(R15)에 의해 결정될 수 있고, 밴드폭의 상측 주파수(FbwH)는 제5 저항(R15) 및 제1 커패시터 회로(C11)에 의해 결정될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 DC 옵셋 제거 회로의 주파수 특성도이다.
도 7을 참조하면, DC 옵셋 제거 회로(250)의 이득(Gdcoc)은 제3 저항(R13) 및 제5 저항(R15)에 의해 결정될 수 있고, 밴드폭 주파수(Fbw_dcoc)는 유효 저항값(Reff) 및 제1 커패시터 회로(C21)에 의해 결정될 수 있다. 그리고, 주파수 이득 지점(Gain bandwidth product)(Fgain_0)은 DC 옵셋 제거 회로(250)의 이득(Gdcoc)과 밴드폭 주파수(Fbw_dcoc)에 의해 결정될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 엔벨로프 증폭 회로의 주파수 특성도이다.
도 8에 도시된 주파수 특성도는 증폭기(230)와 DC 옵셋 제거 회로(250)가 서로 접속된 경우에 나타나는 전체 주파수 응답 특성을 보여주고 있다.
도 6 내지 도 8을 참조하면, 도 6에 도시된 상기 증폭기(230)의 주파수 응답 특성은, 도 7에 도시된 DC 옵셋 제거 회로(250)의 주파수 응답 특성이 서로 상쇄되어, 도 8에 도시된 바와 같이, 최종적으로는 밴드 패스 필터(Band pass filter)의 특성으로 나타나게 된다.
도 8을 참조하면, 엔벨로프 증폭 회로(200)는 입력된 신호를 원하는 주파수 대역만 선택적으로 증폭을 하고 그 이외의 노이즈를 제거하는 밴드 패스 필터(Band pass filter) 특성을 갖게되어 노이즈(Noise)에 보다 강인한 특성을 얻을 수 있게 된다.
또한, DC 옵셋을 제거함으로써 직류 이득이 제거(DC Gain Cancelling)되고, 이에 따라 PST(Process / Supply voltage / Temperature)에 의해 발생되는 회로적인 DC 옵셋이 제거될 수 있고, 보다 안정적으로 동작이 이루어질 수 있게 된다. 또한, 입력 신호원으로 싱글 신호 또는 차동(differential) 신호를 이용할 수 있도록 함으로써, 적용 범위가 확대될 수 있다.
그리고, 증폭기(230)와 DC 옵셋 제거 회로(250)를 제어할 수 있도록 함으로써, PA 특성 변경에도 적절히 대응할 수 있다.
한편, 엔벨로프 증폭 회로(200)에서 출력되는 증폭 신호(Samp)는 엔벨로프 신호와 DC 바이어스 전압이 합쳐진 신호로써, 출력에서 원하는 엔벨로프 신호만 출력하기 위해서 직류 옵셋 바이어스 전압(Sdcoc_bias)을 이용하여 DC 바이어스 전압을 제거해주어야 하며, 이에 대해서는 도 9 및 도 10을 참조하여 설명한다.
도 9는 본 발명의 일 실시 예에 따른 엔벨로프 출력 회로의 일 예시도이다.
도 9를 참조하면, 상기 엔벨로프 출력 회로(300)는, 선택 회로(310), 및 ET 소싱/싱킹 회로(330)를 포함할 수 있다.
상기 선택 회로(310)는, 상기 제2 제어신호(SC2)에 응답하여 상기 증폭 신호(Samp)에 포함된 제1 신호(Samp_P)와 제2 신호(Samp_N)중 하나의 신호를 선택할 수 있다.
상기 ET 소싱/싱킹 회로(330)는, 상기 선택 회로(310)에 의해 선택된 신호에 기초하여, ET 바이어스 전류(ET_bias)를 생성할 수 있다.
일 예로, 상기 선택 회로(310)가 제1 신호(Samp_P)를 선택하면, 상기 ET 소싱/싱킹 회로(330)는 소싱 동작을 수행하고, ET 바이어스 신호를 엔벨로프에 맞게 동위상으로 제공할 수 있다.
이와 달리, 상기 선택 회로(310)가 제2 신호(Samp_N)를 선택하면, 상기 ET 소싱/싱킹 회로(330)는 싱킹 동작을 수행하여, ET 바이어스 신호를 엔벨로프에 반대 위상으로 제공할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 ET 소싱/싱킹 회로의 일 예시도이다.
도 10을 참조하면, 상기 ET 소싱/싱킹 회로(330)는, ET 전류 생성 회로(331), 및 직류 바이어스 제거 회로(333)를 포함할 수 있다.
상기 ET 전류 생성 회로(331)는, 상기 선택 회로(310)에 의해 선택된 전압을 ET 바이어스 전류(ET_bias)로 변환하고, 상기 제2 제어 신호(VC2)에 응답하여 상기 ET 바이어스 전류(ET_bias)를 조절할 수 있다.
상기 직류 바이어스 제거 회로(333)는, 상기 직류 옵셋 바이어스 전압(Sdcoc_bias)을 ET 바이어스 전류(ET_bias)로 변환하고, 상기 ET 바이어스 전류(ET_bias)에서 상기 직류 전류(I_dc)를 제거할 수 있다.
일 예로, 상기 ET 전류 생성 회로(331)는, 제1 전압/전류 변환회로(331_1), 제1 전류 미러 회로(331_2), 및 제1 전류원 회로(331_3)를 포함할 수 있다.
상기 제1 전압/전류 변환회로(331_1)는 제1 연산증폭기(A31), 제1 MOS 트랜지스터(M31_1)및 제1 가변 저항 회로(VR31)를 포함하여, 제1 연산증폭기(A31)는 입력되는 증폭 신호(Samp)(Samp_P 또는 Samp_N)의 전압을 제1 가변 저항 회로(VR31)를 이용하여 전류(I_dc+I_env)로 변환할 수 있다.
상기 제1 전류 미러 회로(331_2)는, 전원단자와 상기 제1 MOS 트랜지스터(M31_1) 사이에 접속된 제2 MOS 트랜지스터(M31_2) 및 제3 MOS 트랜지스터(M31_3)를 포함하여, 상기 제2 MOS 트랜지스터(M31_2)를 통해 흐르는 전류(I_dc+I_env)를 상기 제3 MOS 트랜지스터(M31_3)를 통해 흐르는 전류(I_dc+I_env)로 미러링 할 수 있다.
이때, 상기 제1 전류 미러 회로(331_2)에서 미러링 되는 전류는 상기 제2 MOS 트랜지스터(M31_2) 및 제3 MOS 트랜지스터(M31_3)의 크기 비율로 조절될 수 있다.
상기 제1 전류원 회로(331_3)는 상기 제2 전류 미러 회로(331_2)로부터 전류를 이용하여 출력단에 보다 안정된 ET 바이어스 전류(I_bias)를 제공할 수 있다.
일 예로, 상기 직류 바이어스 제거 회로(333)는, 제2 전압/전류 변환회로(333_1), 제2 전류 미러 회로(333_2), 및 제3 전류 미러 회로(333_3)를 포함할 수 있다.
상기 제2 전압/전류 변환회로(333_1)는 제2 연산증폭기(A33), 제4 MOS 트랜지스터(M33_1) 및 제2 가변 저항 회로(VR33)를 포함하여, 제2 연산증폭기(A33)는 입력되는 직류 옵셋 바이어스 전압(Sdcoc_bias)을 제2 가변 저항 회로(VR33)를 이용하여 전류(I_dc)로 변환할 수 있다.
상기 제2 전류 미러 회로(333_2)는, 전원단자와 상기 제4 MOS 트랜지스터(M33_1) 사이에 접속된 제5 MOS 트랜지스터(M33_2) 및 제6 MOS 트랜지스터(M33_3)를 포함하여, 상기 제5 MOS 트랜지스터(M33_2)를 통해 흐르는 전류(I_dc)를 상기 제6 MOS 트랜지스터(M33_3)를 통해 흐르는 전류(I_dc)로 미러링 할 수 있다.
이때, 상기 제2 전류 미러 회로(333_2)에서 미러링 되는 전류는 상기 제5 MOS 트랜지스터(M33_2) 및 제6 MOS 트랜지스터(M33_3)의 크기 비율로 조절될 수 있다.
상기 제3 전류 미러 회로(333_3)는, 제6 MOS 트랜지스터(M33_3)와 접지 사이에 접속된 제7 MOS 트랜지스터(M33_4)와, 상기 제1 전류원 회로(331_3)와 제3 MOS 트랜지스터(M31_3) 사이의 접속노드(N1)와 접지 사이에 접속되고, 상기 제7 MOS 트랜지스터(M33_4)와 전류 미러를 형성하는 제8 MOS 트랜지스터(M33_3)를 포함할 수 있다. 상기 제7 MOS 트랜지스터(M33_4)를 통해 흐르는 전류(I_dc)를 상기 제8 MOS 트랜지스터(M33_5)를 통해 흐르는 전류(I_dc)로 미러링 할 수 있다. 여기서, 상기 제8 MOS 트랜지스터(M33_5)를 통해 접지로 흐르는 전류(I_dc)는 제3 MOS 트랜지스터(M31_3)를 통해 흐르는 전류(I_dc+I_env)에서 분기되는 전류이므로, 제3 MOS 트랜지스터(M31_3)를 통해 흐르는 전류(I_dc+I_env)에서 직류 옵셋에 해당되는 전류(I_dc)가 제거될 수 있다.
이때, 상기 제3 전류 미러 회로(333_3)에서 미러링 되는 전류는 상기 제7 MOS 트랜지스터(M33_4) 및 제8 MOS 트랜지스터(M33_5)의 크기 비율로 조절될 수 있다.
상기 제1 가변 저항 회로(VR31) 및 제2 가변 저항 회로(VR33)는 제2 제어신호(SC2)에 의해 저항값이 선형적으로 조절되는 회로로 구현될 수 있으며, 이에 따라, 상기 ET 전류 생성 회로(331), 및 직류 바이어스 제거 회로(333)는 PA 증폭기의 특성에 적합하도록 그 동작 특성이 선형적으로 조절될 수 있다.
일 예로, 상기 제1 가변 저항 회로(VR31) 및 제2 가변 저항 회로(VR33) 각각은, 복수의 스위치와 복수의 저항소자를 포함할 수 있으며, 이에 한정되는 것은 아니다.
도 11은 본 발명의 일 실시 예에 따른 증폭 신호의 예시도이고, 도 12는 본 발명의 일 실시 예에 따른 ET 바이어스 전류의 예시도이다.
도 11을 참조하면, 엔벨로프 증폭 회로(200)에서 출력되는 증폭 신호(Samp)는 엔벨로프에 해당되는 제1 신호(Samp_P)와 제2 신호(Samp_N)를 포함하고, 또한 DC 바이어스 전압 및 직률 옵셋을 포함하고 있다.
도 12를 참조하면, 엔벨로프 출력 회로(300)에서 출력되는 ET 바이어스 전류(ET_bias)는 엔벨로프에 해당되는 제1 신호(ET_bias_P) 및 제2 신호(ET_bias_N)를 포함하고 있으나, DC 바이어 전압 및 직류 옵셋을 포함하고 있지 않다.
100: 엔벨로프 검출 회로
200: 엔벨로프 증폭 회로
210: 싱글/차동 회로
230: 증폭기
250: DC 옵셋 제거 회로
300: 엔벨로프 출력 회로
310: 선택 회로
330; ET 소싱/싱킹 회로
331: ET 전류 생성 회로
333: 직류 바이어스 제거 회로
400: 제어 회로
Sin: 입력 신호
Senv: 엔벨로프 신호
Samp: 증폭 신호
ET_bias: ET 바이어스 전류
200: 엔벨로프 증폭 회로
210: 싱글/차동 회로
230: 증폭기
250: DC 옵셋 제거 회로
300: 엔벨로프 출력 회로
310: 선택 회로
330; ET 소싱/싱킹 회로
331: ET 전류 생성 회로
333: 직류 바이어스 제거 회로
400: 제어 회로
Sin: 입력 신호
Senv: 엔벨로프 신호
Samp: 증폭 신호
ET_bias: ET 바이어스 전류
Claims (14)
- 입력되는 입력 신호로부터 엔벨로프를 검출하여 엔벨로프 신호를 출력하는 엔벨로프 검출 회로;
제1 제어신호에 응답하여 상기 엔벨로프 신호를 차동 증폭하고 상기 엔벨로프 신호의 직류 옵셋을 제거하여, 직류 옵셋이 제거된 증폭 신호를 출력하는 엔벨로프 증폭 회로; 및
제2 제어신호에 응답하여 상기 증폭 신호에 포함된 네가티브 신호와 파지티브 신호중에서 선택된 하나의 신호에 기초하여, ET 바이어스 전류를 생성하는 엔벨로프 출력 회로;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
- 제1항에 있어서, 상기 엔벨로프 검출 회로의 엔벨로프 신호는
차동형태의 엔벨로프 신호이고,
상기 엔벨로프 증폭 회로는
상기 차동형태의 엔벨로프 신호를 차동 증폭하여 차동형태의 상기 증폭 신호를 출력하는 증폭기; 및
상기 증폭기로부터의 증폭 신호를 상기 증폭기의 입력단에 제공하여, 상기 증폭기에서 출력되는 증폭 신호에서 직류 옵셋을 제거하는 DC 옵셋 제거 회로;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
- 제1항에 있어서, 상기 엔벨로프 검출 회로의 엔벨로프 신호는
싱글형태의 엔벨로프 신호이고,
상기 엔벨로프 증폭 회로는
싱글형태의 상기 엔벨로프 신호를 차동형태의 상기 엔벨로프 신호로 변환하는 싱글/차동 회로;
상기 싱글/차동 회로로부터의 차동형태의 엔벨로프 신호를 차동 증폭하여 차동형태의 상기 증폭 신호를 출력하는 증폭기; 및
상기 증폭기로부터의 증폭 신호를 상기 증폭기의 입력단에 제공하여, 상기 증폭기에서 출력되는 증폭 신호에서 DC 옵셋을 제거하는 DC 옵셋 제거 회로;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
- 제2항 또는 제3항에 있어서, 상기 증폭기는
상기 차동형태의 엔벨로프 신호에 포함된 제1 신호를 제1 저항을 통해 입력받는 비반전 입력단과, 상기 차동형태의 엔벨로프 신호에 포함된 제2 신호를 제2 저항을 통해 입력받는 반전 입력단을 갖는 제1 증폭기를 포함하고,
상기 제1 증폭기는, 상기 DC 옵셋 제거 회로로부터의 DC 옵셋 제거 신호의 제2 신호를 제3 저항을 통해 상기 비반전 입력단을 통해 입력받고, 상기 DC 옵셋 제거 신호의 제1 신호를 제4 저항을 통해 상기 반전 입력단을 통해 입력받으며,
상기 제1 증폭기는,
상기 비반전 입력단과 제2 출력단 사이에 접속된 제5 저항;
상기 반전 입력단과 제1 출력단 사이에 접속된 제6 저항;
상기 비반전 입력단과 제2 출력단 사이에 접속된 제1 커패시터; 및
상기 반전 입력단과 제1 출력단 사이에 접속된 제2 커패시터;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
- 제2항 또는 제3항에 있어서, 상기 DC 옵셋 제거 회로는,
상기 증폭기의 제1 출력단에 제1 및 제2 저항을 통해 접속된 비반전 입력단과, 상기 증폭기의 제2 출력단에 제3 및 제4 저항을 통해 접속된 반전 입력단을 갖는 제2 증폭기를 포함하고,
상기 제2 증폭기는, 상기 제1 및 제2 저항의 접속노드와, 상기 제3 및 제4 저항의 접속노드 사이에 접속된 제5 및 제6 저항을 통해 직류 옵셋 바이어스 전압을 제공하고,
상기 제2 증폭기는,
상기 비반전 입력단과 상기 DC 옵셋 제거 회로의 제2 출력단 사이에 접속된 제1 커패시터; 및
상기 반전 입력단과 DC 옵셋 제거 회로의 제1 출력단 사이에 접속된 제2 커패시터;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
- 제2항 또는 제3항에 있어서, 상기 엔벨로프 출력 회로는,
상기 제2 제어신호에 응답하여 상기 증폭 신호에 포함된 제1 신호와 제2 신호중 하나의 신호를 선택하는 선택 회로; 및
상기 선택 회로에 의해 선택된 신호에 기초하여, ET 바이어스 전류를 생성하는 ET 소싱/싱킹 회로;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
- 제5항 또는 제6항에 있어서, 상기 ET 소싱/싱킹 회로는,
상기 선택 회로에 의해 선택된 전압을 ET 바이어스 전류로 변환하고, 상기 제2 제어 신호에 응답하여 상기 ET 바이어스 전류를 조절하는 ET 전류 생성 회로; 및
상기 직류 옵셋 바이어스 전압을 ET 바이어스 전류로 변환하고, 상기 ET 바이어스 전류에서 상기 직류 전류를 제거하는 직류 바이어스 제거 회로;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
- 입력되는 입력 신호로부터 엔벨로프를 검출하여 엔벨로프 신호를 출력하는 엔벨로프 검출 회로;
제1 제어신호에 응답하여 상기 엔벨로프 신호를 차동 증폭하고 상기 엔벨로프 신호의 직류 옵셋을 제거하여, 직류 옵셋이 제거된 증폭 신호를 출력하는 엔벨로프 증폭 회로;
제2 제어신호에 응답하여 상기 증폭 신호에 포함된 네가티브 신호와 파지티브 신호중에서 선택된 하나의 신호에 기초하여, ET 바이어스 전류를 생성하는 엔벨로프 출력 회로; 및
파워 증폭기의 특성 파라메타 팩트를 포함하고, 상기 특성 파라메타 팩트에 기초하여 상기 제1 제어신호 및 제2 제어신호를 제공하여, 상기 엔벨로프 증폭 회로 및 상기 엔벨로프 출력 회로를 제어하는 제어 회로;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
- 제8항에 있어서, 상기 엔벨로프 검출 회로의 엔벨로프 신호는
차동형태의 엔벨로프 신호이고,
상기 엔벨로프 증폭 회로는
상기 차동형태의 엔벨로프 신호를 차동 증폭하여 차동형태의 상기 증폭 신호를 출력하는 증폭기; 및
상기 증폭기로부터의 증폭 신호를 상기 증폭기의 입력단에 제공하여, 상기 증폭기에서 출력되는 증폭 신호에서 직류 옵셋을 제거하는 DC 옵셋 제거 회로;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
- 제8항에 있어서, 상기 엔벨로프 검출 회로의 엔벨로프 신호는
싱글형태의 엔벨로프 신호이고,
상기 엔벨로프 증폭 회로는
싱글형태의 상기 엔벨로프 신호를 차동형태의 상기 엔벨로프 신호로 변환하는 싱글/차동 회로;
상기 싱글/차동 회로로부터의 차동형태의 엔벨로프 신호를 차동 증폭하여 차동형태의 상기 증폭 신호를 출력하는 증폭기; 및
상기 증폭기로부터의 증폭 신호를 상기 증폭기의 입력단에 제공하여, 상기 증폭기에서 출력되는 증폭 신호에서 DC 옵셋을 제거하는 DC 옵셋 제거 회로;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
- 제9항 또는 제10항에 있어서, 상기 증폭기는
상기 차동형태의 엔벨로프 신호에 포함된 제1 신호를 제1 저항을 통해 입력받는 비반전 입력단과, 상기 차동형태의 엔벨로프 신호에 포함된 제2 신호를 제2 저항을 통해 입력받는 반전 입력단을 갖는 제1 증폭기를 포함하고,
상기 제1 증폭기는, 상기 DC 옵셋 제거 회로로부터의 DC 옵셋 제거 신호의 제2 신호를 제3 저항을 통해 상기 비반전 입력단을 통해 입력받고, 상기 DC 옵셋 제거 신호의 제1 신호를 제4 저항을 통해 상기 반전 입력단을 통해 입력받으며,
상기 제1 증폭기는,
상기 비반전 입력단과 제2 출력단 사이에 접속된 제5 저항;
상기 반전 입력단과 제1 출력단 사이에 접속된 제6 저항;
상기 비반전 입력단과 제2 출력단 사이에 접속된 제1 커패시터; 및
상기 반전 입력단과 제1 출력단 사이에 접속된 제2 커패시터;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
- 제9항 또는 제10항에 있어서, 상기 DC 옵셋 제거 회로는,
상기 증폭기의 제1 출력단에 제1 및 제2 저항을 통해 접속된 비반전 입력단과, 상기 증폭기의 제2 출력단에 제3 및 제4 저항을 통해 접속된 반전 입력단을 갖는 제2 증폭기를 포함하고,
상기 제2 증폭기는, 상기 제1 및 제2 저항의 접속노드와, 상기 제3 및 제4 저항의 접속노드 사이에 접속된 제5 및 제6 저항을 통해 직류 옵셋 바이어스 전압을 제공하고,
상기 제2 증폭기는,
상기 비반전 입력단과 상기 DC 옵셋 제거 회로의 제2 출력단 사이에 접속된 제1 커패시터; 및
상기 반전 입력단과 DC 옵셋 제거 회로의 제1 출력단 사이에 접속된 제2 커패시터;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
- 제9항 또는 제10항에 있어서, 상기 엔벨로프 출력 회로는,
상기 제2 제어신호에 응답하여 상기 증폭 신호에 포함된 제1 신호와 제2 신호중 하나의 신호를 선택하는 선택 회로; 및
상기 선택 회로에 의해 선택된 신호에 기초하여, ET 바이어스 전류를 생성하는 ET 소싱/싱킹 회로;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
- 제 12항 또는 제13항에 있어서, 상기 ET 소싱/싱킹 회로는,
상기 선택 회로에 의해 선택된 전압을 ET 바이어스 전류로 변환하고, 상기 제2 제어 신호에 응답하여 상기 ET 바이어스 전류를 조절하는 ET 전류 생성 회로; 및
상기 직류 옵셋 바이어스 전압을 ET 바이어스 전류로 변환하고, 상기 ET 바이어스 전류에서 상기 직류 전류를 제거하는 직류 바이어스 제거 회로;
를 포함하는 엔벨로프 트래킹 바이어스 회로.
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