KR102575288B1 - 반도체 패키지 및 이의 제조방법 - Google Patents

반도체 패키지 및 이의 제조방법 Download PDF

Info

Publication number
KR102575288B1
KR102575288B1 KR1020200175970A KR20200175970A KR102575288B1 KR 102575288 B1 KR102575288 B1 KR 102575288B1 KR 1020200175970 A KR1020200175970 A KR 1020200175970A KR 20200175970 A KR20200175970 A KR 20200175970A KR 102575288 B1 KR102575288 B1 KR 102575288B1
Authority
KR
South Korea
Prior art keywords
base plate
semiconductor package
insulating substrate
lead frame
bonded
Prior art date
Application number
KR1020200175970A
Other languages
English (en)
Other versions
KR20210076873A (ko
Inventor
이지형
Original Assignee
주식회사 아모센스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아모센스 filed Critical 주식회사 아모센스
Publication of KR20210076873A publication Critical patent/KR20210076873A/ko
Application granted granted Critical
Publication of KR102575288B1 publication Critical patent/KR102575288B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45169—Platinum (Pt) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13051—Heterojunction bipolar transistor [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명의 반도체 패키지는 베이스 플레이트, 절연 기판 및 리드 프레임을 구비하고, 상기 베이스 플레이트는 Cu 및 Be-Cu를 포함하는 금속 재질인 것을 특징으로 한다. 본 발명에 의하면, 접합 신뢰성을 보장하여 반도체 장치의 성능 열화를 방지할 수 있다.

Description

반도체 패키지 및 이의 제조방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체를 보호하기 위한 반도체 패키지 및 이의 제조방법에 관한 것이다.
반도체 웨이퍼는 동일한 전기 회로가 인쇄된 수백 개 또는 수천 개의 칩들을 포함한다. 상기 칩들 각각은 그 자체만으로는 외부와 통신할 수 없다. 따라서, 칩들 각각에 외부와 통신을 할 수 있도록 전기적으로 배선들을 연결하고 외부 충격, 예컨대 물리적 충격 또는 화학적 충격에 견디도록 밀봉하여 포장하는 것이 반도체 패키징 공정이다. 즉, 다이 패키징 공정이라고 불리는 반도체 패키징 공정은 반도체 장치를 제조하는 공정들 중에서 마지막 공정에 해당한다.
RF 반도체는 통신 분야 및 군사 분야 등 매우 다양한 분야에 사용되며, RF 반도체가 사용되는 환경은 전기적, 기계적 측면에서 매우 다양하다. 따라서, 다양한 환경에서 RF 반도체를 보호하기 위하여 반도체 패키징 공정은 매우 중요하다.
그런데, 패키징 구성 간의 접합 시 열팽창 계수 차이에 의해 접합의 신뢰성이 떨어지는 문제가 발생할 수가 있고, 결국 반도체 장치의 성능 저하의 원인이 될 수 있다.
공개특허공보 제10-2017-0102600호(2017.09.12 공개)
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 접합 신뢰성을 보장하여 반도체 장치의 성능 열화를 방지할 수 있는 반도체 패키지 및 이의 제조방법을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 베이스 플레이트와, 베이스 플레이트 상에 접합되며, 개구부가 형성된 절연 기판과, 절연 기판에 구비된 전극 패턴에 접합되는 리드 프레임을 구비하고, 베이스 플레이트는 Cu 및 Be-Cu를 포함하는 금속 재질일 수 있다. 이러한 베이스 플레이트의 열전도도는 200W/m·K 이상일 수 있다.
베이스 플레이트는 개구부에 의해 노출된 영역에 RF 칩 등의 반도체 칩이 실장될 수 있다.
반도체 칩 및 전극 패턴은 와이어에 의해 전기적으로 연결될 수 있다. 여기서, 와이어는 전극 패턴에서 리드 프레임이 접합되지 않은 부분에 연결될 수 있다.
절연 기판은 개구부를 사이에 두고 양측 상면에 전극 패턴을 구비할 수 있다.
리드 프레임은, 전극 패턴에 접합되는 제1 면과, 제1 면으로부터 외측으로 연장 형성된 제2 면을 구비할 수 있다. 여기서, 제2 면은 수직으로 절곡되고, 제2 면의 단부는 베이스 플레이트의 하면을 따라 절곡될 수 있다.
또한, 절연 기판 상에 접합되어 개구부의 상측 공간을 밀폐시키는 케이싱부를 더 구비할 수 있다. 케이싱부의 하부는 리드 프레임이 삽입되는 관통홈을 구비할 수 있다.
절연 기판은 질화알루미늄 또는 산화알루미늄을 90~96중량% 포함하는 세라믹 재질일 수 있고, 리드 프레임은 Fe-Ni 합금 또는 Fe-Ni-Co 합금으로 형성될 수 있다.
반도체 패키지 제조방법은 베이스 플레이트의 일면에 개구부가 형성된 절연 기판을 접합하는 단계와, 절연 기판에 구비된 전극 패턴에 리드 프레임을 접합하는 단계를 포함하고, 베이스 플레이트는 Cu 및 Be-Cu를 포함하는 금속 재질로 마련될 수 있다. 이때, 베이스 플레이트의 열전도도는 200W/m·K 이상일 수 있다.
한편, 개구부에 의해 노출된 베이스 플레이트의 영역에 반도체 칩을 실장하는 단계를 더 포함할 수 있다.
이와 더불어, 전극 패턴에서 리드 프레임이 접합되지 않은 부분과 반도체 칩을 와이어를 이용하여 전기적으로 연결시키는 단계를 더 포함할 수 있다.
또한, 리드 프레임에서 전극 패턴에 접합되는 제1 면으로부터 외측으로 연장 형성된 제2 면을 수직으로 절곡시키는 단계와, 제2 면의 단부를 베이스 플레이트의 하면을 따라 절곡시키는 단계를 더 포함할 수 있다.
본 발명의 반도체 패키지 및 이의 제조방법에 의하면, 저가이면서 열전도도가 우수한 Cu, Be-Cu를 사용하여 열전도도 및 신뢰성이 우수한 반도체 패키지를 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 2는 도 1의 반도체 패키지의 분해 사시도이다.
도 3은 도 1의 A-A' 절단선에 따른 단면도이다.
도 4는 도 3에서 케이싱부가 구비된 예를 도시한 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 패키지에서 리드 프레임의 제2 면이 절곡된 예를 도시한 사시도이다.
도 6은 도 5의 A-A' 절단선에 따른 단면도이다.
도 7은 본 발명의 실시예에 따른 반도체 패키지에서 절연 기판 및 베이스 플레이트가 접합된 부분의 횡단면 및 종단면을 나타낸 사진이다.
도 8은 도 7의 반도체 패키지에 대하여 열충격 시험을 수행한 결과를 나타낸 사진이다.
도 9는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 도시한 흐름도이다.
이하 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 사시도이고, 도 2는 도 1의 반도체 패키지의 분해 사시도이며, 도 3은 도 1의 A-A' 절단선에 따른 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 패키지(1)는 RF 칩과 같은 반도체 칩(40)이 실장될 수 있고, 전자 RF 장치에서 RF 전력을 생성할 수 있는 RF 트랜지스터용으로 사용될 수 있다. RF 전력 트랜지스터는 예를 들면 MOSFET(metal-oxide semiconductor field-effect transistor), LDMOST(lateral diffused metal-oxide semiconductor transistor), BJT(bipolar junction transistor), JFET(junction field-effect transistor) 또는 HBT(heterojunction bipolar transistor) 등과 같은 임의의 종류의 트랜지스터일 수 있다.
구체적으로, 본 발명의 실시예에 따른 반도체 패키지(1)는 베이스 플레이트(10)와, 베이스 플레이트(10) 상에 접합되며, 개구부(21)가 형성된 절연 기판(20)과, 절연 기판(20)에 구비된 전극 패턴(22a,22b)에 접합되는 리드 프레임(30)을 구비할 수 있다. 반도체 패키지(1)는 몰딩, 케이싱 등에 의해 완성될 수 있다.
베이스 플레이트(10)는 반도체 칩(40)이 실장될 수 있고, 금속 재질일 수 있다. 구체적으로, 베이스 플레이트(10)는 Cu 및 Be-Cu를 포함하는 금속 재질인 것이 바람직하다. 베이스 플레이트(10)는 절연 기판(20)과 접합되는데, 이때 절연 기판(20)과의 접합 부위에 문제가 발생하지 않도록 열팽창 계수는 6.5~7.2ppm/K, 열전도도는 200W/m·K이상이라는 조건을 충족하는 재료가 주로 사용되었다. 따라서, 종래에는 Cu/Cu-Mo/Cu가 순차적으로 적층된 CPC 또는 슈퍼 CPC 등의 고가의 금속이 베이스 플레이트(10)로 사용되었다.
반면, 본 발명의 실시예에 따른 반도체 패키지(1)는 Cu 및 Be-Cu를 포함하는 금속 재질인 베이스 플레이트(10)를 사용하는 것을 특징으로 한다. 구리(Cu)는 열전도도가 400W/m·K이므로, 베이스 플레이트(10) 상에 반도체 칩(40)이 실장될 경우, 반도체 칩(40)에서 나오는 열을 효과적으로 방열할 수 있다. 베릴륨동(Be-Cu)은 구리에 소량의 베릴륨(Be), 일 예로 약 0.15~2.75%의 베릴륨이 합금된 재료이다. 베릴륨동은 구리와 강철의 성질을 혼합한 것과 같은 우수한 성질을 갖고 있어서 열전도도가 200W/m·K 이상으로 높고, 내마모성이 뛰어나다는 장점이 있다.
이러한 구리 및 베릴륨동은 낮은 가격이면서도 열전도도가 우수하기 때문에 베이스 플레이트(10)로 사용될 경우 외부 온도 변화, 반도체 칩(40)에서 발생하는 열 등에 의해 절연 기판(20)과의 접합 부위에 문제가 발생하는 현상을 방지할 수 있다. 즉, 본 발명의 실시예에 따른 반도체 패키지(1)는 접합 부위에 대한 신뢰성을 보장할 수 있다는 효과가 있다.
절연 기판(20)은 베이스 플레이트(10)에 대응되는 크기를 가지고, 베이스 플레이트(10) 상에 접합될 수 있다. 또한, 절연 기판(20)은 개구부(21)가 형성될 수 있다. 개구부(21)는 반도체 칩(40)을 실장하기 위한 공간이 될 수 있다. 절연 기판(20)이 베이스 플레이트(10)에 접합된 상태에서, 반도체 칩(40)은 개구부(21)에 의해 노출된 베이스 플레이트(10)의 영역에 실장될 수 있고, 실장된 반도체 칩(40)은 절연 기판(20)의 개구부(21) 주위의 내측면에 의해 둘러싸일 수 있다.
절연 기판(20)은 ZTA(Zirconia Toughened Alumina), 질화알루미늄(AlN), 산화알루미늄(Al2O3), 질화규소(SiN, Si3N4)와 같은 세라믹 재질일 수 있다. 절연 기판(20)은 ZTA, 질화알루미늄, 산화알루미늄, 질화규소 중 적어도 하나를 포함하는 합성 세라믹 재질일 수도 있다. 예를 들어, 절연 기판(20)은 ZTA을 4~10중량%, 질화알루미늄 또는 산화알루미늄을 90~96중량% 포함하는 재질일 수 있다. 절연 기판(20)은 조성비에 따라 대략 0.4 mm 내지 0.7 mm 정도의 두께를 가질 수 있다.
절연 기판(20)은 개구부(21)를 사이에 두고 양측 상면에 제1 전극 패턴(22a) 및 제2 전극 패턴(22b)을 구비할 수 있다. 리드 프레임(30)은 절연 기판(20)의 제1 및 제2 전극 패턴(22a,22b) 각각의 일측에 접합될 수 있다. 제1 전극 패턴(22a)에 접합되는 리드 프레임(30)은 RF 입력 신호가 전달될 수 있고, 제2 전극 패턴(22b)에 접합되는 리드 프레임(30)은 RF 출력 신호가 전달될 수 있다.
제1 및 제2 전극 패턴(22a,22b)에서 리드 프레임(30)이 접합되지 않은 부분은 와이어(50)가 연결될 수 있다. 와이어(50)는 베이스 플레이트(10)에 실장된 반도체 칩(40)과 제1 및 제2 전극 패턴(22a,22b)을 전기적으로 연결할 수 있다. 와이어(50)는 금속 재질일 수 있고, 일 예로 백금, 금, 은, 구리 등에서 선택된 어느 1종 또는 2종 이상의 합금으로 이루어질 수 있다.
절연 기판(20)은 베이스 플레이트(10) 상에 브레이징 접합되는 것을 일 예로 한다. 브레이징은 절연 기판(20)과 베이스 플레이트(10) 사이에 필러(filler) 층을 개재하여 약 400~900℃의 작업 온도에서 접합시키는 방법으로, 모재가 상하지 않는 만큼의 열을 가하여 두 모재를 접합하기 때문에, 손상을 최소화하면서 접합시킬 수 있다. 이때, 필러 층은 Ag, Cu, AgCu 중 선택된 하나 또는 이들 중 둘 이상이 혼합된 구조일 수 있다. Ag, Cu 및 AgCu 합금은 열전도도가 높아 열에 의해 접합 부위에 문제가 발생하는 현상을 방지할 수 있다.
리드 프레임(30)은 반도체 패키지(1)의 내부와 외부를 연결해 주는 전기도선의 역할을 수행하는 것으로, 절연 기판(20)의 제1 전극 패턴(22a) 및 제2 전극 패턴(22b) 각각의 일측에 브레이징 접합되는 제1 면(31)과, 상기 제1 면(31)으로부터 외측으로 연장 형성된 제2 면(32)을 구비할 수 있다, 제1 및 제2 전극 패턴(22a,22b)과 리드 프레임(30) 사이에는 상술한 필러 층이 구비되어 금속재인 리드 프레임(30)과 세라믹 재질인 절연 기판(20)이 브레이징 접합될 수 있다. 제2 면(32)은 몰딩, 케이싱 등에 의해 완성된 이후에 외부로 노출될 수 있고, 외부 기판(미도시)과 연결될 수 있다.
리드 프레임(30)은 열이 많이 발생하므로 열에 의한 변형이 최소화되도록 열팽창 계수가 낮은 재료인 것이 바람직하다. 구리 합금의 경우 전기전도도와 열전도도가 높지만 열팽창 계수가 크며, 강도가 약하다는 단점이 있다. 반면, Fe-Ni 합금(Alloy 42) 또는 Fe-Ni-Co 합금(KOVAR alloy)의 경우 구리보다 전기전도도와 열전도도는 낮으나 강도가 강하며, 열팽창 계수가 낮기 때문에 리드 프레임(30)에 적용될 경우 열팽창에 의해 접합 부위에 문제가 발생하는 현상을 방지할 수 있다.
일예로, Fe-33Ni-4.5Co의 코발(KOVAR) 합금은 20~100℃ 온도 영역에서 0.55ppm/℃의 열팽창 계수를 가질 수 있고, 철(Fe) 58%, 니켈(Ni) 42%이 조성비를 가지는 합금(alloy 42)은 20℃~100℃ 온도 영역에서 5.3ppm/℃의 열팽창 계수를 가질 수 있다.
도 4는 도 3에서 케이싱부(60)가 구비된 예를 도시한 단면도이다.
도 4에 도시된 바에 의하면, 본 발명의 실시예에 따른 반도체 패키지(1)는 케이싱부(60)를 더 구비할 수 있다. 케이싱부(60)는 절연 기판(20) 상에 접착제 등에 의해 접합되어 개구부(21)의 상측 공간을 밀폐시킬 수 있다. 여기서, 케이싱부(60)의 하부는 리드 프레임(30)이 삽입되는 관통홈(61)을 구비할 수 있다. 즉, 절연 기판(20)의 제1 전극 패턴(22a) 및 제2 전극 패턴(22b) 상에 리드 프레임(30)이 접합되므로, 케이싱부(60)는 리드 프레임(30)에 대응하는 크기로 형성된 관통홈(61)이 구비되어 리드 프레임(30)의 일부를 수용하면서 개구부(21)의 상측 공간을 밀폐시킬 수 있다.
한편, 비록 도시되지는 않았으나, 개구부(21)의 상측 공간은 몰딩부(미도시)에 의해 밀폐될 수도 있다. 일 예로, 몰딩부는 개구부(21)의 상측 공간에 도포되어 반도체 칩(40), 리드 프레임(30)의 일부 및 절연 기판(20)을 보호할 수 있다. 몰딩부는 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
도 5는 본 발명의 실시예에 따른 반도체 패키지에서 리드 프레임의 제2 면이 절곡된 예를 도시한 사시도이고, 도 6은 도 5의 A-A' 절단선에 따른 단면도이다.
도 5 및 도 6에 도시된 바에 의하면, 리드 프레임(30)은 제2 면(32)이 수직으로 절곡되고, 제2 면(32)의 단부(32a)는 베이스 플레이트(10)의 하면을 따라 절곡될 수 있다.
여기서, 제2 면(32)의 단부(32a)는 납, 주석 등이 포함된 재료를 이용한 솔더링(Soldering)에 의해 외부 기판(미도시)에 실장될 수 있다. 이와 같이, 리드 프레임(30)의 제2 면(32)이 수직으로 절곡되고, 제2 면(32)의 단부(32a)가 베이스 플레이트(10)의 하면을 따라 절곡될 경우, 반도체 패키지(1)의 부피가 줄어들기 때문에 기판에 더 많은 반도체 패키지(1)를 실장할 수 있다는 장점이 있다.
도 7은 본 발명의 실시예에 따른 반도체 패키지에서 절연 기판 및 베이스 플레이트가 접합된 부분의 횡단면 및 종단면을 나타낸 사진이고, 도 8은 도 7의 반도체 패키지에 대하여 열충격 시험을 수행한 결과를 나타낸 사진이다.
도 7 및 도 8에 도시된 바에 의하면, 본 발명의 실시예에 따른 반도체 패키지(1)에 대하여 15분 동안 -55℃~+150℃의 범위의 열을 가하여 200cycles의 열충격 시험을 수행한 결과, 열충격 시험 이후에도 절연 기판(20) 및 베이스 플레이트(10)의 접합 부위에 문제가 발생하지 않는 것을 확인할 수 있다. 즉, 본 발명의 실시예에 따른 반도체 패키지(1)는 Cu 및 Be-Cu를 포함하는 금속 재질인 베이스 플레이트(10)를 사용하기 때문에, 열충격을 가하더라도 베이스 플레이트(10)와 절연 기판(20)의 접합 부위에 문제가 발생하지 않음을 확인할 수 있다.
이하, 도 9를 참조하여, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법에 대해서 설명하기로 한다.
도 9는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 도시한 흐름도이다.
본 발명의 실시예에 따른 반도체 패키지 제조방법은 도 9에 도시된 바와 같이, 베이스 플레이트(10)의 일면에 개구부(21)가 형성된 절연 기판(20)을 접합하는 단계(S10)와, 절연 기판(20)에 구비된 전극 패턴(22a,22b)에 리드 프레임(30)을 접합하는 단계(S20)를 포함하고, 베이스 플레이트(10)는 Cu 및 Be-Cu를 포함하는 금속 재질인 것을 특징으로 한다.
구리(Cu)는 열전도도가 400W/m·K이고, 베릴륨동(Be-Cu)은 구리에 소량의 베릴륨(Be), 일 예로 약 0.15~2.75%의 베릴륨이 합금된 재료이며, 열전도도가 200W/m·K 이상으로 높고, 내마모성이 뛰어나다. 이러한 구리 및 베릴륨동은 낮은 가격이면서도 열전도도가 우수하기 때문에 베이스 플레이트(10)로 사용될 경우 외부 온도 변화, 반도체 칩(40)에서 발생하는 열 등에 의해 절연 기판(20)과의 접합 부위에 문제가 발생하는 현상을 방지할 수 있다. 즉, 본 발명의 실시예에 따른 반도체 패키지(1)는 접합 부위에 대한 신뢰성을 보장할 수 있다는 효과가 있다.
한편, 본 발명의 실시예에 따른 반도체 패키지 제조방법은 개구부(21)에 의해 노출된 베이스 플레이트(10)의 영역에 반도체 칩(40)을 실장하는 단계를 포함할 수 있다. 여기서, 반도체 칩은 RF 칩일 수 있고, 베이스 플레이트(10)에 실장된 반도체 칩(40)은 절연 기판(20)의 개구부(21) 주위의 내측면에 의해 둘러싸일 수 있다.
이후에, 전극 패턴(22a,22b)에서 리드 프레임(30)이 접합되지 않은 부분과 반도체 칩(40)을 와이어(50)를 이용하여 전기적으로 연결시키는 단계를 더 포함할 수 있다. 이때, 와이어(50)는 금속 재질일 수 있고, 일 예로 백금, 금, 은, 구리 등에서 선택된 어느 1종 또는 2종 이상의 합금으로 이루어질 수 있다.
이와 같이, 본 발명의 실시예에 따른 반도체 패키지 제조방법은 Cu 및 Be-Cu를 포함하여 열전도도가 우수한 베이스 플레이트(10)에 반도체 칩(40)이 실장되기 때문에 반도체 칩(40)에서 발생하는 열을 신속하게 방열할 수 있고, 반도체 칩(40)을 보호하는 절연 기판(20)과 베이스 플레이트(10)의 접합 부분에 문제가 발생하지 않는다는 장점이 있다.
한편, 본 발명의 실시예에 따른 반도체 패키지 제조방법은 리드 프레임(30)에서 전극 패턴(22a,22b)에 접합되는 제1 면(31)으로부터 외측으로 연장 형성된 제2 면(32)을 수직으로 절곡시키는 단계와, 제2 면(32)의 단부(32a)를 베이스 플레이트(10)의 하면을 따라 절곡시키는 단계를 더 포함할 수 있다. 절곡된 제2 면(32)의 단부(32a)는 솔더링(Soldering)에 의해 외부 기판에 실장될 수 있다. 이와 같이 리드 프레임(30)의 제2 면(32)이 절곡될 경우, 반도체 패키지(1)의 부피가 줄어들기 때문에 기판에 더 많은 반도체 패키지를 실장할 수 있다는 장점이 있다.
이상과 같은 본 발명은 예시된 도면을 참조하여 설명되었지만, 기재된 실시 예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형될 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정 예 또는 변형 예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이며, 본 발명의 권리범위는 첨부된 특허청구범위에 기초하여 해석되어야 할 것이다.
1: 반도체 패키지 10: 베이스 플레이트
20: 절연 기판 21: 개구부
22a: 제1 전극 패턴 22b: 제2 전극 패턴
30: 리드 프레임 31: 제1 면
32: 제2 면 32a: 제2 면의 단부
40: 반도체 칩 50: 와이어
60: 케이싱부 61: 관통홈

Claims (18)

  1. 베이스 플레이트;
    상기 베이스 플레이트 상에 접합되며, 개구부가 형성된 절연 기판; 및
    상기 절연 기판에 구비된 전극 패턴에 접합되는 리드 프레임을 구비하고,
    상기 베이스 플레이트는 Cu 및 Be-Cu를 포함하는 금속 재질이며,
    상기 리드 프레임은,
    상기 전극 패턴에 접합되는 제1 면; 및
    상기 제1 면으로부터 외측으로 연장 형성된 제2 면을 구비하고,
    상기 제1 면의 폭은 상기 제2 면의 폭보다 넓고,
    상기 제2 면은 수직으로 절곡되어 상기 절연 기판의 외측면과 상기 베이스 플레이트의 외측면에 접하며,
    상기 제2 면의 단부는 상기 베이스 플레이트의 하면을 따라 절곡되어 상기 베이스 플레이트의 하면에 접하고,
    상기 절연 기판 및 상기 베이스 플레이트는 각각의 외측면이 서로 동일 평면을 형성하며,
    상기 베이스 플레이트의 외측면과 상기 제2 면이 접하는 면적은, 상기 절연 기판의 외측면과 상기 제2 면이 접하는 면적보다 넓게 형성된 반도체 패키지.
  2. 제1항에 있어서,
    상기 베이스 플레이트는 상기 개구부에 의해 노출된 영역에 반도체 칩이 실장된 반도체 패키지.
  3. 제2항에 있어서,
    상기 반도체 칩은 RF 칩인 반도체 패키지.
  4. 제2항에 있어서,
    상기 반도체 칩 및 상기 전극 패턴을 전기적으로 연결하는 와이어를 더 구비하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 와이어는 상기 전극 패턴에서 상기 리드 프레임이 접합되지 않은 부분에 연결되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 절연 기판은 상기 개구부를 사이에 두고 양측 상면에 상기 전극 패턴을 구비하는 반도체 패키지.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 절연 기판 상에 접합되어 상기 개구부의 상측 공간을 밀폐시키는 케이싱부를 더 구비하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 케이싱부의 하부는 상기 리드 프레임이 삽입되는 관통홈을 구비한 반도체 패키지.
  11. 제1항에 있어서,
    상기 베이스 플레이트의 열전도도는 200W/m·K 이상인 반도체 패키지.
  12. 제1항에 있어서,
    상기 절연 기판은 질화알루미늄 또는 산화알루미늄을 90~96중량% 포함하는 세라믹 재질인 반도체 패키지.
  13. 제1항에 있어서,
    상기 리드 프레임은 Fe-Ni 합금 또는 Fe-Ni-Co 합금으로 형성된 반도체 패키지.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
KR1020200175970A 2019-12-16 2020-12-16 반도체 패키지 및 이의 제조방법 KR102575288B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20190168175 2019-12-16
KR1020190168175 2019-12-16

Publications (2)

Publication Number Publication Date
KR20210076873A KR20210076873A (ko) 2021-06-24
KR102575288B1 true KR102575288B1 (ko) 2023-09-06

Family

ID=76476637

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200175970A KR102575288B1 (ko) 2019-12-16 2020-12-16 반도체 패키지 및 이의 제조방법

Country Status (4)

Country Link
US (1) US20230008518A1 (ko)
KR (1) KR102575288B1 (ko)
CN (1) CN115004365A (ko)
WO (1) WO2021125761A1 (ko)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4780572A (en) * 1985-03-04 1988-10-25 Ngk Spark Plug Co., Ltd. Device for mounting semiconductors
JP2952303B2 (ja) * 1988-11-15 1999-09-27 旭テクノグラス株式会社 複合型回路装置
EP0681741A4 (en) * 1993-11-29 1996-06-05 Rogers Corp ENCLOSURE FOR AN ELECTRONIC CHIP CARRIER AND PRODUCTION METHOD.
KR100242393B1 (ko) * 1996-11-22 2000-02-01 김영환 반도체 패키지 및 제조방법
KR100196994B1 (ko) * 1996-12-02 1999-07-01 윤종용 고 절연 내압 구조를 갖는 파워 트랜지스터 패키지
US6337228B1 (en) * 1999-05-12 2002-01-08 Amkor Technology, Inc. Low-cost printed circuit board with integral heat sink for semiconductor package
JP2001196488A (ja) * 1999-10-26 2001-07-19 Nec Corp 電子部品装置及びその製造方法
US20010038140A1 (en) * 2000-04-06 2001-11-08 Karker Jeffrey A. High rigidity, multi-layered semiconductor package and method of making the same
JP2002076197A (ja) * 2000-08-24 2002-03-15 Toshiba Corp 半導体装置用基板及び半導体装置
JP4475788B2 (ja) * 2000-10-10 2010-06-09 三洋電機株式会社 半導体装置の製造方法
KR20160101502A (ko) * 2015-02-17 2016-08-25 한국전자통신연구원 Rf 패키지 및 그 제조 방법
WO2017132462A1 (en) * 2016-01-28 2017-08-03 Kyocera International, Inc. Semiconductor packaging structure and package having stress release structure
KR101873274B1 (ko) 2016-03-02 2018-07-04 주식회사 위트 일체형 케이스가 구비된 rf패키지

Also Published As

Publication number Publication date
CN115004365A (zh) 2022-09-02
WO2021125761A1 (ko) 2021-06-24
US20230008518A1 (en) 2023-01-12
KR20210076873A (ko) 2021-06-24

Similar Documents

Publication Publication Date Title
CN111446217B (zh) 半导体装置
US10283432B2 (en) Molded package with chip carrier comprising brazed electrically conductive layers
US6261868B1 (en) Semiconductor component and method for manufacturing the semiconductor component
US20070029664A1 (en) Integrated circuit package and method of assembling the same
US20180233424A1 (en) Semiconductor package device
US20080029875A1 (en) Hermetically sealed semiconductor device module
JPH04162756A (ja) 半導体モジュール
US20120235293A1 (en) Semiconductor device including a base plate
JP2009283741A (ja) 半導体装置
JPH065401A (ja) チップ型抵抗素子及び半導体装置
JP2001210777A (ja) 半導体装置
JP2012248658A (ja) 半導体装置
US7566967B2 (en) Semiconductor package structure for vertical mount and method
JP6095303B2 (ja) 半導体装置および半導体装置の製造方法
KR102588854B1 (ko) 파워모듈 및 그 제조방법
JP2016143846A (ja) 半導体装置
KR102575288B1 (ko) 반도체 패키지 및 이의 제조방법
JP2021082714A (ja) 半導体装置
US20220238426A1 (en) Packaged electronic devices having dielectric substrates with thermally conductive adhesive layers
JP2015026667A (ja) 半導体モジュール
US20240021487A1 (en) Semiconductor device package
US20240243097A1 (en) Power module package structure
US20200266122A1 (en) Electronic Chip Reliably Mounted with Compressive Strain
JP3283119B2 (ja) 回路基板
JP2004022627A (ja) 電力増幅半導体装置用パッケージとその製造方法およびそれを用いた電力増幅半導体装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)