KR102574502B1 - 전력 반도체 소자의 제조 방법 - Google Patents

전력 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 전력 반도체 소자의 제조 방법을 개시한다. 그의 제조 방법은 기판 상에 하부 활성 층을 형성하는 단계와, 상기 하부 활성 층의 양측들 상에 상부 활성 층을 형성하는 단계와, 상기 상부 활성 층 및 상기 하부 활성 층 상에 소스 전극, 드레인 전극, 및 게이트 전극을 형성하는 단계와, 상기 기판 및 상기 하부 활성 층을 관통하여 상기 하부 활성 층의 하부 면에 연결되는 방열 및 전기적 접지 전극을 형성하는 단계를 포함한다. 상기 상부 활성 층은 상기 하부 활성 층의 일부를 노출시키는 마스크 막을 차폐 막으로 이용한 선택적 증착 방법에 의해 고농도로 도핑된 에피텍셜 성장될 수 있다.

Description

전력 반도체 소자의 제조 방법{method for manufacturing power semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는 전력 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 전력 반도체 소자는 고전압의 전력을 변환 및 제어할 수 있다. 전력 반도체 소자는 송배전, 가전, 산업 및 수송기기 등에 사용될 수 있도록 고내압(high voltage resistance) 및 고효율 특성을 가질 수 있다.
차세대 전력 소자 및 전력 집적회로의 출현으로 전력전자 시스템의 효율성과 전력 밀도는 크게 향상되고 있다. 그럼에도 불구하고, 전력 반도체 소자는 높은 동작 전압, 큰 전류 밀도, 빠른 스위칭 속도, 낮은 에너지 손실 등의 개선 사항을 가질 수 있다. 전력 반도체 소자는 실리콘(Si), 실리콘 탄화물(SiC), 또는 갈륨 질화물(GaN) 등의 광대역 밴드갭 반도체 물질을 포함할 수 있다. 또한, 전력 반도체 소자는 갈륨 산화물(Ga2O3) 또는 다이아몬드와 같은 초광대역 밴드갭 반도체 물질을 더 포함할 수 있다.
본 발명의 해결 과제는, 활성 층과 전극들 사이의 오믹 저항을 감소시킬 수 있는 전력 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명은 전력 반도체 소자의 제조 방법을 개시한다. 그의 제조 방법은 기판 상에 하부 활성 층을 형성하는 단계; 상기 하부 활성 층의 양측들 상에 상부 활성 층을 형성하는 단계; 상기 상부 활성 층 및 상기 하부 활성 층 상에 소스 전극, 드레인 전극, 및 게이트 전극을 형성하는 단계; 및 상기 기판 및 상기 하부 활성 층을 관통하여 상기 하부 활성 층의 하부 면에 연결되는 접지 전극을 형성하는 단계를 포함한다. 여기서, 상기 상부 활성 층은 상기 하부 활성 층의 일부를 노출시키는 마스크 막을 차폐 막으로 이용한 선택적 증착 방법에 의해 에피텍셜 성장될 수 있다.
일 예에 따르면, 상기 상부 활성 층을 형성하는 단계는: 상기 하부 활성 층의 중심 상에 상기 마스크 막을 형성하는 단계; 상기 마스크 막으로부터 노출되는 상기 하부 활성 층의 양측들 상에 상기 상부 활성 층을 증착하는 단계; 및 상기 상부 활성 층의 일부를 제거하는 단계를 포함할 수 있다.
일 예에 따르면, 상기 상부 활성 층을 형성하는 단계는: 상기 하부 활성 층 상에 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
일 예에 따르면, 상기 게이트 절연막은 상기 상부 활성 층의 일부 상에 형성될 수 있다.
일 예에 따르면, 상기 게이트 절연막은 상기 하부 활성 층과 상기 마스크 막 사이에 형성될 수 있다.
일 예에 따르면, 상기 게이트 절연막은 원자층 증착(ALD) 방법으로 형성된 알루미늄 산화물(Al2O3) 또는 하프늄 산화물(HfO2)을 포함할 수 있다.
일 예에 따르면, 상기 마스크 막은 PECVD 방법으로 형성된 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
일 예에 따르면, 상기 하부 활성 층 및 상기 상부 활성 층의 각각은 Mist-CVD 공정, MBE 공정 또는 HVPE 공정으로 형성된 알파 갈륨 산화물(α-Ga2O3)을 포함할 수 있다.
일 예에 따르면, 상기 상부 활성 층은 주석(Sn) 또는 실리콘(Si)을 함유할 수 있다.
일 예에 따르면, 상기 주석 또는 상기 실리콘은 1X1019 내지 5X1019 EA/cm3의 도핑 농도를 가질 수 있다.
일 예에 따르면, 상기 기판은 사파이어를 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 전력 반도체 소자의 제조 방법은 하부 활성 층 상에 에피텍셜 성장된 상부 활성 층을 이용하여 상기 하부 활성 층과 소스 전극 사이, 및 상기 하부 활성 층과 드레인 전극들 사이의 오믹 저항을 감소시킬 수 있다.
도 1은 본 발명의 개념에 따른 전력 반도체 소자의 제조 방법을 보여주는 플로우 챠트이다.
도 2 내지 도 8은 도 1의 방법을 통해 형성되는 전력 반도체 소자의 공정 단면도들이다.
도 9는 도 6의 상부 활성 층을 형성하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 10은 본 발명의 전력 반도체 소자의 제 1 전류 전압 특성과 일반적인 반도체 소자의 제 2 전류 전압 특성의 일 예를 보여주는 그래프들이다.
도 11은 도 6의 상부 활성 층을 형성하는 단계의 일 예를 보여준다.
도 12 내지 도 17은 본 발명의 전력 반도체 소자의 공정 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 명세서에서 활성 층, 소스 전극, 게이트 전극, 드레인 전극은 반도체 분야에서 주로 사용되는 의미로 이해될 수 있을 것이다. 바람직한 실시 예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다.
도 1은 본 발명의 개념에 따른 전력 반도체 소자의 제조 방법을 보여준다. 도 2 내지 도 8은 도 1의 방법을 통해 형성되는 전력 반도체 소자의 공정 단면도들이다.
도 1 및 도 2를 참조하면, 기판(10) 상에 하부 활성 층(20)을 형성한다(S10). 기판(10)은 그의 격자 부정합을 이용하여 고성능의 하부 활성 층(20)을 격자 결함 없이 형성시킬 수 있다. 예를 들어, 기판(10)은 사파이어를 포함할 수 있다.
하부 활성 층(20)은 MBE(Molecule Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy), MOCVD(Metal Organic Chemical Vapor Deposition), mist-CVD 공정의 에피텍셜 성장 방법으로 형성된 알파 갈륨 산화물(α-Ga2O3)을 포함할 수 있다. MBE 공정은 산소 라디컬 또는 오존의 공정 가스에 의해 수행될 수 있다. HVPE 공정은 MBE 공정보다 높은 생산성을 가질 수 있다. 하부 활성 층(20)은 불순물을 함유할 수 있다. 알파 갈륨 산화물(α-Ga2O3)은 베타 갈륨 산화물(β-Ga2O3)의 격자 상수보다 작은 격자 상수를 갖고, 기판(10)에 대해 베타 갈륨 산화물(β-Ga2O3)의 접착력보다 높은 접착력을 가질 수 있다. 활성 층(20)은 약 4X1017 cm-3 내지 약 5X1018 cm-3의 도핑 농도를 갖는 주석(Sn) 또는 실리콘(Si)을 함유할 수 있다. 하부 활성 층(20)은 약 100nm 내지 약 300nm의 두께를 가질 수 있다.
도 1 및 도 3 내지 도 6을 참조하면, 하부 활성 층(20)의 양측들 상에 상부 활성 층(30)을 형성한다(S20). 상부 활성 층(30)은 하부 활성 층(20)의 물질과 동일한 물질을 포함할 수 있다. 예를 들어, 상부 활성 층(30)은 알파 갈륨 산화물(α-Ga2O3)을 포함할 수 있다.
도 9는 도 6의 상부 활성 층(30)을 형성하는 단계(S20)의 일 예를 보여준다.
도 3 및 도 9를 참조하면, 하부 활성 층(20)의 중심 상에 마스크 막(32)을 형성한다(S22). 마스크 막(32)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 형성된 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 마스크 막(32)은 약 300nm 내지 약 500nm의 두께를 가질 수 있다. 마스크 막(32)은 리소그래피 공정 및 식각 공정에 의해 패터닝될 수 있다. 리소그래피 공정은 포토리소그래피 공정 또는 이빔 리소그래피 공정을 포함할 수 있다. 식각 공정은 ICP RIE(Inductive Coupled Plasma Reactive Ion Etching) 공정을 포함할 수 있다. 마스크 막(32)은 하부 활성 층(20)의 양측들을 노출시킬 수 있다.
도 4 및 도 9를 참조하면, 마스크 막(32)으로부터 노출되는 하부 활성 층(20)의 양측들 상에 상부 활성 층(30)을 증착한다(S24).
상부 활성 층(30)은 하부 활성 층(20)의 물질과 동일한 물질을 포함할 수 있다. 예를 들어, 상부 활성 층(30)은 MBE 또는 HVPE 공정의 에피텍셜 성장 방법으로 형성된 알파 갈륨 산화물(α-Ga2O3)을 포함할 수 있다. 일 예에 따르면, 상부 활성 층(30)은 마스크 막(32)을 차폐 막(blocking layer)으로 이용한 선택적 증착 방법에 의해 에피텍셜 성장(epitaxially grown)될 수 있다. 상부 활성 층(30)은 약 10nm 내지 약 100nm의 두께를 가질 수 있다. 상부 활성 층(30)은 하부 활성 층(20) 내의 불순물 보다 많은 불순물을 함유할 수 있다. 예를 들어, 상부 활성 층(30)은 약 1X1019 cm-3 내지 약 5X1019 cm-3의 도핑 농도를 갖는 주석(Sn) 또는 실리콘(Si)을 함유할 수 있다.
도 5 및 도 9를 참조하면, 상부 활성 층(30)의 일부를 제거한다(S26). 상부 활성 층(30)은 ICP RIE(Inductive Coupled Plasma Reactive Ion Etching) 공정에 의해 제거될 수 있다. ICP RIE 공정의 식각 가스는 BCl3 또는 Cl2를 포함할 수 있다. 상부 활성 층(30)의 상부 면은 마스크 막(32)의 상부 면과 공면(coplanar with)을 이룰 수 있다. 이와 달리, 상부 활성 층(30)은 CMP(Chemical Mechanical Polishing) 공정에 의해 평탄화될 수 있으며, 본 발명은 이에 한정되지 않는다. 이후, 마스크 막(32)은 제거될 수 있다. 마스크 막(32)은 SF6 또는 CF4를 식각 가스로 사용한 ICP RIE 공정에 의해 제거될 수 있다.
도 6 및 도 9를 참조하면, 상부 활성 층(30)의 일부 및 하부 활성 층(20) 상에 게이트 절연막(40)을 형성한다(S28). 게이트 절연막(40)은 원자층 증착(Atomic Layer Deposition) 방법에 의해 형성된 금속 산화물을 포함할 수 있다. 예를 들어, 게이트 절연막(40)은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 스트론튬티타늄 산화물(SrTiO3), 또는 바륨 티타늄 산화물(BaTiO3)을 포함할 수 있다. 게이트 절연막(40)은 약 10nm 내지 약 50nm의 두께를 가질 수 있다.
도 1 및 도 7을 참조하면, 상부 활성 층(30) 및 게이트 절연막(40) 상에 소스 전극(52), 게이트 전극(54), 및 드레인 전극(56)을 형성한다(S30). 소스 전극(52), 게이트 전극(54), 및 드레인 전극(56)은 e-beam 증착 방법으로 형성된 티타늄(Ti), 플라티늄(Pt), 니켈(Ni) 및 금(Au)의 금속을 포함할 수 있다. 티타늄(Ti), 플라티늄(Pt), 니켈(Ni) 및 금(Au)의 금속은 리소그래피 공정, 리프트-오프 공정 및 식각 공정에 의해 패터닝될 수 있다. 소스와 드레인 전극의 저저항 열처리 오믹 접촉용으로 Ti/Au와 Ti/Pt/Au 다층 구조를 가질 수 있으며, 게이트 전극용으로 Ti/Au, Ti/Pt/Au Pt/Au 또는 Ni/Au 구조를 가질 수 있다. 여기서 티타늄(Ti)은 소스 전극(52)과 드레인 전극(56)에서는 오믹콘텍 형성과 계면 접착 금속으로서 상부 활성 층(30) 또는 게이트 절연막(40)층과의 접착력을 증가시키고, 플라티늄(Pt)와 니켈(Ni)은 게이트 전극(54)으로만 사용할 수 있다. 금(Au)은 티타늄(Ti), 니켈(Ni), 플라티늄(Pt) 상에 형성되어 전기전도도 향상을 위한 덥개 층(cap layer)으로 기능할 수 있다.
소스 전극(52) 및 드레인 전극(56)은 상부 활성 층(30) 상에 형성되고, 게이트 전극(54)은 게이트 절연막(40) 상에 형성될 수 있다. 소스 전극(52), 게이트 전극(54), 및 드레인 전극(56)의 각각은 약 20nm 내지 약 50nm의 두께를 가질 수 있다.
이와 달리, 소스 전극(52) 및 드레인 전극(56)은 게이트 전극(54) 보다 앞서 형성될 수 있다. 소스 전극(52) 및 드레인 전극(56)은 티타늄(Ti), 백금(Pt), 및 금(Au)의 적층 구조를 가질 수 있다. 백금(Pt)은 확산 장벽 층으로 기능할 수 있다. 소스 전극(52) 및 드레인 전극(56)은 열처리될 수 있다. 소스 전극(52) 및 드레인 전극(56)의 열처리 공정은 약 450℃ 내지 약 600℃의 상한선을 갖는 RTA(Rapid Thermal Annealing) 공정을 포함할 수 있다. 열처리 공정은 질소(N2) 분위기에서 수행될 수 있다. 이후, 게이트 전극(54)은 소스 전극(52) 및 드레인 전극(56) 사이의 게이트 절연막(40) 상에 형성될 수 있다. 게이트 전극(54)은 니켈(Ni) 및 금(Au)을 더 포함할 수 있다.
도 1 및 도 8을 참조하면, 상부 활성 층(30)의 하부 면에 접하는 접지 전극(60)을 형성한다(S40). 접지 전극(60)은 기판(10) 및 하부 활성 층(20)을 관통할 수 있다. 기판(10) 및 하부 활성 층(20)의 일부는 ICP RIE 공정에 의해 제거되어 상부 활성 층(30)의 하부 면의 일부를 노출하는 홀을 형성시킬 수 있다. 접지 전극(60)은 홀 내에 형성될 수 있다. 접지 전극(60)은 열 전도도가 높은 금(Au) 또는 구리(Cu)를 포함할 수 있다. 기판(10)은 래핑(lapping) 또는 연마(polishing) 방법에 의해 얇아(thinned)질 수 있다.
도시되지는 않았지만, 기판(10) 및 하부 활성 층(20)은 레이저 리프트 오프(Laser Lift-Off) 방법에 의해 분리될 수 있다. 예를 들어, 기판(10)은 자외선의 레이저 광을 흡수하고, 하부 활성 층(20)은 상기 레이저 광을 투과할 수 있다. 기판(10)과 하부 활성 층(20)의 경계면은 용융되거나 분해되고, 기판(10)은 하부 활성 층(20)으로부터 분리될 수 있다. 이후, 하부 활성 층(20)은 금속, SiC, AlN, 또는 다이아몬드의 방열 기판 상에 접합될 수 있다. 방열 기판은 하부 활성 층(20)의 방열 특성을 개선할 수 있다.
도 10은 본 발명의 전력 반도체 소자의 제 1 전류 전압 특성(80)과 일반적인 전력 반도체 소자의 제 2 전류 전압 특성(70)의 일 예를 보여준다.
도 8 및 도 10을 참조하면, 본 발명의 전력 반도체 소자의 제 1 전류 전압 특성(80)은 일반적인 전력 반도체 소자의 제 2 전류 전압 특성(70) 보다 우수할 수 있다. 예를 들어, 본 발명의 전력 반도체 소자는 일반적인 전력 반도체 소자 보다 높은 전류 밀도를 가질 수 있다. 전류 밀도는 활성 층과 전극들 사이의 오믹 저항에 반비례할 수 있다. 일반적인 전력 반도체 소자의 상부 활성 층은 아몰퍼스 갈륨 산화물 또는 폴리 갈륨 산화물을 포함할 수 있다. 선택적으로 주석(Sn) 또는 실리콘(Si) 이온으로 1X1019 cm-3 내지 약 5X1019 cm-3의 고농도로 도핑되어 에피텍셜 성장된 알파 갈륨 산화물(α-Ga2O3)을 포함한 상부 활성 층(30)은 하부 활성 층(20)과 소스 전극(52) 사이, 및 상기 하부 활성 층(20)과 드레인 전극(56) 사이의 오믹 저항을 감소시킬 수 있다.
도 11은 도 6의 상부 활성 층(30)을 형성하는 단계(S20)의 일 예를 보여준다. 도 12 내지 도 17은 본 발명의 전력 반도체 소자의 공정 단면도들이다.
도 11 및 도 12를 참조하면, 하부 활성 층(20) 상에 게이트 절연막(40)을 형성한다(S21). 게이트 절연막(40)은 원자층 증착(Atomic Layer Deposition) 방법에 의해 형성된 금속 산화물을 포함할 수 있다. 게이트 절연막(40)은 기판(10) 상부 면의 전면에 증착될 수 있다.
다음, 게이트 절연막(40) 상에 마스크 막(32)을 형성한다(S22). 마스크 막(32)은 PECVD 방법으로 형성된 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 이후, 마스크 막(32) 및 게이트 절연막(40)은 리소그래피 공정 및 식각 공정에 의해 패터닝되어 하부 활성 층(20)의 양측들을 노출할 수 있다.
도 11 및 도 13을 참조하면, 마스크 막(32) 및 게이트 절연막(40)으로부터 노출되는 하부 활성 층(20)의 양측들 상에 상부 활성 층(30)을 증착한다(S24). 상부 활성 층(30)은 마스크 막(32) 및 게이트 절연막(40)을 차폐 막으로 이용한 선택적 증착 방법에 의해 에피텍셜 성장(epitaxially grown)될 수 있다.
도 11 및 도 14를 참조하면, 상부 활성 층(30)의 일부를 제거한다(S26).
도 11 및 도 15를 참조하면, 마스크 막(32)의 일부를 제거하여 트렌치(53)를 형성한다(S29). 트렌치(53)는 마스크 막(32)의 리소그래피 공정 및 식각 공정에 의해 형성될 수 있다. 식각 공정은 ICP RIE 공정을 포함할 수 있다. 트렌치(53)는 게이트 절연막(40) 상부 면의 일부를 노출할 수 있다. 게이트 절연막(40)은 ICP RIE 공정 중에 식각 정지막으로 사용될 수 있다. 트렌치(53)는 게이트 절연막(40)의 중심 상에 형성될 수 있다.
도 1 및 도 16을 참조하면, 상부 활성 층(30) 상에 소스 전극(52) 및 드레인 전극(56)을 형성하고, 트렌치(53) 내에 게이트 전극(54)을 형성한다(S30). 소스 전극(52) 및 드레인 전극(56)은 게이트 전극(54) 보다 먼저 형성되거나 상기 게이트 전극(54)과 동시에 형성될 수 있다. 본 발명은 이에 한정되지 않는다.
도 1 및 도 17을 참조하면, 기판(10) 및 하부 활성 층(20)을 관통하여 상부 활성 층(30)의 하부 면에 접하는 접지 전극(60)을 형성한다(S40). 접지 전극(60)은 기판(10) 및 하부 활성 층(20)의 리소그래피 공정, 식각 공정, 및 금속 증착 공정에 의해 형성될 수 있다. 포토레지스트 패턴(미도시)은 리소그래피 공정을 통해 기판(10)의 하부 면 상에 형성될 수 있다. 포토레지스트 패턴을 식각 마스크로 사용한 ICP RIE 공정을 통해, 기판(10) 및 하부 활성 층(20)의 일부가 제거되어 홀이 형성될 수 있다. 접지 전극(60)은 홀 내에 형성될 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 위에서 설명한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.

Claims (11)

  1. 기판 상에 하부 활성 층을 형성하는 단계;
    상기 하부 활성 층의 양측들 상에 상부 활성 층을 형성하는 단계;
    상기 상부 활성 층 및 상기 하부 활성 층 상에 소스 전극, 드레인 전극, 및 게이트 전극을 형성하는 단계; 및
    상기 기판 및 상기 하부 활성 층을 관통하여 상기 하부 활성 층의 하부 면에 연결되는 접지 전극을 형성하는 단계를 포함하고,
    상기 상부 활성 층은 상기 하부 활성 층의 일부를 노출시키는 마스크 막을 차폐 막으로 이용한 선택적 증착 방법에 의해 에피텍셜 성장되고,
    상기 상부 활성 층을 형성하는 단계는:
    상기 하부 활성 층의 중심 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 마스크 막을 형성하는 단계;
    상기 마스크 막으로부터 노출되는 상기 하부 활성 층의 양측들 상에 상기 상부 활성 층을 증착하는 단계; 및
    상기 상부 활성 층 및 상기 마스크 막의 일부를 순차적으로 제거하여 상기 게이트 절연막의 중심을 노출하는 단계를 포함하는 전력 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 게이트 절연막은 원자층 증착 방법으로 형성된 알루미늄 산화물 또는 하프늄 산화물을 포함하는 전력 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 마스크 막은 PECVD방법으로 형성된 실리콘 산화물 또는 실리콘 질화물을 포함하는 전력 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 하부 활성 층 및 상기 상부 활성 층의 각각은 Mist-CVD 방법, MBE 공정, MOCVD 공정, 또는 HVPE 공정으로 형성된 알파 갈륨 산화물(α-Ga2O3)을 포함하는 전력 반도체 소자의 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 상부 활성 층은 주석 또는 실리콘을 함유하는 전력 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 주석 또는 상기 실리콘은 1X1019 내지 5X1019 EA/cm3의 도핑 농도를 갖는 전력 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 기판은 사파이어, 실리콘(Si), 탄화 규소(SiC),질화알루미늄(AlN), 또는 다이아몬드를 포함하는 전력 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170032642A (ko) * 2015-09-15 2017-03-23 서울반도체 주식회사 노멀리-오프 상태를 구현하는 질화물계 트랜지스터 및 이의 제조 방법
KR20190027700A (ko) * 2017-09-07 2019-03-15 한국전자통신연구원 전계효과 트랜지스터
KR102201924B1 (ko) * 2020-08-13 2021-01-11 한국세라믹기술원 도펀트 활성화 기술을 이용한 전력반도체용 갈륨옥사이드 박막 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100255646A1 (en) * 2007-09-14 2010-10-07 Transphorm Inc. Iii-nitride devices with recessed gates

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