KR102571901B1 - 광 감응형 소자로 동작하는 수직형 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명인 광 감응형 소자로 동작하는 수직형 박막 트랜지스터는, 판, 기판의 상부에 배치되는 제1 전극층, 제1 전극층의 상부에 배치되는 절연층, 절연층을 표면 처리하여 형성되며 절연층의 상부에 배치되는 계면층, 계면층의 상부에 배치되며 투과 전극층과 투과 전극층에 형성되어 전하의 이동경로를 제공하고 표면 처리 또는 투과 전극층의 증착 속도 또는 두께 제어에 의해 형상이 변화하는 적어도 하나의 핀홀을 포함하는 제2 전극층, 제2 전극층의 상부에 배치되며 광을 흡수하는 광활성층 및 광활성층 상부에 배치되는 제3 전극층을 포함한다.
Description
본 발명은 광 감응형 소자로 동작하는 수직형 박막 트랜지스터 및 그 제조방법에 관한 것이다.
박막 트랜지스터는 일반적으로 대면적 기판 위에 형성될 수 있는 장점이 있어 이미지센서 및 스마트카드로 개발되거나 전계발광(electroluminescence: EL) 디스플레이의 풀-컬러(full color) 구동에 응용되고 있다.
일반적으로 박막 트랜지스터 중 전계 효과 트랜지스터(field effect transistor, FET)는 접합형 전계 효과 트랜지스터, 금속-산화물-반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor, MOSFET) 및 GaAs형 전계 효과 트랜지스터의 세 종류로 크게 나눌 수 있다. 최근에는 금속-산화물-반도체 전계 효과 트랜지스터가 가장 많이 이용되고 있다.
고분자 재료에 대한 연구가 활발해짐에 따라 박막 트랜지스터에 대해서 많은 연구가 진행 중에 있다. 박막 트랜지스터는 인쇄 기술과 같은 간단한 기술에 의해 제조됨으로써 제조 비용이 저렴할 뿐만 아니라 가요성 기판들(flexible substrates)과의 호환성이 양호한 이점이 있다.
또한, 수직형 박막 트랜지스터 구조가 최근에 연구된다. 수직형 박막 트랜지스터는 기존의 수평형 박막 트랜지스터에 비해 소스 전극 및 드레인 전극 간의 향상된 전압-전류 특성을 보인다.
즉, 수직형 박막 트랜지스터는 기존의 수평형 박막 트랜지스터에 비해 저전압으로 높은 전류 구동 효율을 얻을 수 있을 뿐만 아니라 적은 용량의 배터리로 장시간 사용할 수 있다. 또한, 채널 길이가 짧아서 고속 스위칭에 적합하며 소형화할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 적층 구조물에 표면 처리를 수행하여 핀홀의 형상을 변화시키고, 이를 통해 향상된 전류 구동 효율을 얻기 위함이다.
또한, 본 발명이 해결하고자 하는 기술적 과제는 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 투과 전극층의 증착 속도 또는 두께를 제어하여 핀홀 형상을 변화시키고, 이를 통해 향상된 전류 구동 효율을 얻기 위함이다.
본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터는, 기판, 기판의 상부에 배치되는 제1 전극층, 제1 전극층의 상부에 배치되는 절연층, 절연층을 표면 처리하여 형성되며 절연층의 상부에 배치되는 계면층, 계면층의 상부에 배치되며 투과 전극층과 투과 전극층에 형성되어 전하의 이동경로를 제공하고 표면 처리 또는 투과 전극층의 증착 속도 또는 두께 제어에 의해 형상이 변화하는 적어도 하나의 핀홀을 포함하는 제2 전극층, 제2 전극층의 상부에 배치되며 광을 흡수하는 광활성층 및 광활성층 상부에 배치되는 제3 전극층을 포함한다.
또한, 본 발명의 한 실시예에 따른 제1 전극층은 게이트 전극(gate electrode)이고 제2 전극층은 소스 전극(source electrode)이고 제3 전극층은 드레인 전극(drain electrode)이다.
또한, 본 발명의 한 실시예에 따른 광반응 또는 화학반응 중 적어도 하나를 이용한 표면 처리를 통해 절연층의 상부의 계면 에너지를 변화시켜 계면층을 형성하고, 계면 에너지의 변화에 의해 투과 전극층의 높이, 가로 및 세로 길이와 투과 전극층 사이의 이격거리 중 적어도 하나가 변화시켜 적어도 하나의 핀홀의 형상을 변화시킨다.
또한, 본 발명의 한 실시예에 따른 계면에너지 조절 고분자 또는 자기조립단층막(Self Assembled Monolayer) 중 적어도 하나를 이용한 표면 처리를 통해 절연층 상부의 계면 에너지를 변환시켜 계면층을 형성하고, 계면 에너지의 변화에 의해 투과 전극층의 높이, 가로 및 세로 길이와 투과 전극층 사이의 이격거리 중 적어도 하나가 변화시켜 적어도 하나의 핀홀의 형상을 변화시킨다.
또한, 본 발명의 한 실시예에 따른 투과 전극층의 증착 속도 또는 두께 제어에 의해 투과 전극층의 높이, 가로 및 세로 길이와 투과 전극층 사이의 이격거리 중 적어도 하나가 변화시켜 적어도 하나의 핀홀의 형상을 변화시킨다.
또한, 본 발명의 한 실시예에 따른 광반응을 이용한 표면처리는 UV O3 또는 O2 플라즈마 처리를 이용한 자외선 및 플라즈마 조사를 포함하고, 화학반응을 이용한 표면처리는 카르보닐기, 카르복실기, 하이드록실기, 시안기, 실리콘, 또는 불소 화합물을 이용한 표면 처리를 포함한다.
또한, 본 발명의 한 실시예에 따른 계면에너지 조절 고분자를 이용한 표면 처리는 폴리에테르이미드(PEI), 폴리에텔에텔케톤(PEEK), 폴리페닐렌설파이드(PPS), 폴리에테르설폰(PES), 폴리메틸 메타크릴레이트(PMMA), 폴리염화 비닐(PVC), 폴리스타이렌(PS), 폴리프로필렌(PP), 폴리비닐리덴 플루오라이드(PVDF), 폴리디메틸실록산(PDMS), 폴리테트라플루오로에틸렌(PTFE), 폴리에틸렌이민(PEI), 폴리플루오렌(PF) 중 어느 하나를 이용한 표면 처리를 포함한다.
또한, 본 발명의 한 실시예에 따른 자기조립단층막을 이용한 표면 처리는 알킬(Alkyl), 알카인(Alkyne), 다이아세틸렌(Diacetylene), 아릴(Aryl), 에스터(Ester), 파이렌(Pyrene), 아조벤젠(Azobenzene), 에폭사이드(Epoxide), 알켄(Alkene) 중 어느 하나의 치환기를 가지는 자기조립단층막을 이용한 표면 처리를 포함한다.
또한, 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터는, 기판, 기판의 상부에 배치되는 제1 전극층, 제1 전극층의 상부에 배치되는 절연층, 절연층의 상부에 배치되며 투과 전극층과 투과 전극층에 형성되어 전하의 이동경로를 제공하고 투과 전극층의 증착 속도 또는 두께 제어에 의해 형상이 변화하는 적어도 하나의 핀홀을 포함하는 제2 전극층, 제2 전극층의 상부에 배치되며 광을 흡수하는 광활성층 및 광활성층의 상부에 배치되는 제3 전극층을 포함한다.
또한, 본 발명의 한 실시예에 따른 기판을 배치하는 단계, 기판의 상부에 제1 전극층을 형성하는 단계, 제1 전극층의 상부에 절연층을 형성하는 단계, 절연층을 표면 처리하여 절연층의 상부에 계면층을 형성하는 단계, 계면층의 상부에 투과 전극층과 표면 처리 또는 투과 전극층의 증착 속도 또는 두께 제어에 의해 형상이 변화하는 적어도 하나의 핀홀을 포함하는 제2 전극층을 형성하는 단계, 제2 전극층의 상부에 광을 흡수하는 광활성층을 형성하는 단계 및 광활성층의 상부에 제3 전극층을 형성하는 단계를 포함한다.
또한, 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터는, 기판, 기판의 상부에 배치되며 광을 흡수하는 광활성층, 광활성층의 상부에 배치되는 투과층, 투과층을 표면 처리하여 형성되며 투과층의 상부에 배치되는 계면층, 계면층의 상부에 배치되며 투과 전극층과 투과 전극층에 형성되어 전하의 이동경로를 제공하고 표면 처리 또는 투과 전극층의 증착 속도 또는 두께 제어에 의해 형상이 변화하는 적어도 하나의 핀홀을 포함하는 제2 전극층, 제2 전극층의 상부에 배치되는 활성층 및 활성층의 상부에 배치되는 제3 전극층을 포함한다.
또한, 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터는, 기판과 광활성층의 사이에 배치되며 기판의 상부에 배치되는 제1 전극층 및 제1 전극층과 광활성층 사이에 배치되며 제1 전극층의 상부에 배치되는 절연층을 더 포함한다.
또한, 본 발명의 한 실시예에 따른 광반응 또는 화학반응 중 적어도 하나를 이용한 표면 처리를 통해 투과층의 상부의 계면 에너지를 변화시켜 계면층을 형성하고, 계면 에너지의 변화에 의해 투과 전극층의 높이, 가로, 및 세로 길이와 투과 전극층 사이의 이격거리 중 적어도 하나가 변화시켜 적어도 하나의 핀홀의 형상을 변화시킨다.
또한, 본 발명의 한 실시예에 따른 계면에너지 조절 고분자 또는 자기조립단층막(Self Assembled Monolayer) 중 적어도 하나를 이용한 표면 처리를 통해 투과층 상부의 계면 에너지를 변화시켜 계면층을 형성하고, 계면 에너지의 변화에 의해 투과 전극층의 높이, 가로 및 세로 길이와 투과 전극층 사이의 이격거리 중 적어도 하나가 변화시켜 적어도 하나의 핀홀의 형상을 변화시킨다.
또한, 본 발명의 한 실시예에 따른 투과 전극층의 증착 속도 또는 두께 제어에 의해 적어도 하나의 투과 전극층의 높이, 가로 및 세로 길이와 투과 전극층 사이의 이격거리 중 적어도 하나가 변화시켜 적어도 하나의 핀홀의 형상을 변화시킨다.
또한, 본 발명의 한 실시예에 따른 제1 전극층은 게이트 전극(gate electrode)이고 제2 전극층은 소스 전극(source electrode)이고 제3 전극층은 드레인 전극(drain electrode)이다.
또한, 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법은, 기판을 배치하는 단계, 기판의 상부에 광을 흡수하는 광활성층을 형성하는 단계, 광활성층의 상부에 투과층을 형성하는 단계, 투과층을 표면 처리하여 투과층의 상부에 계면층을 형성하는 단계, 계면층의 상부에 투과 전극층과 표면 처리 또는 투과 전극층의 증착 속도 또는 두께 제어에 의해 형상이 변화하는 적어도 하나의 핀홀을 포함하는 제2 전극층을 형성하는 단계, 제2 전극층의 상부에 활성층을 형성하는 단계 및 활성층의 상부에 제3 전극층을 형성하는 단계를 포함한다.
또한, 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법은, 기판과 광활성층 사이에 제1 전극층을 형성하는 단계 및 제1 전극층과 광활성층 사이에 절연층을 형성하는 단계를 더 포함한다.
본 발명에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터 및 그 제조방법은 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 적층 구조물에 표면 처리를 수행하여 핀홀의 형상을 변화시키고 향상된 전류 구동 효율을 얻을 수 있다.
또한, 본 발명에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터 및 그 제조방법은 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 투과 전극층의 증착 속도 또는 두께를 제어하여 핀홀 형상을 변화시키고 향상된 전류 구동 효율을 얻을 수 있다.
도 1은 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 수직 단면도이다.
도 2는 본 발명의 한 실시예에 따른 도 1의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법에 관한 도면이다.
도 3은 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 수직 단면도이다.
도 4는 본 발명의 한 실시예에 따른 도 1 및 도 3의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법에 관한 흐름도이다.
도 5는 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 수직 단면도이다.
도 6은 본 발명의 한 실시예에 따른 도 5의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법에 관한 도면이다.
도 7은 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 수직 단면도이다.
도 8은 본 발명의 한 실시예에 따른 도 5 및 도 7의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법에 관한 흐름도이다.
도 9는 본 발명의 한 실시예에 따른 핀홀의 형상을 제어한 실험결과이다.
도 2는 본 발명의 한 실시예에 따른 도 1의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법에 관한 도면이다.
도 3은 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 수직 단면도이다.
도 4는 본 발명의 한 실시예에 따른 도 1 및 도 3의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법에 관한 흐름도이다.
도 5는 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 수직 단면도이다.
도 6은 본 발명의 한 실시예에 따른 도 5의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법에 관한 도면이다.
도 7은 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 수직 단면도이다.
도 8은 본 발명의 한 실시예에 따른 도 5 및 도 7의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법에 관한 흐름도이다.
도 9는 본 발명의 한 실시예에 따른 핀홀의 형상을 제어한 실험결과이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
또한, 설명에서 “동일하다”라고 표현한 것은, “실질적으로 동일하다”는 의미일 수 있다. 즉, 통상의 지식을 가진 자가 동일하다고 납득할 수 있을 정도의 동일함일 수 있다. 그 외의 표현들도 “실질적으로”가 생략된 표현들일 수 있다.
도 1은 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 수직 단면도이다.
본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100)는 기판(110), 제1 전극층(120), 절연층(130), 계면층(140), 제2 전극층(150), 광활성층(160), 및 제3 전극층(170)으로 구성될 수 있다.
기판(110)은 광 감응형 소자로 동작하는 수직형 박막 트랜지스터 (100)의 전체 구조를 지지하는 부재일 수 있다. 예를들어, 기판(110)은 유리, 수정(quartz), 고분자 수지(예를 들어, 플라스틱 등), 실리콘(silicon) 등을 소재로 구성될 수 있다.
제1 전극층(120)은 기판(110) 상부에 배치될 수 있다. 제1 전극층(120)은 게이트 전극(gate electrode)일 수 있다.
제1 전극층(120)은 일예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴 (Nd), 은(Ag) 중 어느 하나를 소재로 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 몰리브덴(Mo)과 네오디뮴(Nd) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 몰리브덴(Mo)과 네오디뮴(Nd), 은(Ag)으로 이루어진 이중 층으로 형성될 수 있다.
절연층(130)은 제1 전극층(120)의 상부에 배치될 수 있다. 절연층(130)은 절연 성질이 우수하고 패턴 형성이 가능한 물질로 이루어질 수 있다. 예를 들면, SiO2, PMMA, PVN, PVP, PVA, PAN, Al2O3, HfO2, … 등으로 이루어질 수 있다.
계면층(140)은 절연층(130)을 표면 처리하여 형성되며 절연층(130)의 상부에 배치될 수 있다.
구체적으로, 광반응 또는 화학반응 중 적어도 하나를 이용한 표면 처리를 통해 절연층(130)의 상부의계면에너지를변화시켜 계면층(140)을 형성할 수 있다.
이때, 광반응을 이용한 표면처리는 UV O3 또는 O2 플라즈마 처리를 이용한 자외선 및 플라즈마 조사를 포함할 수 있다. 여기서, 광반응을 이용한 표면처리는, 약 28mW 이상의 강도를 가진 자외선(UV)를 약 1분 내지 60분, 예를들어 1분, 2분, 5분, 10분, 15분씩 조사 또는 RF O3 플라즈마를 1W 내지 300W의 강도로 10초 내지 300초 동안 조사하여 상기 표면처리를 실시할 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다
화학반응을 이용한 표면처리는 불소 화합물(HF, THF, CF, PVDF, -CF3, -CF2, -F, -F2, -F3, -F4)을 이용한 표면 처리를 포함할 수 있다. 여기서 화학반응을 이용한 표면처리는 상기 플루오린 솔벤트(fluorine solvent)로 표면처리를 실시할 수 있다.
또는, 계면에너지 조절 고분자 또는 자기조립단층막(Self Assembled Monolayer) 중 적어도 하나를 이용한 표면 처리를 통해 절연층(130)의상부의 계면 에너지를 변환시켜 계면층(140)을 형성할 수 있다.
이때, 계면에너지 조절 고분자를 이용한 표면 처리는 폴리에테르이미드(PEI), 폴리에텔에텔케톤(PEEK), 폴리페닐렌설파이드(PPS), 폴리에테르설폰(PES), 폴리메틸 메타크릴레이트(PMMA), 폴리염화 비닐(PVC), 폴리스타이렌(PS), 폴리프로필렌(PP), 폴리비닐리덴 플루오라이드(PVDF), 폴리디메틸실록산(PDMS), 폴리테트라플루오로에틸렌(PTFE), 폴리에텔렌이민(PEI), 폴리플루오렌(PF) 중 어느 하나를 소재로 도포하여 표면 처리를 포함할 수 있다.
자기조립단층막을 이용한 표면 처리는 알킬(Alkyl), 알카인(Alkyne), 다이아세틸렌(Diacetylene), 아릴(Aryl), 에스터(Ester), 파이렌(Pyrene), 아조벤젠(Azobenzene), 에폭사이드(Epoxide), 알켄(Alkene) 중 어느 하나의 치환기를 가지는 자기조립단층막을 소재로 도포하여 표면 처리를 포함할 수 있다.
제2 전극층(150)은 계면층(140)의 상부에 배치되며 투과 전극층(152)과 투과 전극층(152)에 형성되어 전하의 이동경로를 제공하고 표면 처리 또는 투과 전극층(152)의 증착 속도 또는 두께 제어에 의해 형상이 변화하는 적어도 하나의 핀홀(154)을 포함한다.
제2 전극층(150)은 소스 전극(Source electrode)일 수 있다.
투과 전극층(152)은 예를 들어 메탈류들, 그래핀, 실버 나노 와이어, 다공성 전도성 고분자, 메탈옥사이드(ITO, FTO), … 등을 소재로 형성될 수 있다. 핀홀(154)은 수 나노 미터의 크기를 가질 수 있으며, 전하의 이동 경로를 제공할 수 있다.
이때, 투과 전극층(152)을 구성하는 메탈류는 Al, Ag, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y 및 Zn 중 적어도 하나를 포함할 수 있다.
투과 전극층(152)은 열증착, 포토 리소그래피, 레이저 식각, 메탈 프린팅, PS를 이용한 핀홀 형성, E-beam, … 등의 공정을 이용하여 증착될 수 있다.
상술한 바와 같이 절연층(130)의 상부에광반응또는화학반응중적어도하나를이용하여표면처리하거나계면에너지 조절 고분자 또는 자기조립단층막(Self Assembled Monolayer) 중 적어도 하나를 이용하여 표면 처리하여 계면층(140)을 형성함으로써 계면 에너지를 증가 또는 감소시킬 수 있다.
이를 통해, 투과 전극층(152)의 적어도 하나의 핀홀(154)의 나노 형상을 변화시킬 수 있다.
특히, 계면층(140)과 투과 전극층(152) 사이의 계면 에너지 차이가 커지면, 증착된 투과 전극층(152)의 그레인 사이즈(grain size)가 커지고, 표면 거칠기(surface roughness)가 증가하여 투과 전극층(152)의 높이(TB), 가로 및 세로 길이(LB)와 투과 전극층(152) 사이의 이격거리(Lpin) 중 적어도 하나가 변화할 수 있다. 이를 통해 적어도 하나의 핀홀(154)의 형상이 변화할 수 있다.
한편, 계면층(140)과 투과 전극층(152) 사이의 계면 에너지 차이가 감소되면, 증착된 투과 전극층(152)의 그레인 사이즈(grain size)가 작아지고, 표면 거칠기(surface roughness)가 감소하여 투과 전극층(152)의 높이(TB), 가로 및 세로 길이(LB)와 투과 전극층(152) 사이의 이격거리(Lpin) 중 적어도 하나가 변화할 수 있다. 이를 통해 적어도 하나의 핀홀(154)의 형상이 변화할 수 있다.
또는, 투과 전극층(152)의 형성시에 증착 속도는 금속 층을 형성하는 속도이며, 0.1Å/s 내지 5.0Å/s(초)까지 다양하게 증착 속도를 제어하여 투과 전극층(152)의 높이(TB), 가로 및 세로 길이(LB)와 핀홀(154) 사이의 이격거리(Lpin) 중 적어도 하나가 변화할 수 있다. 이를 통해 적어도 하나의 핀홀(154)의 형상이 변화할 수 있다.
특히, 증착 속도를 제어함에 따라 투과 전극층(152)의 그레인 사이즈(grain size)가 변화할 수 있다. 투과 전극층(152)의 그레인 사이즈가 변화함에 따라 계면층(140)과의 접촉면적이 달라질 수 있다.
그에 따라 투과 전극층(152)의 높이(TB), 가로 및 세로 길이(LB)와 핀홀(154) 사이의 이격거리(Lpin) 중 적어도 하나가 변화하고 투과 전극층(152)의 캐패시턴스가 달라지고, 적어도 하나의 핀홀(154)의 형상이 변화하므로 전류 밀도와 구동전압이 달라질 수 있다.
광활성층(160)은 제2 전극층(150)의 상부에 배치되며 광을 흡수할 수 있다. 광활성층(160)은 예를 들어, 유기물, 양자점(Quantum dots), 2차원 전이금속, 페로브스카이트, … 등을 소재로 구성될 수 있다.
제3 전극층(170)은 광활성층(160)의 상부에 배치될 수 있다. 제3 전극층(170)은 드레인 전극(Drain electrode)일 수 있다.
제3 전극층(170)은 일 예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금 (Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴 (Nd), 은(Ag) 중 어느 하나를 소재로 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 몰리브덴(Mo)과 네오디뮴(Nd) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 몰리브덴(Mo)과 네오디뮴(Nd)으로 이루어진 이중 층으로 형성될 수 있다.
이하, 도 1의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100)의 구동 매커니즘을 서술하기로 한다.
광이 조사된 경우 광활성층(160)은 광에 반응(감응)하여 캐리어가 형성될 수 있다. 이하, 광활성층(160)에서 생성된 메이저 캐리어가 전자인 경우로 가정하여 서술하기로 한다.
제1 내지 제3 전극층(120, 150, 170)에 바이어스 전압이 가해지면 절연층(130)에서 분극이 형성될 수 있다. 이때, 광활성층(160)에서 생성된 캐리어들이 투과 전극층(152)의 핀홀(154)로 이끌려 쌓여(accumulation)되어 채널이 형성될 수 있으며, 상기 채널을 통해 전류가 흘러 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100)가 구동할 수 있다.
도 2는 본 발명의 한 실시예에 따른 도 1의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법에 관한 도면이다.
이하, 도 2a 내지 도 2e와 도 4a의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100)의 제조방법에 관한 흐름도를 함께 참고하여 서술하기로 한다.
도 2a 및 도 4a를 참고하면, 단계(S10)에서 기판(110)을 배치하고 단계(S11)에서 기판(110)의 상부에 제1 전극층(120)을 형성할 수 있다.
이때, 제1 전극층(120)은 기판(110)의 상부에 진공 증착에 의해 형성될 수 있으나, 본 발명은 이에 한정되지 않는다.
도 2b 및 도 4a를 참고하면, 단계(S12)에서 제1 전극층(120)의 상부에 절연층(130)을 형성하고, 단계(S13)에서 절연층(130)을 표면 처리하여 절연층(130)의 상부에 계면층(140)을 형성할 수 있다.
구체적으로, 절연층(130)의 상부에UV O3 또는 O2 플라즈마 처리를 이용한 자외선 및 플라즈마 조사를 포함하는 광반응 또는 화학반응 중 적어도 하나를 이용한 표면 처리를 하여 계면층(140)을 형성할 수 있다.
또는, 절연층(130)의 상부에 계면에너지 조절 고분자 또는 자기조립단층막(Self Assembled Monolayer) 중 적어도 하나를 이용하는 표면 처리를 하여 계면층(140)을 형성할 수 있다.
이때, 도 1에서 상술한 바와 같이, 절연층(130)의 상부에 광반응 또는 화학반응 중 적어도 하나를 이용한 표면 처리를 하거나 계면에너지 조절 고분자 또는 자기조립단층막 중 적어도 하나를 이용한 표면 처리를 하는 경우, 계면 에너지가 변화될 수 있으며, 계면 에너지의 차이로 인해 후술할 제2 전극층(150)의 적어도 하나의 핀홀(154)의 형상을 변화시킬 수 있다.
도 2c 및 도 4a를 참고하면, 단계(S14)에서 제2 전극층(150)을 형성할 수 있다.
구체적으로, 계면층(140)의 상부에 열증착, 포토 리소그래피, 레이저 식각, 메탈 프린팅, PS를 이용한 핀홀 형성, E-beam, … 등의 공정을 이용하여 투과 전극층(152)을 형성할 수 있다.
이때, 투과 전극층(152)의 형성시에 증착 속도 또는 두께를 제어하여 적어도 하나의 투과 전극층(152)의 높이(TB), 가로 및 세로 길이(LB)와 투과 전극층(152) 사이의 이격거리(Lpin) 중 적어도 하나를 변화시킬 수 있다. 또한, 적어도 하나의 핀홀(154)의 형상이 변화할 수 있다.
상술한 과정을 통해 계면층(140)의 상부에 제2 전극층(150)을 형성할 수 있다.
도 2d 및 도 4a를 참고하면, 단계(S15)에서 광활성층을 형성할 수 있다.
구체적으로, 제2 전극층(150)의 상부에 유기물, 양자점(Quantum dots), 2차원 전이금속, 페로브스카이트, … 등의 소재를 이용하여 진공 증착 등의 공정방법을 이용하여 광활성층(160)을 형성할 수 있다.
도 2e 및 도 4a를 참고하면, 단계(S16)에서 제3 전극층을 형성할 수 있다.
구체적으로, 광활성층(160)의 상부에 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금 (Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴(Nd), 은(Ag) 중 어느 하나를 이용하여 제3 전극층(170)을 형성하거나, 광활성층(160)의 상부에 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 몰리브덴(Mo)과 네오디뮴(Nd) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 몰리브덴(Mo)과 네오디뮴(Nd)으로 이루어진 이중 층으로 제3 전극층(170)을 형성할 수 있다.
도 1, 도 2, 및 도 4a에서 상술한 바와 같이, 본 발명인 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100)는 절연층(130)의 상부에 광반응 또는 화학반응 중 적어도 하나를 이용하여 표면 처리하고 이를 이용하여 계면 에너지의 차이를 발생시키거나 및/또는 투과 전극층(152)의 증착 속도 또는 두께를 제어하여 적어도 하나의 핀홀(154)의 형상을 변화시킬 수 있다.
이를 통해, 본 발명인 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100)를 구동시키기에 적합한 적어도 하나의 핀홀(154)의 형상을 형성할 수 있다.
도 3은 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 수직 단면도이다.
이하, 도 3과 도 4b의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(1))의 제조방법에 관한 흐름도를 함께 참고하여 서술하며, 도 1, 도 2, 및 도 4a에서 상술한 바와 실질적으로 동일하거나 유사하여 중복된 서술은 생략하기로 한다.
도 3의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(1))는 기판(110), 제1 전극층(120), 절연층(130), 제2 전극층(150), 광활성층(160), 및 제3 전극층(170)을 포함하여 구성될 수 있다.
도 3의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(1))는 상기 도 1의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(1))와 비교하여 계면층(140)을 제외하고는 동일하다.
도 3a 및 도 4b를 참고하면, 단계(S20)에서 기판(110)을 배치하고 단계(S21)에서 기판(110)의 상부에 제1 전극층(120)을 형성할 수 있다.
단계(S22)에서 제1 전극층(120)의 상부에 절연층(130)을 형성할 수 있다.
단계(S23)에서 투과 전극층의 증착 속도 또는 두께를 제어하고 단계(S24)에서 제2 전극층을 형성할 수 있다.
구체적으로, 절연층(130)의 상부에열증착, 포토 리소그래피, 레이저 식각, 메탈 프린팅, PS를 이용한 핀홀 형성, E-beam, … 등의 공정을 이용하여 투과 전극층(152)을 형성할 수 있다.
이때, 투과 전극층(152)의 형성시에 증착 속도 또는 두께를 제어하여 투과 전극층(152)의 높이(TB), 가로 및 세로 길이(LB)와 핀홀(154) 사이의 이격거리(Lpin) 중 적어도 하나를 변화할 수 있으며, 적어도 하나의 핀홀(154)의 형상이 변화할 수 있다.
상술한 과정을 통해 절연층(130)의 상부에 제2 전극층(150)을 형성할 수 있다.
단계(S25)에서 광활성층을 형성할 수 있다.
구체적으로, 제2 전극층(150)의 상부에 유기물, 양자점(Quantum dots), 2차원 전이금속, 페로브스카이트, … 등의 소재를 이용하여 진공 증착 등의 공정방법을 이용하여 광활성층(160)을 형성할 수 있다.
단계(S26)에서 제3 전극층을 형성할 수 있다.
구체적으로, 광활성층(160)의 상부에 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금 (Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴(Nd), 은(Ag) 중 어느 하나를 이용하여 제3 전극층(170)을 형성하거나, 광활성층(160)의 상부에 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 몰리브덴(Mo)과 네오디뮴(Nd) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 몰리브덴(Mo)과 네오디뮴(Nd)으로 이루어진 이중 층으로 제3 전극층(170)을 형성할 수 있다.
도 3 및 도 4b에서 상술한 바와 같이, 본 발명인 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(1))는 투과 전극층(152)의 증착 속도 또는 두께를 제어하여 핀홀(154)의 형상이 변화시킬 수 있다.
이를 통해, 본 발명인 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(1))를 구동시키기에 적합한 핀홀(154)의 형상을 형성할 수 있다.
도 5는 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 수직 단면도이다.
본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(2))는 기판(110), 제1 전극층(120), 절연층(130), 광활성층(160), 투과층(180), 계면층(140), 제2 전극층(150), 활성층(190), 및 제3 전극층(170)을 포함하여 구성될 수 있다.
이하, 도 1 내지 도 4에서 상술한 내용과 실질적으로 동일하거나 유사하여 중복되는 내용은 생략하기로 한다.
제1 전극층(120)은 기판(110) 상부에 배치될 수 있다. 절연층(130)은 제1 전극층(120)의 상부에 배치될 수 있다.
광활성층(160)은 절연층(130)의 상부에 배치되며 광을 흡수할 수 있다.
투과층(180)은 광활성층(160)의 상부에 배치될 수 있다.
계면층(140)은 투과층(180)을 표면 처리하여 형성되며 투과층(180)의 상부에 배치될 수 있다.
구체적으로, 광반응 또는 화학반응 중 적어도 하나를 이용한 표면 처리를 통해 투과층(180)의 계면 에너지를 변화시켜 투과층(180)의 상부에 계면층(140)을 형성할 수 있다.
또는, 계면에너지 조절 고분자 또는 자기조립단층막(Self Assembled Monolayer) 중 적어도 하나를 이용한 표면 처리를 통해 투과층(180)의 계면 에너지를 변화시켜 투과층(140)의 상부에 계면층(140)을 형성할 수 있다.
제2 전극층(150)은 계면층(140)의 상부에배치되며투과전극층(152)과 투과 전극층(152)에 형성되어 전하의 이동경로를 제공하고 표면 처리 또는 투과 전극층(152)의 증착 속도 또는 두께 제어에 의해 형상이 변화하는 적어도 하나의 핀홀(154)을 포함한다.
투과 전극층(152)은 열증착, 포토 리소그래피, 레이저 식각, 메탈 프린팅, PS를 이용한 핀홀 형성, E-beam, … 등의 공정을 이용하여 증착될 수 있다. 이때, 증착 속도를 제어함에 따라 투과 전극층(152)의 그레인 사이즈(grain size)가 변화할 수 있다. 투과 전극층(152)의 그레인 사이즈가 변화함에 따라 계면층(140)과의 접촉면적이 달라질 수 있다.
그에 따라 투과 전극층(152)의 높이(TB), 가로 및 세로 길이(LB)와 투과 전극층(152) 사이의 이격거리(Lpin) 중 적어도 하나가 변화하여 적어도 하나의 핀홀(154)의 형상이 변화하고 투과 전극층(152)의 캐패시턴스가 달라지므로 전류 밀도와 구동전압이 달라질 수 있다.
활성층(190)은 제2 전극층(150)의 상부에 형성될 수 있다.
활성층(190)은 전하이동도가높으며, 전하 주입이 용이한 물질로 이루어질 수 있다. 예를 들면, 활성층(190)은 올리고티오펜(oligothiophene) 또는 펜타센(pentacene) 등과 같은 반도체 저분자 물질 또는 폴리티오펜 (polythiophene), 버크민스터풀러렌(Buckminsterfullerene) 계열 등과 같은 반도체 고분자 물질을 이용하여 형성될 수 있다.
제3 전극층(170)은 활성층(190)의 상부에 배치될 수 있다.
이하, 도 5의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(2))의 구동 매커니즘을 서술하기로 한다.
광이 조사된 경우 광활성층(160)에서는 캐리어가 형성될 수 있다. 이하, 광활성층(160)에서 생성된 메이저 캐리어가 전자인 경우로 가정하여 서술하기로 한다.
제1 내지 제3 전극층(120, 150, 170)에 바이어스 전압이 가해지면 절연층(130)에서 분극이 발생될 수 있다.
절연층(130)에서 발생된 분극으로 인해 광활성층(160)에서 생성된 메이저 캐리어인 전자는 투과층(180)을 통해 활성층(190)으로 이동할 수 있다.
이때, 활성층(190)의 전하와 광활성층(160)에서 생성된 캐리어들이 투과 전극층(152)의 핀홀(154)로 이끌려 쌓여(accumulation)되어 채널이 형성될 수 있으며, 상기 채널을 통해 전류가 흘러 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(2))가 구동할 수 있다.
도 6은 본 발명의 한 실시예에 따른 도 5의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법에 관한 도면이다.
이하, 도 6과 도 8a의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법에 관한 흐름도를 함께 참고하여 서술하기로 한다. 또한, 도 1 내지 도 5에서 상술한 바와 실질적으로 동일하거나 유사하여 중복된 내용은 생략하기로 한다.
도 6a 및 도 8a를 참고하면, 단계(S30)에서 기판(110)을 배치하고 단계(S31)에서 기판(110)의 상부에 제1 전극층(120)과 절연층(130)을 형성할 수 있다.
도 6b 및 도 8a를 참고하면, 단계(S32)에서 절연층(130)의 상부에 광활성층(160)을 형성할 수 있다.
도 6c 및 도 8a를 참고하면, 단계(S33)에서 광활성층(160)의 상부에 투과층(180)을 형성할 수 있다.
도 6d 및 도 8a를 참고하면, 단계(S34)에서 투과층을 표면 처리하여 계면층을 형성할 수 있다.
구체적으로, 투과층(180)의 상부에 UV O3 또는 O2 플라즈마 처리를 이용한 자외선 및 플라즈마 조사를 포함하는 광반응 또는 화학반응 중 적어도 하나를 이용한 표면 처리를 하여 계면층(140)을 형성할 수 있다.
또는, 투과층(180)의 상부에 계면에너지 조절 고분자 또는 자기조립단층막(Self Assembled Monolayer) 중 적어도 하나를 이용하는 표면 처리를 하여 계면층(140)을 형성할 수 있다.
이때, 도 2에서 상술한 바와 같이, 절연층(130)의 상부에 광반응 또는 화학반응 중 적어도 하나를 이용한 표면 처리를 하거나 계면에너지 조절 고분자 또는 자기조립단층막 중 적어도 하나를 이용한 표면 처리를 하는 경우, 계면 에너지가 변화될 수 있으며, 계면 에너지의 차이로 인해 후술할 제2 전극층(150)의 적어도 하나의 핀홀(154)의 형상을 변화시킬 수 있다.
도 6e 및 도 8a를 참고하면, 단계(S35)에서 제2 전극층(150)을 형성할 수 있다.
구체적으로, 계면층(140)의 상부에 열증착, 포토 리소그래피, 레이저 식각, 메탈 프린팅, PS를 이용한 핀홀 형성, E-beam, … 등의 공정을 이용하여 투과 전극층(152)을 형성할 수 있다.
이때, 투과 전극층(152)의 형성시에 증착 속도 또는 두께를 제어하여 투과 전극층(152)의 높이(TB), 가로 및 세로 길이(LB)와 투과 전극층(152) 사이의 이격거리(Lpin) 중 적어도 하나를 변화시켜 적어도 하나의 핀홀(154)의 형상을 변화시킬 수 있다.
상술한 과정을 통해 계면층(140)의 상부에 제2 전극층(150)을 형성할 수 있다.
도 6f 및 도 8a를 참고하면, 단계(S36)에서 제2 전극층(150)의 상부에 활성층(190)을 형성할 수 있다.
도 6g 및 도 8a를 참고하면, 단계(S37)에서 활성층(190)의 상부에 제3 전극층(170)을 형성할 수 있다.
도 5, 도 6, 및 도 8a에서 상술한 바와 같이, 본 발명인 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(2))는 투과층(180)의 상부에 광반응 또는 화학반응 중 적어도 하나를 이용하여 표면 처리하고 이를 이용하여 계면 에너지의 차이를 발생시키거나 및/또는 투과 전극층(152)의 증착 속도 또는 두께를 제어하여 적어도 하나의 핀홀(154)의 형상을 변화시킬 수 있다.
이를 통해, 본 발명인 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(2))를 구동시키기에 적합한 핀홀(154)의 형상을 형성할 수 있다.
도 7은 본 발명의 한 실시예에 따른 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 수직 단면도이다.
이하, 도 7 및 도 8b의 광 감응형 소자로 동작하기 위한 수직형 박막 트랜지스터의 제조방법에 관한 흐름도를 함께 참고하여 서술하기로 한다. 또한, 도 1 내지 도 6에서 상술한 바와 실질적으로 동일하거나 유사하여 중복된 내용은 생략하기로 한다.
도 7의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(3))는 기판(110), 광활성층(160), 투과층(180), 계면층(140), 제2 전극층(150), 활성층(190), 및 제3 전극층(170)을 포함하여 구성될 수 있다.
도 7의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(3))는 상기 도 5의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(2))와 비교하여 제1 전극층(120) 및 절연층(130)을 제외하고는 동일하다.
도 7 및 도 8b를 참고하면, 단계(S40)에서 기판(110)을 배치할 수 있다.
단계(S41)에서 기판(110)의 상부에 광활성층(160)을 형성할 수 있다. 단계(S42)에서 광활성층(160)의 상부에 투과층(180)을 형성할 수 있다.
단계(S43)에서 투과층(180)을 표면 처리하여 투과층(180)의 상부에 계면층(140)을 형성할 수 있다.
구체적으로, 투과층(180)의 상부에 UV O3 또는 O2 플라즈마 처리를 이용한 자외선 및 플라즈마 조사를 포함하는 광반응 또는 화학반응 중 적어도 하나를 이용한 표면 처리를 하여 계면층(140)을 형성할 수 있다.
또는, 투과층(180)의 상부에 계면에너지 조절 고분자 또는 자기조립단층막(Self Assembled Monolayer) 중 적어도 하나를 이용하는 표면 처리를 하여 계면층(140)을 형성할 수 있다.
이때, 도 2에서 상술한 바와 같이, 투과층(180)의 상부에 광반응 또는 화학반응 중 적어도 하나를 이용한 표면 처리를 하거나 계면에너지 조절 고분자 또는 자기조립단층막 중 적어도 하나를 이용한 표면 처리를 하는 경우, 계면 에너지가 변화될 수 있으며, 계면 에너지의 차이로 인해 후술할 제2 전극층(150)의 적어도 하나의 핀홀(154)의 형상을 변화시킬 수 있다.
단계(S44)에서 제2 전극층(150)을 형성할 수 있다.
구체적으로, 계면층(140)의 상부에 열증착, 포토 리소그래피, 레이저 식각, 메탈 프린팅, PS를 이용한 핀홀 형성, E-beam, … 등의 공정을 이용하여 투과 전극층(152)을 형성할 수 있다.
이때, 투과 전극층(152)의 형성시에 증착 속도 또는 두께를 제어하여 투과 전극층(152)의 높이(TB), 가로 및 세로 길이(LB)와 투과 전극층(152) 사이의 이격거리(Lpin) 중 적어도 하나를 변화시켜 적어도 하나의 핀홀(154)의 형상을 변화시킬 수 있다.
상술한 과정을 통해 계면층(140)의 상부에 제2 전극층(150)을 형성할 수 있다.
단계(S45)에서 제2 전극층(150)의 상부에 활성층(190)을 형성할 수 있다.
단계(S46)에서 활성층(190)의 상부에 제3 전극층(170)을 형성할 수 있다.
이하, 도 7의 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(3))의 구동 매커니즘을 서술하기로 한다.
광이 조사된 경우 광활성층(160)에서는 캐리어가 형성될 수 있다. 이하, 광활성층(160)에서 생성된 메이저 캐리어가 전자인 경우로 가정하여 서술하기로 한다.
광 조사로 인해 광활성층(160)에서 생성된 메이저 캐리어인 전자는 투과층(180)을 통해 활성층(190)으로 이동할 수 있다.
이때, 광활성층(160)에 남은 마이너 캐리어로 인해 상술한 도 5의 제1 전극층(120)에 바이어스 전압을 가한 것과 동일한 효과가 나타날 수 있다.
활성층(190)의 전하와 광활성층(160)에서 생성된 캐리어들이 투과 전극층(152)의 적어도 핀홀(154)로 이끌려 쌓여(accumulation)되어 채널이 형성될 수 있으며, 상기 채널을 이용하여 전류가 흘러 광 감응형 소자로 동작하는 수직형 박막 트랜지스터(100(3))가 구동할 수 있다.
도 9는 본 발명의 한 실시예에 따른 핀홀의 형상을 제어한 실험결과이다.
도 9(a)는 제2 전극층(150)의 하부층에 표면 처리를 하지 않고, 증착 공정에 의해 투과 전극층(152)이 증착된 실험결과이다. 도 9(b)는 제2 전극층(150)의 하부층에 표면 처리(예를 들어, UV O3 또는 O2 플라즈마를 포함하는 광반응 표면 처리)를 한 이후 증착 공정에 의해 투과 전극층(152)이 증착된 실험결과이다.
도 9(a)와 도 9(b)는 검은색(또는, 짙은 회색) 점 또는 형상은 핀홀(154)을 나타내며 흰색(또는, 빨간색) 점 또는 형상은 투과 전극층(152)을 나타낸다.
도 9(a)를 참고하면 전체 면적을 100%라 가정한 경우, 흰색(또는, 빨간색) 점 또는 형상(투과 전극층(152))의 면적은 흰색(또는, 빨간색) 점 또는 형상(투과 전극층(152))을 포함하는 전체 면적의 약 1.95%를 차지한다.
구체적으로, 전체면적이 약 2,054,924.2944 nm2일 때, 검은색(또는, 짙은 회색) 점 또는 형상인 핀홀(154)의 면적은 40071.0237 nm2이다.
한편, 도 9(b)를 참고하면 전체 면적을 100%라 가정한 경우, 흰색(또는, 빨간색) 점 또는 형상(투과 전극층(152))의 면적은 흰색(또는, 빨간색) 점 또는 형상(투과 전극층(152))을 포함하는 전체 면적의 8.85%를 차지한다.
구체적으로, 전체면적이 약 2,054,924.2944nm2일 때, 검은색(또는, 짙은 회색) 점 또는 형상인 핀홀(154)의 면적은 181860.8001 nm2이다.
상술한 바와 같이 제2 전극층(150)의 하부층에 표면 처리를 한 경우와 하지 않는 경우 핀홀(154)의 형상은 변화될 수 있으며, 구체적으로 제2 전극층(150)의 하부층에 표면 처리를 하지 않은 경우에 비해 제2 전극층(150)의 하부층에 표면 처리를 한 경우가 핀홀(154)의 면적이 더욱 크게 형성될 수 있으며 투과 전극층(152)의 면적은 더욱 작게 형성될 수 있다.
즉, 본 발명인 광 감응형 소자로 동작하는 수직 박막 트랜지스터 및 제조방법은 표면 처리를 통해 트랜지스터의 구동에 적합한 핀홀(154)의 형상을 형성할 수 있으며, 이를 통해 향상된 전류 구동 효율을 얻을 수 있다.
100: 광 감응형 소자로 동작하는 수직형 박막 트랜지스터
110: 기판
120: 제1 전극층
130: 절연층
140: 계면층
150: 제2 전극층
160: 광활성층
170: 제3 전극층
110: 기판
120: 제1 전극층
130: 절연층
140: 계면층
150: 제2 전극층
160: 광활성층
170: 제3 전극층
Claims (18)
- 기판;
상기 기판의 상층면부에 적층되어 배치되는 제1 전극층;
상기 제1 전극층의 상층면부에 적층되어 배치되는 절연층;
상기 절연층을 표면 처리하여 형성되며 상기 절연층의 상층면부에 적층되어 배치되는 계면층;
상기 계면층의 상층면부에 적층되어 배치되며 투과 전극층과 상기 투과 전극층에 형성되어 전하의 이동경로를 제공하고 상기 표면 처리 또는 상기 투과 전극층의 증착 속도 또는 두께 제어에 의해 형상이 변화하는 적어도 하나의 핀홀을 포함하는 제2 전극층;
상기 제2 전극층의 상층면부에 적층되어 배치되며 광을 흡수하는 광활성층; 및
상기 광활성층 상층부에 적층되어 배치되는 제3 전극층을 포함하고,
상기 제1 내지 제3 전극층에 바이어스 전압이 가해진 경우 상기 광활성층에서 생성된 캐리어들이 상기 투과 전극층의 상기 적어도 하나의 핀홀로 이끌려 채널이 형성되며 상기 채널을 통해 전류가 흐르는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 제1 항에 있어서,
상기 제1 전극층은 게이트 전극(gate electrode)이고 상기 제2 전극층은 소스 전극(source electrode)이고 상기 제3 전극층은 드레인 전극(drain electrode)인,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 제1 항에 있어서,
광반응 또는 화학반응 중 적어도 하나를 이용한 상기 표면 처리를 통해 상기 절연층의 상층면부의 계면 에너지를 변화시켜 상기 계면층을 형성하고, 상기 계면 에너지의 변화에 의해 상기 투과 전극층의 높이, 가로 및 세로 길이와 투과 전극층 사이의 이격거리 중 적어도 하나를 변화시켜 상기 적어도 하나의 핀홀의 형상을 변화시키는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 제1 항에 있어서,
계면에너지 조절 고분자 또는 자기조립단층막(Self Assembled Monolayer) 중 적어도 하나를 이용한 상기 표면 처리를 통해 상기 절연층 상층면부의 계면 에너지를 변환시켜 상기 계면층을 형성하고, 상기 계면 에너지의 변화에 의해 상기 투과 전극층의 높이, 가로 및 세로 길이와 투과 전극층 사이의 이격거리 중 적어도 하나를 변화시켜 상기 적어도 하나의 핀홀의 형상을 변화시키는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 제1 항에 있어서,
상기 투과 전극층의 증착 속도 또는 두께 제어에 의해 상기 투과 전극층의 높이, 가로 및 세로 길이와 투과 전극층 사이의 이격거리 중 적어도 하나가 변화시켜 상기 적어도 하나의 핀홀의 형상을 변화시키는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 제3 항에 있어서,
상기 광반응을 이용한 표면처리는 UV O3 또는 O2 플라즈마 처리를 이용한 자외선 및 플라즈마 조사를 포함하고, 상기 화학반응을 이용한 표면처리는 카르보닐기, 카르복실기, 하이드록실기, 시안기, 실리콘, 또는 불소 화합물을 이용한 표면 처리를 포함하는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 제4 항에 있어서,
상기 계면에너지 조절 고분자를 이용한 표면 처리는 폴리에테르이미드(PEI), 폴리에텔에텔케톤(PEEK), 폴리페닐렌설파이드(PPS), 폴리에테르설폰(PES), 폴리메틸 메타크릴레이트(PMMA), 폴리염화 비닐(PVC), 폴리스타이렌(PS), 폴리프로필렌(PP), 폴리비닐리덴 플루오라이드(PVDF), 폴리디메틸실록산(PDMS), 폴리테트라플루오로에틸렌(PTFE), 폴리에텔렌이민(PEI), 폴리플루오렌(PF) 중 어느 하나를 이용한 표면 처리를 포함하는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 제4 항에 있어서,
상기 자기조립단층막을 이용한 표면 처리는 알킬(Alkyl), 알카인(Alkyne), 다이아세틸렌(Diacetylene), 아릴(Aryl), 에스터(Ester), 파이렌(Pyrene), 아조벤젠(Azobenzene), 에폭사이드(Epoxide), 알켄(Alkene) 중 어느 하나의 치환기를 가지는 자기조립단층막을 이용한 표면 처리를 포함하는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 기판;
상기 기판의 상부에 배치되는 제1 전극층;
상기 제1 전극층의 상부에 배치되는 절연층;
상기 절연층의 상부에 배치되며 투과 전극층과 상기 투과 전극층에 형성되어 전하의 이동경로를 제공하고 상기 투과 전극층의 증착 속도 또는 두께 제어에 의해 형상이 변화하는 적어도 하나의 핀홀을 포함하는 제2 전극층;
상기 제2 전극층의 상부에 배치되며 광을 흡수하는 광활성층; 및
상기 광활성층의 상부에 배치되는 제3 전극층을 포함하고,
상기 광활성층은 유기물, 양자점(Quantum dots), 2차원 전이금속, 페로브스카이트 중 어느 하나의 소재로 구성되는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 기판을 배치하는 단계;
상기 기판의 상층면부에 제1 전극층을 적층하여 형성하는 단계;
상기 제1 전극층의 상층면부에 절연층을 적층하여 형성하는 단계;
상기 절연층을 표면 처리하여 상기 절연층의 상층면부에 계면층을 적층하여 형성하는 단계;
상기 계면층의 상층면부에 투과 전극층과 상기 표면 처리 또는 상기 투과 전극층의 증착 속도 또는 두께의 제어에 의해 형상이 변화하는 적어도 하나의 핀홀을 포함하는 제2 전극층을 적층하여 형성하는 단계;
상기 제2 전극층의 상층면부에 광을 흡수하는 광활성층을 적층하여 형성하는 단계; 및
상기 광활성층의 상층면부에 제3 전극층을 적층하여 형성하는 단계를 포함하고,
상기 제1 내지 제3 전극층에 바이어스 전압이 가해진 경우 상기 광활성층에서 생성된 캐리어들이 상기 투과 전극층의 상기 적어도 하나의 핀홀로 이끌려 채널이 형성되며 상기 채널을 통해 전류가 흐르는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법. - 기판;
상기 기판의 상층면부에 적층되어 배치되며 광을 흡수하는 광활성층;
상기 광활성층의 상층면부에 적층되어 배치되는 투과층;
상기 투과층을 표면 처리하여 형성되며 상기 투과층의 상층면부에 적층되어 배치되는 계면층;
상기 계면층의 상층면부에 적층되어 배치되며 투과 전극층과 상기 투과 전극층에 형성되어 전하의 이동경로를 제공하고 상기 표면 처리 또는 상기 투과 전극층의 증착 속도 또는 두께의 제어에 의해 형상이 변화하는 적어도 하나의 핀홀을 포함하는 제2 전극층;
상기 제2 전극층의 상층면부에 적층되어 배치되는 활성층; 및
상기 활성층의 상층면부에 적층되어 배치되는 제3 전극층을 포함하고,
광 조사로 인해 상기 광활성층에서 생성된 메이저 캐리어는 상기 투과층을 통해 상기 활성층으로 이동하고 상기 메이저 캐리어와 상기 광활성층에 남은 마이너 캐리어가 상기 투과 전극층의 상기 적어도 하나의 핀홀로 이끌려 채널이 형성되며 상기 채널을 통해 전류가 흐르는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 제11 항에 있어서,
상기 광 감응형 소자로 동작하기 위한 수직형 박막 트랜지스터는,
상기 기판과 상기 광활성층의 사이에 배치되며 상기 기판의 상부에 배치되는 제1 전극층; 및
상기 제1 전극층과 상기 광활성층 사이에 배치되며 상기 제1 전극층의 상부에 배치되는 절연층을 더 포함하는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 제11 항에 있어서,
광반응 또는 화학반응 중 적어도 하나를 이용한 상기 표면 처리를 통해 상기 투과층의 상부의 계면 에너지를 변화시켜 상기 계면층을 형성하고, 상기 계면 에너지의 변화에 의해 상기 투과 전극층의 높이, 가로, 및 세로 길이와 투과 전극층 사이의 이격거리 중 적어도 하나를 변화시켜 상기 적어도 하나의 핀홀의 형상을 변화시키는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 제11 항에 있어서,
계면에너지 조절 고분자 또는 자기조립단층막(Self Assembled Monolayer) 중 적어도 하나를 이용한 표면 처리를 통해 상기 투과층 상부의 계면 에너지를 변화시켜 상기 계면층을 형성하고, 상기 계면 에너지의 변화에 의해 상기 투과 전극층의 높이, 가로 및 세로 길이와 투과 전극층 사이의 이격거리 중 적어도 하나가 변화시켜 상기 적어도 하나의 핀홀의 형상을 변화시키는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 제11 항에 있어서,
상기 투과 전극층의 증착 속도 또는 두께의 제어에 의해 상기 투과 전극층의 높이, 가로 및 세로 길이와 투과 전극층 사이의 이격거리 중 적어도 하나가 변화시켜 상기 적어도 하나의 핀홀의 형상을 변화시키는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 제12 항에 있어서,
상기 제1 전극층은 게이트 전극(gate electrode)이고 상기 제2 전극층은 소스 전극(source electrode)이고 상기 제3 전극층은 드레인 전극(drain electrode)인,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터. - 기판을 배치하는 단계;
상기 기판의 상층면부에 광을 흡수하는 광활성층을 적층하여 형성하는 단계;
상기 광활성층의 상층면부에 투과층을 적층하여 형성하는 단계;
상기 투과층을 표면 처리하여 상기 투과층의 상층면부에 계면층을 적층하여 형성하는 단계;
상기 계면층의 상층면부에 투과 전극층과 상기 표면 처리 또는 상기 투과 전극층의 증착 속도 또는 두께의 제어에 의해 형상이 변화하는 적어도 하나의 핀홀을 포함하는 제2 전극층을 적층하여 형성하는 단계;
상기 제2 전극층의 상층면부에 활성층을 적층하여 형성하는 단계; 및
상기 활성층의 상층면부에 제3 전극층을 적층하여 형성하는 단계를 포함하고,
광 조사로 인해 상기 광활성층에서 생성된 메이저 캐리어는 상기 투과층을 통해 상기 활성층으로 이동하고 상기 메이저 캐리어와 상기 광활성층에 남은 마이너 캐리어가 상기 투과 전극층의 상기 적어도 하나의 핀홀로 이끌려 채널이 형성되며 상기 채널을 통해 전류가 흐르는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법. - 제17 항에 있어서,
상기 광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법은,
상기 기판과 상기 광활성층 사이에 제1 전극층을 형성하는 단계; 및
상기 제1 전극층과 상기 광활성층 사이에 절연층을 형성하는 단계를 더 포함하는,
광 감응형 소자로 동작하는 수직형 박막 트랜지스터의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020230028936A KR102571901B1 (ko) | 2023-03-06 | 2023-03-06 | 광 감응형 소자로 동작하는 수직형 박막 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230028936A KR102571901B1 (ko) | 2023-03-06 | 2023-03-06 | 광 감응형 소자로 동작하는 수직형 박막 트랜지스터 및 그 제조방법 |
Publications (1)
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| KR102571901B1 true KR102571901B1 (ko) | 2023-08-29 |
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ID=87802133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230028936A KR102571901B1 (ko) | 2023-03-06 | 2023-03-06 | 광 감응형 소자로 동작하는 수직형 박막 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR102571901B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180050732A (ko) * | 2015-09-11 | 2018-05-15 | 유니버시티 오브 플로리다 리서치 파운데이션, 인코포레이티드 | 수직 전계 효과 트랜지스터 |
-
2023
- 2023-03-06 KR KR1020230028936A patent/KR102571901B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20180050732A (ko) * | 2015-09-11 | 2018-05-15 | 유니버시티 오브 플로리다 리서치 파운데이션, 인코포레이티드 | 수직 전계 효과 트랜지스터 |
Non-Patent Citations (3)
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|---|
| Ali Nawaz et al., Adv. Mater., 2023, 2204804(2022.9.19.)* * |
| Hyeonggeun Yu et al., Nature Photonics, 10, 129, 2016 (2016.1.18.)* * |
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