KR102540949B1 - 펄스 진폭 변조 신호의 선형성을 향상시키는 pam 신호 처리 회로 및 이를 포함하는 통신 장치 - Google Patents
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Abstract
본 발명의 실시 예에 따른 N-레벨 펄스 진폭 변조(PAM-N, Pulse Amplitude Modulation) 신호를 처리하는 회로는, 입력 신호를 수신하는 입력부; 상기 입력부와 연결되며, 상기 입력 신호를 제1 게인으로 증폭시키는 메인 증폭기; 및 상기 메인 증폭기의 출력 신호를 출력하는 출력부를 포함하고, 상기 입력부와 상기 출력부 사이에 상기 메인 증폭기와 병렬로 연결되며, 상기 출력 신호에 대응하는 선형성 향상 제어 신호에 따라, 상기 입력 신호의 적어도 일부를 가변적으로 증폭하여 상기 출력부로 인가하는 보조 증폭기를 더 포함한다.
Description
본 발명은 펄스 진폭 변조 신호 처리 회로 및 이를 포함하는 통신 장치에 관한 것이다. 보다 구체적으로, 본 발명은 비선형 레벨 펄스 진폭 변조 신호의 선형성을 향상시키는 PAM 신호 처리 회로 및 이를 포함하는 통신 장치에 관한 것이다.
광연결 솔루션(Optical Interconnect Solution)은 최근 들어 폭발적으로 증가하는 데이터 트래픽의 증가를 위한 솔루션으로 대두되고 있으며, 광연결 솔루션은 이미 장거리 및 대도시 통신 네트워크에서 구리(Copper) 기반의 연결망을 대체하였다. 광연결 솔루션의 적용 가능 영역은 대역폭의 증가와 광통신 기술의 발전에 따라 점진적으로 넓어지고 있다. 이러한 광연결 솔루션을 중, 장거리 광연결 솔루션을 제공하는 대표적인 형태 중 하나가 광송수신기(Optical Transceiver)이다.
광송수신기는 고선명 TV(HDTV), 비디오 온 디맨드(VoD), 고속 인터넷, 사물 인터넷(IoT) 등의 최신 기술의 발전과 함께, 고용량 연결 네트워크에 대한 요구사항을 만족시키기 위해, 다양한 고차 펄스 변조 신호 처리를 제안하고 있다.
특히, 4 레벨 펄스 진폭 변조(PAM-4, Pulse Amplitude Modulation-4) 인코딩 방식은 전압 레벨을 4개로 증가시킴에 따라 시리얼 데이터 대비 비트 속도를 두배로 증가시키며, 더 많은 트랜지션을 제공하는 이점을 갖는다.
그러나, 고차 레벨의 펄스 변조 신호는 이상적으로는 동일한 간격으로 분포된 선형적 신호이어야 하나, 증폭기를 통과하면서 선형도가 저하되는 고질적인 문제점이 있다.
도 1(A)은 이상적인 경우의 증폭기를 통과한 4 레벨 펄스 변조 신호(PAM4)의 선형성을 나타내며, 도 1(B)는비선형적으로 증폭된 현실적인 4레벨 펄스 변조 신호(PAM4)를 나타낸다.
도 1(A)에 도시된 바와 같이, 이상적인 경우에는 PAM4 신호의 전압 레벨 간 간격 높이(EH, EYE HEIGHT)가 일정하게 형성되어야 한다. 그러나, 현실적인 증폭기는 도 1(B)와 같이 동작한다. 이는 송수신기의 전압 레벨의 변동성과 증폭기의 부분적 비선형성에 기반한 것으로, 동작영역을 벗어나는 정도에 따라 기울기가 달라지고, 이에 따른 PAM4 신호의 전압 레벨 간 간격 높이는 일정하지 않게 되는 것이다.
특히, PAM4 신호의 전압 레벨이 VDD, VSS에 가까울수록 증폭기의 선형계수도 낮아지기 때문에 기울기의 형태도 점점 완만해지는 형태를 나타낸다.
이러한 시스템의 비선형성은, 송수신 신호의 비트에러율(BER, BIT ERROR RATIO)을 높여, 통신 감도를 낮추며, 오차 보정으로 인한 데이터 처리 속도 및 전체적인 통신 속도를 지연시키는 문제점이 있다.
본 발명은 상기한 바와 같은 문제점들을 해결하고자 안출된 것으로, N-레벨 펄스 진폭 변조(PAM-N, Pulse Amplitude Modulation) 신호를 처리하는 회로의 선형성을 향상시킴에 따라, BER을 낮추고, 통신 감도 및 데이터 처리 속도를 향상시키며 통신 속도 또한 향상시킬 수 있는 펄스 진폭 변조 신호의 선형성을 향상시키는 펄스 진폭 변조 신호 처리 회로 및 이를 포함하는 통신 장치를 제공하는데 그 목적이 있다.
상기한 바와 같은 과제를 해결하기 위한 본 발명의 실시 예에 따른 회로는, N-레벨 펄스 진폭 변조(PAM-N, Pulse Amplitude Modulation) 신호를 처리하는 회로에 있어서, 입력 신호를 수신하는 입력부; 상기 입력부와 연결되며, 상기 입력 신호를 제1 게인으로 증폭시키는 메인 증폭기; 및 상기 메인 증폭기의 출력 신호를 출력하는 출력부를 포함하고, 상기 입력부와 상기 출력부 사이에 상기 메인 증폭기와 병렬로 연결되며, 상기 출력 신호에 대응하는 선형성 향상 제어 신호에 따라, 상기 입력 신호의 적어도 일부를 가변적으로 증폭하여 상기 출력부로 인가하는 보조 증폭기를 더 포함한다.
상기한 바와 같은 과제를 해결하기 위한 본 발명의 실시 예에 따른 통신 장치는, PAM-4 신호를 광통신망을 통해 수신하는 통신 장치에 있어서, 4 레벨 펄스 진폭 변조(PAM-4, Pulse Amplitude Modulation 4) 신호를 처리하여, 선형성을 조정하는 펄스 진폭 변조 신호 처리 회로; 및 상기 펄스 진폭 변조 신호 처리 회로에 의해 선형성 조정 처리된 신호에 기초하여 통신을 수행하는 통신 모듈을 포함하고, 상기 펄스 진폭 변조 신호 처리 회로는, 입력 신호를 수신하는 입력부; 상기 입력부와 연결되며, 상기 입력 신호를 제1 게인으로 증폭시키는 메인 증폭기; 및 상기 메인 증폭기의 출력 신호를 출력하는 출력부를 포함하고, 상기 입력부와 상기 출력부 사이에 상기 메인 증폭기와 병렬로 연결되며, 상기 출력 신호에 대응하는 선형성 향상 제어 신호에 따라, 상기 입력 신호의 적어도 일부를 가변적으로 증폭하여 상기 출력부로 인가하는 보조 증폭기를 더 포함한다.
한편, 상기한 바와 같은 과제를 해결하기 위한 본 발명의 실시 예에 따른 방법은, 상기 방법을 컴퓨터에서 실행시키기 위한 컴퓨터 판독 가능한 프로그램 및 상기 프로그램으로 구현될 수 있다.
본 발명의 실시 예에 따르면, 입력부와 출력부 사이에 상기 메인 증폭기와 병렬로 연결되며, 상기 출력 신호에 대응하는 선형성 향상 제어 신호에 따라, 상기 입력 신호의 적어도 일부를 가변적으로 증폭하여 상기 출력부로 인가하는 보조 증폭기를 구비시킬 수 있다.
이에 따라, 본 발명의 실시 예에 따르면, 회로의 선형성을 향상시킴에 따라, BER을 낮추고, 통신 감도 및 데이터 처리 속도를 향상시키며 통신 속도 또한 향상시킬 수 있는 비선형 레벨 펄스 진폭 변조 신호의 선형성을 향상시키는 펄스 진폭 변조 신호 처리 회로 및 이를 포함하는 통신 장치를 제공할 수 있게 된다.
도 1은 종래기술을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 회로를 블록도로 도시한 것이다.
도 3은 본 발명의 실시 예에 따른 회로 스키마를 나타내며, 도 4 내지 도 5는 본 발명의 실시 예에 따라 변경된 동작점에 의해 선형성이 개선되는 것을 설명하기 위한 도면들이다.
도 6 내지 도 8은 본 발명의 실시 예에 따른 동작점 및 컷오프 범위를 설명하기 위한 도면들이다.
도 9는 본 발명의 다른 실시 예에 다른 회로 스키마를 나타낸다.
도 10은 본 발명의 실시 예에 따른 종래 기술과의 비교 실험 결과를 나타내는 그래프이다.
도 11은 본 발명의 실시 예에 따른 회로의 캘리브레이션 동작을 설명하기 위한 흐름도이다.
도 2는 본 발명의 실시 예에 따른 회로를 블록도로 도시한 것이다.
도 3은 본 발명의 실시 예에 따른 회로 스키마를 나타내며, 도 4 내지 도 5는 본 발명의 실시 예에 따라 변경된 동작점에 의해 선형성이 개선되는 것을 설명하기 위한 도면들이다.
도 6 내지 도 8은 본 발명의 실시 예에 따른 동작점 및 컷오프 범위를 설명하기 위한 도면들이다.
도 9는 본 발명의 다른 실시 예에 다른 회로 스키마를 나타낸다.
도 10은 본 발명의 실시 예에 따른 종래 기술과의 비교 실험 결과를 나타내는 그래프이다.
도 11은 본 발명의 실시 예에 따른 회로의 캘리브레이션 동작을 설명하기 위한 흐름도이다.
이하의 내용은 단지 본 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시예들은 원칙적으로, 본 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다.
또한, 본 발명의 원리, 관점 및 실시예들 뿐만 아니라 특정 실시예를 열거하는 모든 상세한 설명은 이러한 사항의 구조적 및 기능적 균등물을 포함하도록 의도되는 것으로 이해되어야 한다. 또한 이러한 균등물들은 현재 공지된 균등물뿐만 아니라 장래에 개발될 균등물 즉 구조와 무관하게 동일한 기능을 수행하도록 발명된 모든 소자를 포함하는 것으로 이해되어야 한다.
따라서, 예를 들어, 본 명세서의 블럭도는 본 발명의 원리를 구체화하는 예시적인 회로의 개념적인 관점을 나타내는 것으로 이해되어야 한다. 이와 유사하게, 모든 흐름도, 상태 변환도, 의사 코드 등은 컴퓨터가 판독 가능한 매체에 실질적으로 나타낼 수 있고 컴퓨터 또는 프로세서가 명백히 도시되었는지 여부를 불문하고 컴퓨터 또는 프로세서에 의해 수행되는 다양한 프로세스를 나타내는 것으로 이해되어야 한다.
프로세서 또는 이와 유사한 개념으로 표시된 기능 블럭을 포함하는 도면에 도시된 다양한 소자의 기능은 전용 하드웨어뿐만 아니라 적절한 소프트웨어와 관련하여 소프트웨어를 실행할 능력을 가진 하드웨어의 사용으로 제공될 수 있다. 프로세서에 의해 제공될 때, 상기 기능은 단일 전용 프로세서, 단일 공유 프로세서 또는 복수의 개별적 프로세서에 의해 제공될 수 있고, 이들 중 일부는 공유될 수 있다.
또한 프로세서, 제어 또는 이와 유사한 개념으로 제시되는 용어의 명확한 사용은 소프트웨어를 실행할 능력을 가진 하드웨어를 배타적으로 인용하여 해석되어서는 아니되고, 제한 없이 디지털 신호 프로세서(DSP) 하드웨어, 소프트웨어를 저장하기 위한 롬(ROM), 램(RAM) 및 비 휘발성 메모리를 암시적으로 포함하는 것으로 이해되어야 한다. 주지관용의 다른 하드웨어도 포함될 수 있다.
본 명세서의 청구범위에서, 상세한 설명에 기재된 기능을 수행하기 위한 수단으로 표현된 구성요소는 예를 들어 상기 기능을 수행하는 회로 소자의 조합 또는 펌웨어/마이크로 코드 등을 포함하는 모든 형식의 소프트웨어를 포함하는 기능을 수행하는 모든 방법을 포함하는 것으로 의도되었으며, 상기 기능을 수행하도록 상기 소프트웨어를 실행하기 위한 적절한 회로와 결합된다. 이러한 청구범위에 의해 정의되는 본 발명은 다양하게 열거된 수단에 의해 제공되는 기능들이 결합되고 청구항이 요구하는 방식과 결합되기 때문에 상기 기능을 제공할 수 있는 어떠한 수단도 본 명세서로부터 파악되는 것과 균등한 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 회로를 블록도로 도시한 것이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 회로는, N-레벨 펄스 진폭 변조(PAM-N, Pulse Amplitude Modulation) 신호를 입력받아 증폭 처리하여 출력하는 증폭 회로일 수 있으며, N-레벨 펄스 진폭 변조(PAM-N, Pulse Amplitude Modulation) 신호는 복수의 진폭 레벨을 갖는 진폭 변조 신호로서, 바람직하게는 4레벨 펄스 진폭 변조(PAM-4)에 대한 증폭 처리 회로가 예시될 수 있다.
이러한 본 발명의 실시 예에 따른 회로는, 펄스 진폭 변조 신호 처리 회로(100)라고 할 수 있으며, 펄스 진폭 변조 신호 처리 회로(100)와 연결되어, 펄스 진폭 변조 신호 처리 회로(100)에서 선형성 향상 처리된 신호로 통신을 수행하는 별도의 통신 모듈(미도시)이 연결 구비되어, 광신호 등의 통신 장치로서 구현될 수 있다.
그리고, 본 발명의 실시 예에 따른 펄스 진폭 변조 신호 처리 회로(100)는, 도 2에 도시된 바와 같이 입력부(110), 메인 증폭기(120), 보조 증폭기(130), 출력부(140) 및 선형성 제어부(150)를 포함한다.
먼저, 입력부(110)는, 펄스 진폭 변조 신호의 입력 신호를 외부로부터 수신하여 입력받는 입력 단자를 포함할 수 있다. 입력 단자의 입력 신호는 Vi라고 할 수 있다.
그리고, 메인 증폭기(120)는, 상기 입력부(110)와 연결되며, 상기 입력 신호를 제1 게인으로 증폭시키는 통상적인 증폭기의 역할을 수행한다. 메인 증폭기의 출력 신호는 예를 들어, io.main과 같은 전류 신호로서 표기할 수 있다.
그리고, 출력부(140)는, 상기 메인 증폭기의 출력 신호를 출력하는 단자로서, 출력 신호 Vo를 형성하는 노드 단자일 수 있다.
그리고, 본 발명의 실시 예에 따르면, 상기 입력부(110)와 상기 출력부(140) 사이에 상기 메인 증폭기(120)와 병렬로 연결되며, 상기 출력 신호에 대응하는 선형성 향상 제어 신호에 따라, 상기 입력 신호의 적어도 일부를 가변적으로 증폭하여 상기 출력부(140)로 인가하는 보조 증폭기(130, Auxiliary Amplifier)를 더 포함한다.
보조 증폭기(130)는, 도 2에 도시된 바와 같이 메인 증폭기(120)와는 병렬적으로 연결될 수 있다.
그리고, 펄스 진폭 변조 신호 처리 회로(100)는, 상기 출력부(140)의 출력 신호로부터 사전 설정된 동작 신호 레벨 변수를 측정하고, 상기 동작 신호 레벨 변수에 기초한 상기 선형성 향상 제어 신호를 생성하여 상기 보조 증폭기로 인가하는 선형성 제어부(150)를 더 포함할 수 있다.
이러한 동작 신호 레벨 변수는, PAM 4 신호의 전압 레벨 및 상기 전압 레벨 간 간격 높이에 기초하여 산출될 수 있다. 예를 들어, PAM 4 신호의 전압 레벨은 V1, V2, V3, V4 에 대응될 수 있으며, 전압 레벨 간 간격 높이는 V2-V1(EH1, Eye Height 1), V3-V2(EH2, Eye Height 2), V4-V3(EH3, Eye Height 3)에 각각 대응될 수 있다.
선형성을 향상시키기 위하여는, EH1, EH2, EH3가 일치하도록 조절하여야 하는 바, 상기 선형성 향상 제어 신호는, 상기 전압 레벨 간 간격 높이를 일치시키는 방향으로 상기 보조 증폭기(130)의 동작점을 각 전압 영역별로 세부적으로 이동시키는 제어 신호를 포함할 수 있다.
이러한 보조 증폭기(130)는 동작점을 이동시키기 위하여, 선형성 향상 제어 신호에 기초한 동작점을 가변시키는 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 소자 기반으로 형성된 증폭기 회로를 포함할 수 있다. MOSFET 소자는 N형 MOSFET(NMOS) 및 P형 MOSFET(PMOS)가 결합 형성된 형태가 바람직하며, 연결 형태에 따라 다양한 방식의 보조 증폭기(130)의 회로가 구성될 수 있다. 이에 대하여, 도 3 내지 도 9를 통해 각각의 회로 실시 예들을 보다 구체적으로 설명하도록 한다.
도 3은 본 발명의 실시 예에 따른 회로 스키마를 나타낸다.
도 3을 참조하면, 본 발명의 실시 예에 따른 펄스 진폭 변조 신호 처리 회로(100)는, 입력부(110)의 입력 신호 Vi를 인가받아 메인 증폭기(120)의 출력 전류 io.main이 출력부(140)로 출력되는 형태로 구성될 수 있으며, 보조 증폭기(130)는 메인 증폭기(120)과 병렬 연결된 증폭기 회로로서, 입력부(110)로부터 입력된 신호의 DC 성분을 디커플링하는 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함하고, 이에 연결된 각각의 NMOS 소자 및 PMOS 소자를 포함할 수 있다.
그리고, 각 NMOS 및 PMOS 소자는 전술한 상기 선형성 향상 제어 신호에 따른 게이트 전압 VGp, VGn이 조절되어 바이어싱된 p1 및 n1에 의해 출력 전류 io.p 및 io.n이 각각 형성되고, 출력부(140)를 통해 출력되어 선형성 향상된 출력 신호 Vo가 최종적으로 출력 단자를 통해 출력되도록 한다.
도 3(A)는 각 NMOS 및 PMOS 회로를 개별 구성하고 각각의 별도 드레인 출력(io.p, ip.n)이 출력부(140)로 연결되도록 구성한 스키마이며, 도 3(B)는 NMOS 와 PMOS를 상보적으로 결합한 형태의 CMOS(Complementary Metal-Oxide Semiconductor) 인버터로 구성한 경우를 나타내는 스키마이다.
도 3(A)의 경우, 보조 증폭기(130)는, 상기 입력부(110)와 일단이 병렬적으로 연결되어 상기 입력 신호의 DC 전압을 디커플링하는 제1 캐패시터(C1) 및 제2 캐패시터(C2)가 구비될 수 있으며, PMOS 회로는 게이트가 상기 제1 캐패시터(C1)의 타단에 연결되며, 상기 디커플링된 입력 신호 및 상기 선형성 향상 제어 신호(VGp)에 기초하여 형성된 제1 바이어스 전압을 상기 게이트로 인가받아, PMOS 드레인 전류(io.p)를 상기 출력부로 가변 증폭 출력할 수 있다. 그리고, NMOS 회로는 게이트가 상기 제2 캐패시터(C2)의 타단에 연결되며, 상기 디커플링된 입력 신호 및 상기 선형성 향상 제어 신호(VGn)에 기초한 제2 바이어스 전압을 상기 게이트로 인가받아, NMOS 드레인 전류(io.n)를 상기 출력부로 가변 증폭 출력할 수 있다.
또한, 도 3(B)의 경우에도 유사하게 동작하며, 보조 증폭기(130)는, 드레인이 상기 출력부(140)와 연결되고, 입력부(110)의 디커플링된 입력 신호 및 상기 선형성 향상 제어 신호에 기초한 제1 바이어스 전압 및 제2 바이어스 전압을 각각 게이트로 인가받아, 상기 드레인의 전류를 가변 제어하도록 NMOS와 PMOS가 상보적으로 연결된 CMOS 인버터(inverter) 회로를 포함할 수 있다.
이러한 도 3에 도시된 바와 같이, 본 발명의 실시 예에 따른 보조 증폭기(130)는 PMOS 및 NMOS의 시스템 결합 회로 또는 CMOS 인버터 회로로 구성됨에 따라, PMOS 소자의 게이트 전압 동작점과, NMOS 소자의 게이트 전압 동작점은 각각 메인 증폭기(120)의 비선형성이 발생되는 영역(VDD, VSS에 인접한 영역)을 선형적으로 보정하는 방향으로 증폭되도록 이동 제어될 수 있다.
도 4 내지 도 5는 본 발명의 실시 예에 따라 변경된 동작점에 의해 선형성이 개선되는 것을 설명하기 위한 도면들이다.
보다 구체적으로, PMOS(p1) 및 NMOS(n1)의 동작점은 선형성 제어부(150)의 선형성 향상 제어 신호에 따라, 게이트에 전압이 가변적으로 인가됨으로써 형성될 수 있다.
이러한 선형성 향상 제어 신호 산출을 위해, 선형성 제어부(150)는, 출력부(140)의 동작 신호 레벨 변수를 측정할 수 있으며, 이러한 동작 신호 레벨 변수는 전술한 전압 레벨(V1, V2, V3, V4)과, 전압 레벨 간격 높이(EH1, EH2, EH3)을 포함하며, 메인 증폭기(120)의 VDD(드레인 전원) 전압, VSS(소스 전원) 전압 변수와, 각 POMS 및 NMOS의 문턱전압(Vtp, Vtn)에 의해 선형성 향상 제어 신호가 결정될 수 있다.
먼저, 보조 증폭기(130)는 메인 증폭기(120)의 선형 영역에 대하여는 cut-off 처리하여야 하므로, PMOS의 게이트에 VGp가 인가되어 형성된 p1이 cut-off영역에서 벗어나 증폭영역에 들어서는 조건은 Vgp < VDD-Vtp 일 수 있으며, p1이 cut-off영역에 들어서는 조건은 Vgp > VDD-Vtp 일 수 있다. 여기서, Vgp는 전술한 디커플링 캐패시터(C1)에 의해 디커플링된 입력 신호 Vi와, 선형성 제어부(150)의 선형성 향상 제어 신호 VGp가 중첩되어, 제1 바이어스(p1)을 형성하는 결합 신호일 수 있다.
반대로, NMOS의 게이트에 VGn이 인가되어 형성된 n1이 cut-off영역에서 벗어나 증폭영역에 들어서는 조건은 Vgn > VSS+Vtn 일 수 있으며, n1이 cut-off영역에 들어서는 조건은 Vgn < VSS+Vtn 일 수 있다. 여기서, Vgn은 전술한 디커플링 캐패시터(C2)에 의해 디커플링된 입력 신호 Vi와, 선형성 제어부(150)의 선형성 향상 제어 신호 VGn이 중첩되어, 제2 바이어스(n1)을 형성하는 결합 신호일 수 있다.
이에 따라, 도 4 및 도 5를 참조하면, 보조 증폭기(130)는, 메인 증폭기(120)의 제1 게인인 A가 선형적으로 형성된 컷오프 전압 구간에서는 동작하지 않도록 동작점을 컷오프 처리할 수 있으며, 이에 대응하는 선형성 향상 제어 신호 VGn 및 VGp가 선형성 제어부(150)에서 생성되어 각 NMOS 및 PMOS 게이트로 인가될 수 있다.
그리고, 보조 증폭기(130)는, 메인 증폭기(120)의 컷오프 전압 구간을 넘어선 구간의 신호에 대하여는 제1 게인인 A로서 증폭될 수 있도록 동작점을 이동시키는 처리를 수행할 수 있는 것이며, 이에 대응하는 선형성 향상 제어 신호 VGn 및 VGp가 선형성 제어부(150)에서 생성되어 각 NMOS 및 PMOS 게이트로 인가될 수 있다.
이러한 처리에 따라, 컷오프 이외의 구간에서 비선형적인 A'의 게인을 갖는 메인 증폭기(120)의 한계점을 극복할 수 있다. 도 4 및 도 5에 도시된 바와 같이, 메인 증폭기(120)의 출력은 선형증폭구간 t1~t2, t4~t6, t8~t9 사이의 전압을 |A|라는 게인으로 증폭시키는 반면, 상기 선형증폭구간을 벗어난 t2~t4, t6~t8 사이의 전압은 |A'|라는 낮은 게인으로 증폭시키게 되는 문제점이 있다.
그러나, 본 발명의 실시 예에 따른 보조 증폭기(130)는, 컷오프 구간 설정을 이용하여 비선형 증폭구간과 선형증폭구간을 선별하고, 선형증폭구간을 벗어난 신호에 대응하는 동작점 변경을 통해, p1은 t6~t8 사이의 전압을 제1 게인인 |A|로 증폭시키고, n1은 t2~t4사이의 전압을 |A|로 증폭시키도록 처리할 수 있는 것이다.
그리고, 이러한 처리를 위하여, 선형성 제어부(150)는 VGp 및 VGn에 따라 PMOS(p1) 및 NMOS(n1) 의 바이어스 전압이 각각 인가되도록 하는 가변 제어 신호를 생성하여 출력부(140)의 출력 신호에 따른 적절한 시스템 동작이 처리되도록 하는 신호 연산을 수행할 수 있다. 이에 따라, 선형성 제어부(150)는 이를 처리하기 위한 하나 이상의 측정 센서 및 마이크로프로세서를 더 포함할 수 있다.
도 6 내지 도 8은 본 발명의 실시 예에 따른 동작점 및 컷오프 범위를 설명하기 위한 도면들이다.
도 6을 참조하면, 도 6은 도 3(A)와 같이 회로 스키마를 구성한 경우의 시뮬레이션 결과 그래프로서, 보조 증폭기(130)의 NMOS와 PMOS가 모두 cut-off 상태 일 때 출력 전류는 이상적으로는 0으로 형성되도록 n1 및 p1이 제어되어야 하며, 선형성 제어부(150)는, 이를 위한 선형성 향상 제어 신호로서의 VGn, VGp를 시간의 흐름에 따라 동적으로 인가할 수 있다.
또한, PMOS가 cut-off이고 NMOS가 동작 중일 때 출력되는 전류 io.n과, NMOS가 cut-off이고 PMOS가 동작 중일 때 출력되는 전류 io.p는 서로 반대 방향으로 형성되어야 하며, 선형성 제어부(150)는, 이를 위한 선형성 향상 제어 신호로서의 VGn, VGp를 시간 흐름에 따라 동적으로 인가할 수 있다.
나아가, p1 및 n1의 컷오프 영역과 동작 영역은 보조 증폭기(130)의 NMOS, PMOS 각각의 문턱 전압(Vtn, Vtp)과 메인 증폭기(120)의 VDD 및 VSS에 의해 결정되는 바, 도 6에서는 전압 그래프를 통해 동작 영역 및 컷오프 영역이 형성된 것을 나타내고 있다.
또한, 도 7 및 도 8을 참조하면, 도 3(B)와 같이 인버터 타입의 회로 스키마를 구성한 경우에 있어서의 시뮬레이션 결과 그래프로서, 보조 증폭기(130)의 동작 영역 및 컷오프 영역이 각각의 PMOS(p1) 및 NMOS(n1)의 경우에 대해 전압을 기준으로 형성된 것을 확인할 수 있다. 그래프에서 상단 곡선은 전압의 변화이며, 하단 곡선을 전류의 변화임을 확인할 수 있으며, p1, n1 각각 컷오프 영역을 벗어난 범위에서 동작이 수행됨을 확인할 수 있다.
도 9는 본 발명의 다른 실시 예에 다른 회로 스키마를 나타낸다.
도 9를 참조하면, 본 발명의 다른 실시 예에 따른 보조 증폭기(130)는, 상기 입력부(110) 및 상기 출력부(140) 사이에 별도의 디커플링 캐패시턴스 없이 연결되며, 상기 선형성 향상 제어 신호에 기초한 벌크 전압을 인가받아 문턱 전압이 가변되는, NMOS 및 PMOS가 결합된 동작점 이동 회로를 포함할 수 있다.
이 경우, 도 9에 도시된 바와 같이, 선형성 제어부(150)는 벌크 전압 인가에 따른 VBp를 제어할 수 있다. 결과적으로는 유효한 동작점은 게이트 전압에서 문턱 전압인 Vtp, Vtn을 차감한 지점이므로, 본 발명의 실시 예에 따른 선형성 제어부(150)는, NMOS 및 PMOS 소자 각각의 문턱 전압(Vtp, Vtn)을 조절하는 제어 신호를 인가함으로써, 동작점이 변경되어 선형성을 향상시키는 결과를 얻을 수도 있다. 이 경우, 별도의 디커플링 캐패시턴스가 없어도 구현 가능하므로, 모듈의 소형화 및 생산 비용의 절감을 도모할 수 있다.
도 10은 본 발명의 실시 예에 따른 종래 기술과의 비교 시뮬레이션 결과를 나타내는 그래프이다.
도 10(A)에 도시된 바와 같이, 종래의 단순 증폭기만을 활용한 펄스 진폭 변조 신호 처리 회로의 경우, 전압 레벨 간 간격(EH1, EH2, EH3)이 일정하게 형성되지 못하고 중앙 간격이 넓은 문제점이 나타나고 있다.
그러나, 본 발명의 실시 예에 따른 회로 스키마와 이를 구현한 테스트 결과, 도 10(B)에 도시된 바와 같이, 중앙 간격 대비 상단 및 하단 간격 또한 유사하게 형성되었음을 확인할 수 있으며, 이에 따라 신호의 선형성 또한 향상되었음을 명확하게 확인할 수 있다.
도 11은 본 발명의 실시 예에 따른 회로의 캘리브레이션 동작을 설명하기 위한 흐름도이다.
도 11에 도시된 바와 같이, 본 발명의 실시 예에 따른 선형성 제어부(150)는, 보조 증폭기(130)의 원활한 동작을 위하여, 캘리브레이션 모드에 진입하여 보조 증폭기(130)의 변수 설정을 캘리브레이션 할 수 있다.
이를 위해, 선형성 제어부(150)는 사용자 입력 또는 일정 조건에 따라 캘리브레이션 모드 진입을 확인한다(S101).
그리고, 선형성 제어부(150)는, 먼저 보조 증폭기(130)를 OFF 시킨 상태에서 메인 증폭기(120)를 동작시킨다(S103).
이 상태에서는 보조 증폭기(130)는 오프되므로, 선형성 제어부(150)는 VGp와 VSp(PMOS 소스측 전압)를 동일하게 설정할 수 있으며, VGn과 VSn(NMOS 소스측 전압)도 동일하게 설정할 수 있다.
이후, 선형성 제어부(150)는, 선형도 측정을 위한 테스트 신호 패턴을 입력부(110)로 인가한다(S105).
여기서 선형도는 메인 증폭기(120)의 제1 게인인 A 값을 산출하는 데 이용될 수 있다.
그리고, 선형성 제어부(150)는, 출력부(140)의 출력 신호로부터 동작 신호 레벨 변수를 산출한다(S107).
여기서, 동작 신호 레벨 변수는, 레벨별 전압(V1, V2, V3, V4), 전압 간격에 대응하는 제1 레벨 제어 변수(EH1), 제2 레벨 제어 변수(EH2) 및 제3 레벨 제어 변수(EH3)와, 평균전압(Vavg), 최소 신호 레벨(Smin=min(EH1, EH2, EH3)/2), 레벨 분리 미스매치율(Level separation mismatch ration, RLM = 6 x Smin / (V4-V1)) 중 적어도 하나를 포함할 수 있다. 이상적일 때 RLM은 1로 산출되며, 일반적으로 100GbE PAM4 신호 처리의 요구 spec은 RLM이 0.92 이상이다.
이후, 선형성 제어부(150)는, 제1 레벨 제어 변수(EH1), 제2 레벨 제어 변수(EH2) 및 제3 레벨 제어 변수(EH3)가 일치되도록 보조 증폭기의 각 NMOS 및 PMOS 별 바이어스되는 게이트 전압과 소스 전압을 점진적으로 가변시킨다(S109).
점진적 가변을 위해, 선형성 제어부(150)는, EH2 > EH1 > EH3 에 해당하는 제1 조건이거나 EH2 > EH3 > EH1에 해당하는 제2 조건인지를 먼저 판단할 수 있다.
그리고, 선형성 제어부(150)는 상기 제1 조건 또는 상기 제2 조건에 해당하는 경우, 두가지 방식으로 점진적 가변 처리를 수행할 수 있다.
1) EH2 = EH1 이 될 때까지 보조 증폭기(130)에 포함된 NMOS의 VGn를 VSn보다 높아지도록 조정한 후, EH2 = EH1 = EH3 이 될 때까지 보조 증폭기(130)에 포함된 PMOS의 VGp를 VSp보다 낮아지도록 조정하는 방식
2) EH2 = EH3 이 될 때까지 보조 증폭기(130)에 포함된 PMOS의 VGp를 VSp보다 낮아지도록 조정한 후, EH2 = EH3 = EH1 이 될 때까지 보조 증폭기(130)에 포함된 PMOS의 VGn를 VSn보다 높아지도록 조정하는 방식
이러한 선형성 제어부(150)의 조정 처리에 의해, 제1 레벨 제어 변수(EH1), 제2 레벨 제어 변수(EH2) 및 제3 레벨 제어 변수(EH3)가 일치되도록 바이어스된 n1, p1의 동작점 전압이 보조 증폭기(130)에 자동적으로 캘리브레이션 될 수 있다.
한편, 여기에 설명되는 다양한 실시예는 예를 들어 소프트웨어, 하드웨어 또는 이들의 조합된 것을 이용하여, 컴퓨터로 읽을 수 있는 기록매체 내에서 구현될 수 있다. 하드웨어적인 구현에 의하면, 여기에 설명되는 실시예는 ASICs(application specific integrated circuits), DSPs(digital signal processors), DSPDs(digital signal processing devices), PLDs(programmable logic devices), FPGAs(field programmable gate arrays), 프로세서(processors), 제어기(controllers), 마이크로 컨트롤러(micro-controllers), 마이크로 프로세서(microprocessors), 기능 수행을 위한 전기적인 유닛 중 적어도 하나를 이용하여 구현될 수 있다. 일부의 경우에 그러한 실시 예들이 제어부에 의해 구현될 수 있다.
또한, 이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 프로세싱 유닛(Graphics Processing Unit; GPU), ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 주문형 집적 회로(Application Specific Integrated Circuits; ASICS), 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다.
그리고, 상술한 본 발명에 따른 방법은 컴퓨터에서 실행되기 위한 프로그램으로 제작되어 컴퓨터가 읽을 수 있는 기록 매체에 저장될 수 있으며, 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있다.
컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고, 상기 방법을 구현하기 위한 기능적인(function) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형 실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.
Claims (9)
- N-레벨 펄스 진폭 변조(PAM-N, Pulse Amplitude Modulation) 신호를 처리하는 회로에 있어서,
입력 신호를 수신하는 입력부;
상기 입력부와 연결되며, 상기 입력 신호를 제1 게인으로 증폭시키는 메인 증폭기; 및
상기 메인 증폭기의 출력 신호를 출력하는 출력부를 포함하고,
상기 입력부와 상기 출력부 사이에 상기 메인 증폭기와 병렬로 연결되며, 상기 출력 신호에 대응하는 선형성 향상 제어 신호에 따라, 상기 입력 신호의 적어도 일부를 가변적으로 증폭하여 상기 출력부로 인가하는 보조 증폭기를 더 포함하고,
상기 출력부의 출력 신호로부터 사전 설정된 동작 신호 레벨 변수를 측정하고, 상기 동작 신호 레벨 변수에 기초한 상기 선형성 향상 제어 신호를 생성하여 상기 보조 증폭기로 인가하는 선형성 제어부를 더 포함하는
펄스 진폭 변조 신호 처리 회로. - 삭제
- 제1항에 있어서,
상기 동작 신호 레벨 변수는, PAM-N 신호의 전압 레벨 및 상기 전압 레벨 간 간격 높이에 기초하여 산출되는
펄스 진폭 변조 신호 처리 회로. - 제3항에 있어서,
상기 선형성 향상 제어 신호는, 상기 전압 레벨 간 간격 높이를 일치시키는 방향으로 상기 보조 증폭기의 동작점을 이동시키는 제어 신호를 포함하는
펄스 진폭 변조 신호 처리 회로. - 제1항에 있어서,
상기 보조 증폭기는,
상기 입력부와 일단이 병렬적으로 연결되어 상기 입력 신호의 DC 전압을 디커플링하는 제1 캐패시터 및 제2 캐패시터;
게이트가 상기 제1 캐패시터의 타단에 연결되며, 상기 디커플링된 입력 신호 및 상기 선형성 향상 제어 신호에 기초한 제1 바이어스 전압을 상기 게이트로 인가받아, 드레인 전류를 상기 출력부로 가변 증폭 출력하는 PMOS 회로; 및
게이트가 상기 제2 캐패시터의 타단에 연결되며, 상기 디커플링된 입력 신호 및 상기 선형성 향상 제어 신호에 기초한 제2 바이어스 전압을 상기 게이트로 인가받아, 드레인 전류를 상기 출력부로 가변 증폭 출력하는 NMOS 회로;를 포함하는
펄스 진폭 변조 신호 처리 회로. - 제1항에 있어서,
상기 보조 증폭기는,
드레인이 상기 출력부와 연결되고, 상기 입력부의 입력 신호 및 상기 선형성 향상 제어 신호에 기초한 제1 바이어스 전압 및 제2 바이어스 전압을 각각 게이트로 인가받아, 상기 드레인의 전류를 가변 제어하도록 NMOS와 PMOS가 상보적으로 연결된 CMOS 인버터 회로를 포함하는
펄스 진폭 변조 신호 처리 회로. - 제1항에 있어서,
상기 보조 증폭기는,
상기 입력부 및 상기 출력부 사이에 별도의 디커플링 캐패시턴스 없이 연결되며, 상기 선형성 향상 제어 신호에 기초한 벌크 전압을 인가받아 문턱 전압이 가변되는, NMOS 및 PMOS가 결합된 동작점 이동 회로를 포함하는
펄스 진폭 변조 신호 처리 회로. - 제1항에 있어서,
상기 메인 증폭기를 ON 시키고, 상기 보조 증폭기는 OFF 시킨 상태에서, 상기 출력부의 출력 신호로부터 캘리브레이션 변수를 측정하고, 상기 캘리브레이션 변수에 기초하여 상기 선형성 향상 제어 신호를 위한 상기 보조 증폭기로의 바이어스 전압을 캘리브레이션하는 선형성 제어부를 더 포함하는
펄스 진폭 변조 신호 처리 회로. - PAM-N 신호를 광통신망을 통해 수신하는 통신 장치에 있어서,
N 레벨 펄스 진폭 변조(PAM-N, Pulse Amplitude Modulation N) 신호를 처리하여, 선형성을 조정하는 펄스 진폭 변조 신호 처리 회로; 및
상기 펄스 진폭 변조 신호 처리 회로에 의해 선형성 조정 처리된 신호를 수신하는 수신부를 포함하고,
상기 펄스 진폭 변조 신호 처리 회로는,
입력 신호를 수신하는 입력부;
상기 입력부와 연결되며, 상기 입력 신호를 제1 게인으로 증폭시키는 메인 증폭기; 및
상기 메인 증폭기의 출력 신호를 출력하는 출력부를 포함하고,
상기 입력부와 상기 출력부 사이에 상기 메인 증폭기와 병렬로 연결되며, 상기 출력 신호에 대응하는 선형성 향상 제어 신호에 따라, 상기 입력 신호의 적어도 일부를 가변적으로 증폭하여 상기 출력부로 인가하는 보조 증폭기; 및
상기 출력부의 출력 신호로부터 사전 설정된 동작 신호 레벨 변수를 측정하고, 상기 동작 신호 레벨 변수에 기초한 상기 선형성 향상 제어 신호를 생성하여 상기 보조 증폭기로 인가하는 선형성 제어부를 더 포함하는
통신 장치.
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