KR102528403B1 - 스트레처블 전자기기 및 그 기기의 제조방법 - Google Patents
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Abstract
본 발명의 스트레처블 전자기기는, 본 발명의 소자가 놓이고 서로 이격하는 적어도 두 개의 아일랜드와, 상기 아일랜드 간의 스트레처블 작용을 수행하는 인터커넥터가 포함되는 어레이부; 및 상기 어레이부로 전기신호를 인가하는 외부결선부가 포함할 수 있다.
Description
본 발명은 스트레처블 전자기기 및 그 기기의 제조방법에 관한 것이다.
현대생활에서 다양한 전자기기는 생활을 윤택하게 하였다.
그 중에서 디스플레이 기기는 시각으로 정보를 전달하는 장치이다. 상기 디스플레이 기기는 발전을 거듭하여 플렉시블 디스플레이 기기가 상업화되어 있다.
상기 디스플레이 기기의 새로운 형태로서 스트레처블 디스플레이 기기가 각광을 받고 있다. 상기 스트레처블 디스플레이 기기는 웨어러블 등의 다양한 기술로의 접목이 기대된다. 그 외에도, 태양전지, 통신기기 등의 다양한 전자기기가 스트레처블 특성을 가질 수 있다.
본 발명의 출원인은 마이크로 발광소자를 기판에 전사하는 기술로서, 출원번호 10-2020-0128994, 발명의 명칭 '피부에 접촉하는 마이크로 발광소자 어레이, 그 어레이의 제조방법. 및 생체삽입형 전자기기의 충전시스템'을 출원한 바가 있다. 상기 기술을 통하여 발광소자를 기판에 전사하여 발광소자 어레이로 사용할 수 있음을 확인하였다.
이에 기술개발에 매진하여 출원인은 상기 발광소자를 스트레처블 전자기기를 제공하기에 이르렀다.
본 발명은 스트레처블 전자기기 및 그 제조방법을 제안하는 것을 목적으로 한다.
본 발명의 스트레처블 전자기기는, 본 발명의 소자가 놓이고 서로 이격하는 적어도 두 개의 아일랜드와, 상기 아일랜드 간의 스트레처블 작용을 수행하는 인터커넥터가 포함되는 어레이부; 및 상기 어레이부로 전기신호를 인가하는 외부결선부가 포함할 수 있다.
상기 어레이부는, 상기 인터커넥터를 제공하고, 상기 외부결선부에서 인가되는 전기신호를, 상기 인터커넥터를 통하여, 상기 적어도 두 개의 아일랜드로 공급하는 인터커넥터층; 상기 인터커넥터층의 위에 놓이는 회로층; 및 상기 회로층의 위에 놓이고 상기 소자가 놓이는 소자층을 포함할 수 있다.
상기 적어도 두 개의 아일랜드 중의 적어도 하나에는 복수개의 소자가 안착될 수 있다.
상기 인터커넥터에는 회로층 및 소자층이 제공되지 않을 수 있다.
상기 적어도 두 개의 아일랜드 중의 적어도 하나에 안착되는 소자의 갯수는 n2개로 제공될 수 있다. ,
상기 인터커넥터층은, 하측의 제 1 절연층; 상기 제 1 절연층 상의 제 1 도전층; 상기 제 1 도전층 상의 제 2 절연층; 및 상기 제 2 절연층 상의 다수의 이격되는 곳이 서로 개방되어 제공되는, 상기 회로층과 접속되는 제 1 본딩층을 포함할 수 있다.
상기 제 1 본딩층은 상기 아일랜드 마다 세개 또는 네개가 마련될 수 있다.
상기 회로층은, 상기 인터커넥터층과 접속하는 제 2 본딩층; 상기 제 2 본딩층 상의 제 2 도전층; 및 상기 제 2 도전층 상의 제 3 절연층을 포함할 수 있다.
상기 제 2 도전층의 하면에는 빈공간이 제공될 수 있다.
상기 소자층은, 상기 제 3 절연층 상에 놓이는 소자; 상기 소자 및 상기 제 2 도전층과 연결되어 전기신호를 입출력하는 제 1, 2 전극; 및 상기 소자 및 전극을 보호하는 보호층을 포함할 수 있다.
상기 인터커넥터는 구불구불하고 두께가 얇은 평면형상으로 제공될 수 있다.
상기 적어도 두 개의 아일랜드 중의 적어도 하나는, 좌우방향로 연장되는 제 1 인터커넥터, 및 상하방향으로 연장되는 제 2 인터커넥터를 포함할 수 있다.
상기 제 1, 2 인터커넥터를 통하에 세 개의 독립되는 통전라인이 제공될 수 있다.
상기 적어도 두 개의 아일랜드 중의 적어도 하나에 안착되는 복수개의 소자는, 종류가 다른 제 1 소자 및 제 2 소자가 포함될 수 있다.
상기 제 1 소자는 상기 제 2 소자보다 갯수가 많이 제공될 수 있다.
상기 제 2 소자는 트랜지스터를 포함할 수 있다.
본 발명에 따른 스트레처블 전자기기의 제조방법은, 소자를 가공하는 것; 희생층 상의 기판에 제 1 도전층과 절연층을 제공하고, 상기 절연층의 이격된 개소에 노출하여 제 1 본딩층을 제공하여, 인터페이스층을 제공하는 것; 희생층 상의 기판에 제 2 도전층과 제 2 본딩층을 제공하여, 회로층을 제공하는 것; 상기 제 1 본딩층과 상기 제 2 본딩층을 접합하여 아일랜드를 제공하는 것; 상기 회로층의 노출된 측면에 상기 소자를 전사하여 프린팅하는 것; 및 상기 소자와 상기 제 2 도전층을 연결하는 것을 포함할 수 있다.
상기 소자는, 하나의 아일랜드에 전사(transfer)될 소자의 갯수, 단일의 어레이부에 전사될 소자의 갯수, 또는 적어도 두개의 아일랜드에 함께 전사될 소자의 갯수와 동일한 갯수의 소자가, 단일의 웨이퍼에서 한꺼번에 제조될 수 있다.
제 1 도전층과 상기 제 2 도전층의 패터닝은 서로 다르게 제공될 수 있다.
본 발명에 따른 전자소자의 필펙터(fill factor)가 높은 스트레처블 전자기기를 얻을 수 있다.
본 발명에 따르면 고휘도 및 고집적성의 스트레처블 전자기기를 얻을 수 있다.
도 1은 실시예에 따른 스트레처블 전자기기의 일부 상하단면도.
도 2는 실시예에 따른 스트레처블 전자기기의 사시도.
도 3은 인터커넥터의 구성을 더 상세하게 보이는 도면.
도 4 내지 도 6은 스트레처블 전자기기의 신장특성 및 그에 따른 소자특성을 보이는 도면.
도 7과 도 8은 필팩터를 인자로 본 발명의 효과를 설명하는 도면.
도 9(a)는 소자층에 단일한 종류의 제 1 소자가 놓이는 것을 예시하는 도면.
도 9(b)는 소자층에 서로 다른 종류의 제 1 소자 및 제 2 소자가 놓이는 것을 예시하는 도면.
도 10은 능동 스트레처블 전자기기의 인터커넥터층의 평면도.
도 11(a)는 능동 스트레처블 전자기기의 회로층의 저면도.
도 11(b)는 능동 스트레처블 전자기기의 회로층의 평면도.
도 12는 능동 스트레처블 전자기기의 일부 단면도.
도 13 내지 도 15는 실시예에 다른 스트레처블 전자기기의 제조방법을 설명하는 도면으로서, 도 13은 소자의 제조방법이고, 도 14는 회로층과 인터커넥터층의 제조방법이고, 도 15는 최종 조립공정을 설명하는 도면.
도 2는 실시예에 따른 스트레처블 전자기기의 사시도.
도 3은 인터커넥터의 구성을 더 상세하게 보이는 도면.
도 4 내지 도 6은 스트레처블 전자기기의 신장특성 및 그에 따른 소자특성을 보이는 도면.
도 7과 도 8은 필팩터를 인자로 본 발명의 효과를 설명하는 도면.
도 9(a)는 소자층에 단일한 종류의 제 1 소자가 놓이는 것을 예시하는 도면.
도 9(b)는 소자층에 서로 다른 종류의 제 1 소자 및 제 2 소자가 놓이는 것을 예시하는 도면.
도 10은 능동 스트레처블 전자기기의 인터커넥터층의 평면도.
도 11(a)는 능동 스트레처블 전자기기의 회로층의 저면도.
도 11(b)는 능동 스트레처블 전자기기의 회로층의 평면도.
도 12는 능동 스트레처블 전자기기의 일부 단면도.
도 13 내지 도 15는 실시예에 다른 스트레처블 전자기기의 제조방법을 설명하는 도면으로서, 도 13은 소자의 제조방법이고, 도 14는 회로층과 인터커넥터층의 제조방법이고, 도 15는 최종 조립공정을 설명하는 도면.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 그러나, 본 발명의 사상은 이하에 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에 포함되는 다른 실시예를 구성요소의 부가, 변경, 삭제, 및 추가 등에 의해서 용이하게 제안할 수 있을 것이나, 이 또한 본 발명 사상의 범위 내에 포함된다고 할 것이다.
도면의 설명에 있어서, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략할 수 있다.
본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 실시예에 따른 스트레처블 전자기기의 일부 상하단면도이고, 도 2는 실시예에 따른 스트레처블 전자기기의 사시도이다.
도 1 및 도 2를 참조하면, 스트레처블 전자기기는, 소자가 놓이는 어레이부(2), 및 어레이부(2)로 전기신호를 인가하는 외부결선부(1)가 포함된다. 상기 어레이부(2)에는 다수의 아일랜드가 놓일 수 포함될 수 있다. 상기 아일랜드는 인터커넥터(15)에 의해서 상하좌우로 연결될 수 있다. 상기 인터커넥터(15)는 스트레처블할 수 있다. 도 1에는 두 개의 아일랜드(101)(102)가 도시된다. 상기 아일랜드에는 적어도 하나의 소자(31)가 놓일 수 있다. 상기 소자는 발광 다이오드로 예시할 수 있다. 상기 아일랜드에는 네 개의 소자가 놓일 수 있다. 상기 아일랜드에는 n2(여기서, n은 자연수)개의 소자가 등간격으로 놓일 수 있다.
도 1을 참조하여 상기 어레이부의 구성을 더 상세하게 설명한다.
도 1(a)는 두 개의 아일랜드를 상하로 절단한 단면도이고, 도 1(b) 내지 도 1(e)는 각각 도 1(a)의 (1)(2)(3)(4)를 따라서 절단한 단면도이다.
도 1을 참조하면, 상기 어레이부(2)는 상하를 기준으로, 하측에 놓이고 스트레처블 작용을 수행하는 인터커넥터층(10), 상기 인터커넉터층의 위에 놓이고 각 아일랜드로 전기신호를 공급하는 회로층(20), 및 상기 회로층 위에 놓이고 소자가 놓이는 소자층(30)를 포함할 수 있다.
상기 인터커넥터층(10)은, 외부결선부(1)와 연결되어 전원이 인가될 수 있다. 상기 인터커넥터층(10)에는, 하측의 제 1 절연층(11), 상기 제 1 절연층(11) 상의 제 1 도전층(12), 및 상기 제 1 도전층(12) 상의 제 2 절연층(13)이 포함될 수 있다. 상기 제 2 절연층(13)의 다수의 이격되는 곳은 개방되어 제 1 본딩층(14)이 제공될 수 있다. 상기 절연층(11)(13)은 폴리이미드(PI)를 재질로 하고, 상기 도전층(12)은 구리를 재질로 할 수 있다. 이하의 설명에서 특별한 언급이 없는 경우에는 절연층은 폴리이미드를 사용하고, 도전층은 구리를 사용할 수 있다.
상기 구성에 따르면, 제 1 도전층(12)은 제 1 본딩층(14)과 전기적으로 접속되어, 전원이 공급될 수 있다. 상기 제 1 도전층(12)과 상기 제 1 본딩층(14)은 직접 연결될 수 있다. 상기 본딩층은 납을 주재료로 사용할 수 있다. 그 외의 전기 접속재질을 사용할 수도 있다. 이하의 설명에서 특별한 언급이 없는 경우에 본딩층은 납을 사용할 수 있지만 다른 재질을 사용할 수도 있다.
상기 제 1 도전층(12)은 상기 제 1, 2 절연층(11)(13)의 사이에서 소정의 모양으로 패터닝되어 있을 수 있다. 도 1을 예로 들면, 하나의 아일랜드(101)에는 세 개의 제 1 본딩층(14)이 제공될 수 있다. 이 경우에, 상기 제 1 도전층(12)은 각각의 본딩층과 접속되지만, 각각의 본딩층은 상기 제 1 도전층의 서로 다른 도전라인에 접속될 수 있다. 여기서 상기 도전라인은 독립적이고 서로 개방될 수 있다. 이를 통하여 소자층의 단락을 방지할 수 있다.
상기 인터커넥터층(10)에는 상기 아일랜드(101)(102)를 연결하는 인터커넥터(15)가 마련될 수 있다. 상기 인터커넥터(15)에는 회로층(20) 및 소자층(30)이 제공되지 않을 수 있다. 상기 인터커넥터(15)는 스트레처블 특성을 가질 수 있도록 구불구불한 부분을 포함할 수 있다. 상기 인터커넥터의 평면모양은 도 3을 참조할 수 있다. 상기 인터커넥터는 두께가 얇은 실질적인 이차원 평면으로 제공될 수 있다. 상기 인터커넥터(15)는 제 1, 2 절연층(11)(13), 및 제 1 도전층(12) 모두가 구불구불한 부분을 포함할 수 있다. 상기 인터커넥터(15)는, 폴리이미드 재질의 제 1, 2 절연층(11)(13), 및 구리재질의 제 1 도전층(12)의 구불구불한 형상이 변형하는 것에 의해서 스트레처블 특성을 구현할 수 있다.
상기 회로층(20)에는, 상기 제 1 본딩층(14)과 접속하는 제 2 본딩층(23), 제 2 본딩층(23)상의 제 2 도전층(22), 제 2 도전층(22) 상의 제 3 절연층(2)이 포함될 수 있다. 상기 제 2 도전층(22)은 상기 제 1 도전층(12)과 마찬가지로 패터닝되어 전기적 단락을 방지할 수 있다.
상기 제 2 도전층(22)의 하면에는 별도의 절연층이 제공되지 않을 수 있다. 상기 본딩층(23)이 제공되지 않는 곳에서, 상기 제 2 도전층(22)과 제 2 절연층(23)의 사이는 비어 있을 수 있다. 도 1(c)와 도 1(d)를 참조하면 제 2 절연층(13)과 제 2 본딩층(23)의 사이는 비어 있을 수 있다. 상기 빈공간에는 불활성 가스 또는 공기가 들어있을 수 있다.
상기 소자층(30)에는, 상기 제 3 절연층(21) 상에 놓이는 소자(31), 상기 소자(31)와 연결되어 전기신호를 입출력하는 제 1, 2 전극(32)(33), 상기 소자 및 전극을 보호하는 보호층(34)이 포함될 수 있다. 상기 전극(32)(33)이 통과할 수 있도록 상기 제 3 절연층(21)에는 비아홀(35)이 가공될 수 있다. 상기 비아홀(35)을 통하여 상기 전극은 상기 제 3 절연층(21)에 접속할 수 있다.
상기 소자는 발광소자, 유기발광소자, 태양광 발전소자, 트랜지스터소자, 마이크로 발광소자, 및 그 외의 전자소자를 포함할 수 있다. 실시예는 발광소자를 예시할 수 있다.
상기 아일랜드는, 좁은 의미로는 본딩층(14)(23)을 경계로 하여 상측의 부분으로 정의할 수 있다. 더 넓은 의미로는 상기 본딩층을 포함하여 해석할 수도 있다.
상기 아일랜드는, 어느 하나의 아일랜드에 복수개의 소자(31)가 함께 놓일 수 있다. 상기 복수개의 소자(31)는 어느 하나의 소자를 통과한 전기신호가, 다른 하나의 소자에 이르도록 상기 전극 및 상기 제 2 도전층(22)이 패터닝될 수 있다. 상기 복수개의 소자 중의 적어도 일부의 소자는 서로 직렬접속될 수 있다. 상기 복수개의 소자 중의 적어도 일부의 소자는 서로 병렬접속될 수 있다. 상기 복수개의 소자의 직렬 또는 병렬 접속은 상기 제 1 도전층(11)과 제 2 도전층(22)의 패터닝을 달리함으로써 제어될 수 있다. 예를 들어, 좌우로 일렬로 배열되는 소자는 단일의 전기신호에 의해서 함께 제어되지만, 상하로 배열되는 소자는 서로 다른 전기신호에 의해서 제어되도록 상기 도전층(11)(22)을 패터닝할 수 있다.
도 3은 상기 인터커넥터의 구성을 더 상세하게 보이는 도면이다.
도 3을 참조하면, 각각의 아일랜드(101)(102)는 상하좌우로 인터커넥터(15)에 의해서 연결될 수 있다. 상기 인터커넥터(15)는 스트레처블 특성을 얻을 수 있도록 하기 위하여, 구불구불한 형상으로 패터닝될 수 있다. 전원은 우측에서 인입되어 모든 소자를 통과한 다음에 우측으로 인출될 수 있다.
상기 어레이부(2)에서, 상기 인터커넥터(15)는 스트레처블 특성이 있다. 상기 어레이부(2)에서, 상기 아일랜드와 대응되는 하측의 인터커넥터층(10)은 스트레처블 특성이 없다. 이 구성에 따르면, 상기 어레이부(2)의 전체적인 스트레처블 특성을 원활히 구현할 수 있다. 상기 소자층(30) 및 회로층(20)에는 변형이 가하여지지 않기 때문에 아일랜드의 전기적 동작 및 소자의 물리적 안착특성은 문제가 없다.
상기 어레이부(2)는, 상기 인터커넥터층(10)과 상기 소자층(30)이 완전히 분리되는 2층 구조로 이루어질 수 있다. 상기 인터커넥터층(10)과 상기 소자층(30)이 분리되고, 회로층(20)에 의해서 서로 접속되는 구조로 이루어지는 것이다. 이에 따라서, 스트레처블 작용이 상기 소자층(30)에 미치는 영향이 실질적으로 없을 수 있다.
상기 어레이부(2)에 제공되는, 각각의 아일랜드(101)(102)는 단일의 전자모듈로 동작이 가능할 수 있다. 상기 전자모듈에는 다수의 전자소자가 놓일 수 있다. 이를 통하여 소자의 필팩터(fill factor)를 높일 수 있다. 스트레처블 작용이 각 아일랜드에는 미치지 못하기 때문에, 다수의 전자소자를 단일의 아일랜드에 안착시킬 수 있다.
도 4 내지 도 6은 스트레처블 전자기기의 신장특성 및 그에 따른 소자특성을 보이는 도면이다.
도 4(a)는 변형 전의 실제제품 및 유한요소해석의 결과이고, 도 4(b)는 좌우로 10% 신장한 후의 실제제품 및 유한요소해석의 결과이고, 도 4(c)는 상하로 10% 신장한 후의 실제제품 및 유한요소해석의 결과이다. 각 도면을 참조하면, 인터커넥터에서 변형을 충실히 흡수하는 것을 확인할 수 있다. 이를 통하여 소자층 및 회로층에 미치는 영향이 없이 인터커넥터가 변형을 충분히 흡수할 수 있다.
도 5(a)는 y방향으로 10% 신장할 때의 저항의 실제변화를 측정한 것이고, 도 5(b)는 y방향으로 10% 신장 및 수축을 10,000번 반복할 때의 저항의 변화를 측정한 그래프이다. 각 도면을 참조하면, 신장동작시에 인터커넥터의 도전층이 변화에도 사용이 가능한 범위라는 것을 알 수 있다. 아울러, 반복적인 변형이 있더라도 인터커넥터가 안정적으로 동작가능한 것을 확인할 수 있었다.
도 6(a)는 신장하지 않은 것, 도 6(b)는 x방향으로 10%로 신장한 것, 도 6(c)는 y방향으로 10% 신장한 것, 및 도 6(d)는 xy방향으로 10% 신장한 것의 실제 제품 사진을 촬영한 것이다. 각 도면을 참조하면, 스트레처블 특성이 원활히 구현되는 것을 확인할 수 있다.
도 7과 도 8은 필팩터를 인자로 본 발명의 효과를 설명하는 도면이다.
도 7(a)는 인터커넥터층에 소자가 바로 안착되는 단일층 구조의 비교예이고, 도 7(b)(c)는 인터커넥터층에 회로층을 개입하여 소자층이 인터커넥터 층과는 독립되는 이중층 구조의 실시예이고, 이중에서 도 7(b)는 단일의 아일랜드에 22으로 네 개의 소자가 놓이는 예이고 도 7(c)는 단일의 아일랜드에 32으로 아홉개의 소자가 놓이는 예를 보이고 있다.
상기 각 도면을 비교하면, 상기 이중층으로 구성하는 경우에 동일한 이차원 면적에 대하여 더 많은 소자를 안착할 수 있는 것을 확인할 수 있다.
도 7(d)는 도 7(c)의 인터커넥터(15)를 신장한 경우의 도면으로서, 도 7(c)와 도 7(d)를 비교하면, 상기 이중층 구조인 실시예의 스트레처블 전자기기는, 높은 필팩터의 구현이 가능하기 때문에, 신장하더라도 전자기기의 원래 기능에 미치는 손상이 적을 수 있다. 예를 들어, 실시예의 스트레처블 전자기기가 스트레처블 디스플레이 기기로 적용되는 경우에는, 디스플레이 기기가 신장하더라도 휘도의 저하가 작기 때문에, 기기의 안정적인 동작을 유지할 수 있다.
도 8은 상기 단일층(single layer design)과 상기 이중층(double layer modular design)의 경우에 필팩터를 비교하는 그래프이다.
도 8을 참조하면, 동일한 스트레처블 특성을 얻기 위하여, 같은 인터커넥터를 이용하는 것을 예로 든다. 이 경우에 도 7(a)의 경우에는 대략 20%의 필팩터를 얻을 수 있다. 도 7(b)의 경우에는 대략 45%의 필팩터를 얻을 수 있고, 도 7(c)의 경우에는 대략 80%의 필팩터를 얻을 수 있다.
상기 이중층과 동일한 필팩터 성능을 상기 단일층으로 얻기 위해서는, 상기 스트레처블 특성이 급격히 저하하는 것을 확인할 수 있다.
상기되는 실시예는 상기 소자층(30)에 동일한 소자가 놓이는 경우를 예시한다. 본 발명의 실시예는 이종의 다른 소자가 놓일 수 있다. 도 9는 각각의 경우를 예시한다.
도 9(a)는 소자층(30)에 단일한 종류의 제 1 소자(311)가 놓이는 것을 예시하는 도면이다. 도 9(b)는 소자층(30)에 이종류의 제 1 소자(311) 및 제 2 소자(312)가 놓이는 것을 예시하는 도면이다. 상기 제 1 소자(311)는 마이크로 발광소자일 수 있다. 상기 제 2 소자(312)는 트랜지스터일 수 있다. 상기 제 2 소자는 상기 제 1 소자를 제어할 수 있다.
단일한 종류의 제 1 소자가 아일랜드에 놓이는 경우에는 수동 스트레처블 전자기기라고 할 수 있다. 이종의 소자로서, 제 1 소자 및 상기 제 1 소자를 제어하는 제 2 소자가 놓이는 경우에는 능동 스트레처블 전자기기라고 할 수 있다.
도 10은 상기 능동 스트레처블 전자기기의 인터커넥터층의 평면도이다.
도 10을 참조하면, 능동 스트레처블 전자기기에는 세 개의 통전라인이 제공될 수 있다. 구체적으로, 좌우로 연장하는 제 1 인터커넥터(151)에는 공통라인(155)가 마련될 수 있고, 상하로 연장하는 제 2 인터커넥터(152)에는 게이트라인(154) 및 데이터라인(153)이 마련될 수 있다. 물론, 제 1, 2 인터커넥터는 라인 들이 서로 바뀔 수 있다. 어떠한 경우에도 제 1, 2 인터커넥터를 통하여 세 개의 라인이 제공될 수 있다.
도 11(a)는 상기 능동 스트레처블 전자기기의 회로층의 저면도이고, 도 11(b)는 상기 능동 스트레처블 전자기기의 회로층의 평면도이다.
도 10 및 도 11을 참조하면, 제 1, 2 공통전극(231)(234)은 마주보는 한 쌍의 상기 공통라인(155)의 단부에 접속할 수 있다. 데이터전극(233)은 상기 데이터라인(153)에 접속할 수 있다. 게이트전극(232)은 상기 게이트라인(154)에 접속할 수 있다.
상기 데이터전극(233) 및 상기 게이트전극(232)은 각각 제 4, 5 비아홀(354)(355)을 통하여 제 2 소자(312)로 신호를 인가할 수 있다. 상기 제 2 소자(312)는 데이터신호 및 게이트 신호에 의해서 제어될 수 있다.
상기 공통전극(231)(234)은 제 1, 2, 3 비아홀(351)(352)(353)을 통하여 각 각의 제 1 소자(311)로 연결될 수 있다. 상기 제 2 소자(312)와 상기 제 1 소자(311)가 서로 접속되어 제 1 소자의 온오프가 제어될 수 있다. 여기서 제 1 소자의 갯수는 제 2 소자보다 많다. 이로써 단일의 제 2 소자에 의해서 다수의 제 1 소자가 함께 제어될 수 있다. 이 경우에 제 1 소자가 발광소자인 경우에 휘도를 더욱 높일 수 있는 등, 필팩터를 더 크게 할 수 있다.
설명한 바와 같이, 상기 능동 스트레처블 전자기기의 각 아일랜드, 즉 전자모듈은 독립적으로 온오프 및 그 동작특성이 제어될 수 있다.
도 12는 능동 스트레처블 전자기기의 일부 단면도이다. 도 12는 상기 수동 스트레처블 전자기기의 단면도에 해당하는 도 1과 대응하는 도면이다. 도전층 및 전극의 패턴이 다른 것이 다르고 나머지는 도 1의 설명이 그대로 적용될 수 있다. 그러므로, 동일한 설명은 도 1의 설명이 그대로 적용되는 것으로 한다.
도 12를 참조하면, 본딩층으로서 네 개의 전극(231)(232)(233)(234)이 회로층(20)과 인터커넥터층(10)의 계면에 제공될 수 있다. 각 본딩층 중 두 개는 두 개의 공통라인(155)과 접속하고, 한 개는 게이트라인(154), 나머지 한 개는 데이터라인(153)에 접속할 수 있다.
도 13 내지 도 15는 실시예에 다른 스트레처블 전자기기의 제조방법을 설명하는 도면으로서, 도 13은 소자의 제조방법이고, 도 14는 회로층과 인터커넥터층의 제조방법이고, 도 15는 최종 조립공정을 설명하는 도면이다.
도 13을 참조하면, 소자를 이루는 각 층을 웨이퍼에 적층하고(S1), 전극층을 적층할 수 있다(S2). 상기 웨이퍼의 직근 상측에는 희생층이 제공될 수 있다. 상기 각 층은 AlGaInP를 재질로 하는 마이크로 LED를 제공할 수 있다. 이후에는, 에칭공정을 이용하여, 상면 컨택층(S3), 활성층(S4), 및 하면컨택층(S5)를 제거할 수 있다. 마지막으로 투명 보호층을 이용하여 각 소자를 보호할 수 있다(S6).
상기 소자는, 하나의 아일랜드에 전사(transfer)될 소자의 갯수, 단일의 어레이부(2)에 전사될 소자의 갯수, 또는 적어도 두 개의 아일랜드에 함께 전사될 소자의 갯수와 동일한 갯수의 소자가, 단일의 웨이퍼에서 한꺼번에 제조될 수 있다. 이를 통하여 전사공정의 횟수가 줄고 제조공정이 단순해 질 수 있다.
도 14를 참조하면, 유리와 희생층 상에 기판이 제공될 수 있다(S11). 상기 희생층은 PDMS일 수 있고, 기판은 FPCB일 수 있다. 이후에 상기 기판은 패터닝될 수 있다(S12). 상기 기판상의 금속층은 패터닝되어 제 1 도전층(12) 및 제 2 도전층(22)을 각각 제공할 수 있다. 상기 금속층의 패터닝 양상은, 제 1 도전층(12) 및 제 2 도전층(22)별로 서로 연관은 있지만 동일하지는 않을 수 있다.
상기 제 1 도전층(12)의 양상으로 패터닝된 기판은 절연층(S13)을 도포한 후에(S13), 에칭하여 제 1 도전층(12)의 이격된 위치를 노출시킬 수 있다(S14). 여기서 절연층은 제 2 절연층(13)을 제공할 수 있다. 노출된 상기 제 1 도전층(12)에는 본딩층을 제공하는 솔더링 공정이 수행될 수 있다(S15). 여기서 본딩층은 제 1 본딩층(14)을 제공할 수 있다.
상기 제 2 도전층(22)의 양상으로 패터닝된 기판은 제 2 도전층(22) 상에 본딩층을 제공하는 솔더링 공정이 수행될 수 있다(S16). 여기서 본딩층은 제 2 본딩층(23)을 제공할 수 있다.
상기 두 본딩층이 체결되도록 두 개의 기판을 접합할 수 있다(S17). 상기 공정을 통하여 인터커넥터층(10)과 회로층(20)이 서로 체결될 수 있다. 상기 회로층(20)의 상측의 유리와 희생층은 제 2 도전층(22)이 노출되도록 제거될 수 있다.
도 15를 참조하면, 웨이퍼 상의 복수개의 소자에 스탬프를 부착한다(S21). 상기 스탬프로는 PDMS등의 점착성 재질을 사용할 수 있다. 이후에 상기 희생층을 분리하고, 복수개의 소자를 한번의 공정으로 떼어내고(S22), 상기 회로층(20)의 상면에 프린트할 수 있다(S23).
세척 후에, 보호층을 코팅하고(S24), 에칭하여 전극(32등)이 제공될 비아홀(35 등)을 가공할 수 있다(S25). 상기 비아홀은 절연층 및 보호층에 모두 제공될 수 있다.
상기 비아홀(35등)에 전극을 이루는 물질을 삽입하여, 제 2 도전층(22)과 소자(31등)의 전기적 결선을 달성하고 보호층을 제공할 수 있다(S26). 마지막으로, 에칭으로 불필요한 보호층을 제거하고, 인터커넥터층(10)의 유리와 희생층을 제거할 수 있다(S27).
본 발명의 전자기기 및 그 전자기기의 제조방법은 높은 필팩터의 스트레처블 전자기기를 제공할 수 있어서, 스트레처블 전자기기의 상업화에 한층 더 접근할 수 있다.
10: 인터커넥터 층
11: 제 1 절연층
12: 제 1 도전층
13: 제 2 절연층
14: 제 1 본딩층
15: 인터커넥터
20: 회로층
21: 제 3 절연층
22: 제 2 도전층
23: 제 2 본딩층
30: 소자층
31: 소자
32: 제 1 전극
33: 제 2 전극
34: 보호층
35: 비아홀
11: 제 1 절연층
12: 제 1 도전층
13: 제 2 절연층
14: 제 1 본딩층
15: 인터커넥터
20: 회로층
21: 제 3 절연층
22: 제 2 도전층
23: 제 2 본딩층
30: 소자층
31: 소자
32: 제 1 전극
33: 제 2 전극
34: 보호층
35: 비아홀
Claims (16)
- 소자가 놓이고 서로 이격하는 적어도 두 개의 아일랜드와, 상기 아일랜드 간의 스트레처블 작용을 수행하는 인터커넥터가 포함되는 어레이부; 및 상기 어레이부로 전기신호를 인가하는 외부결선부가 포함되고,
상기 어레이부에는,
상기 인터커넥터를 제공하고, 상기 외부결선부에서 인가되는 전기신호를, 상기 인터커넥터를 통하여, 상기 적어도 두 개의 아일랜드로 공급하는 인터커넥터층;
상기 인터커넥터층의 위에 놓이는 회로층; 및
상기 회로층의 위에 놓이고 상기 소자가 놓이는 소자층을 포함하고,
상기 적어도 두 개의 아일랜드 중의 적어도 하나에는 복수개의 소자가 안착되고,
상기 인터커넥터층에는,
하측의 제 1 절연층;
상기 제 1 절연층 상의 제 1 도전층;
상기 제 1 도전층 상의 제 2 절연층; 및
상기 제 2 절연층 상의 다수의 이격되는 곳이 서로 개방되어 제공되는, 상기 회로층과 접속되는 제 1 본딩층이 포함되고,
상기 제 1 절연층, 상기 제 2 절연층, 및 상기 제 1 도전층은, 구불구불한 부분을 포함하는 스트레처블 전자기기. - 제 1 항에 있어서,
상기 인터커넥터에는 상기 회로층 및 상기 소자층이 제공되지 않는 스트레처블 전자기기. - 제 1 항에 있어서,
상기 적어도 두 개의 아일랜드 중의 적어도 하나에 안착되는 소자의 갯수는 n2개(n은 자연수)인 스트레처블 전자기기. - 삭제
- 제 1 항에 있어서,
상기 제 1 본딩층은 상기 아일랜드 마다 세개 또는 네개가 마련되는 스트레처블 전자기기. - 제 1 항에 있어서,
상기 회로층에는,
상기 인터커넥터층과 접속하는 제 2 본딩층;
상기 제 2 본딩층 상의 제 2 도전층; 및
상기 제 2 도전층 상의 제 3 절연층이 포함되는 스트레처블 전자기기. - 제 6 항에 있어서,
상기 제 2 도전층의 하면에는 빈공간이 제공되는 스트레처블 전자기기. - 제 6 항에 있어서,
상기 소자층에는,
상기 제 3 절연층 상에 놓이는 소자;
상기 소자 및 상기 제 2 도전층과 연결되어 전기신호를 입출력하는 제 1, 2 전극; 및
상기 소자 및 전극을 보호하는 보호층이 포함되는 스트레처블 전자기기. - 제 1 항에 있어서,
상기 제 1 절연층, 상기 제 2 절연층, 및 상기 제 1 도전층은, 두께가 얇은 평면형상으로 제공되는 스트레처블 전자기기. - 제 1 항에 있어서,
상기 적어도 두 개의 아일랜드 중의 적어도 하나는,
좌우방향로 연장되는 제 1 인터커넥터, 및 상하방향으로 연장되는 제 2 인터커넥터가 포함하고,
상기 제 1, 2 인터커넥터를 통하에 세 개의 독립되는 통전라인이 제공되는 스트레처블 전자기기. - 제 1 항에 있어서,
상기 적어도 두 개의 아일랜드 중의 적어도 하나에 안착되는 복수개의 소자는, 종류가 다른 제 1 소자 및 제 2 소자가 포함되는 스트레처블 전자기기. - 제 11 항에 있어서,
상기 제 1 소자는 상기 제 2 소자보다 갯수가 많은 스트레처블 전자기기. - 제 12 항에 있어서,
상기 제 2 소자는 트랜지스터를 포함하는 스트레처블 전자기기. - 소자를 가공하는 것;
희생층 상의 기판에 제 1 도전층과 절연층을 제공하고, 상기 절연층의 이격된 개소를 노출하여 제 1 본딩층을 제공하여, 인터페이스층을 제공하는 것;
희생층 상의 기판에 제 2 도전층과 제 2 본딩층을 제공하여, 회로층을 제공하는 것;
상기 제 1 본딩층과 상기 제 2 본딩층을 접합하여 아일랜드를 제공하는 것;
상기 회로층의 노출된 측면에 상기 소자를 전사하여 프린팅하는 것; 및
상기 소자와 상기 제 2 도전층을 연결하는 것이 포함되는 스트레처블 전자기기의 제조방법. - 제 14 항에 있어서,
상기 소자는, 하나의 아일랜드에 전사(transfer)될 소자의 갯수, 단일의 어레이부에 전사될 소자의 갯수, 또는 적어도 두개의 아일랜드에 함께 전사될 소자의 갯수와 동일한 갯수의 소자가, 단일의 웨이퍼에서 한꺼번에 제조되는 스트레처블 전자기기의 제조방법. - 제 14 항에 있어서,
제 1 도전층과 상기 제 2 도전층의 패터닝은 서로 다른 스트레처블 전자기기의 제조방법.
Priority Applications (2)
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