JP7221499B2 - 金属酸化物半導体モジュール及びそれを含む発光ダイオード表示装置 - Google Patents

金属酸化物半導体モジュール及びそれを含む発光ダイオード表示装置 Download PDF

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Description

本発明は半導体モジュール及びそれを含む発光ダイオード（ＬＥＤ）表示装置に関し、特に、金属酸化物半導体モジュール及びそれを含むＬＥＤ表示装置に関する。
ポータブル電子装置の小型化がより広まると共に、ポータブル電子装置に含まれる電子部材（例えば、金属酸化物半導体部材）もサイズの縮小及びパフォーマンスの向上が望まれている。しかし、このような半導体部材の小型化は半導体部材の半導体材料の特性及び該半導体部材を製作する従来の方法の様々な制限により、更に難しくなっている。従って、複数の半導体部材を１つの半導体モジュールに統合する際における配置を最適化する方法を開発することにより、半導体部材が電子回路基板に実装される際におけるカバー範囲（フットプリント）を縮小することは、半導体業界における１つの重要な目標である。
従って、本発明の１つの目的は、従来技術の少なくとも１つの欠点を改善できる金属酸化物半導体モジュール及びそれを含む発光ダイオード（ＬＥＤ）表示装置を提供することである。
また、金属酸化物半導体チップの製作に関する技術としては、例えば特許文献１に記載されるものが挙げられる。
台湾特許出願公開第２０１１０４８６３号明細書
本発明によると、該金属酸化物半導体モジュールは、第１の導電タイプを有する半導体基板と、該半導体基板に形成され、且つ、第１の方向に沿って延伸する少なくとも１つの第１のトレンチにより仕切られて互いに間を空けて配置された複数の金属酸化物半導体部材と、を備えている。
各前記金属酸化物半導体部材は、それぞれ第１の導電タイプとは反対の第２の導電タイプを有する重ドープ半導体層と、第２の導電タイプを有するエピタキシャル層と、金属パターン接点ユニットと、を備える。該重ドープ半導体層は前記半導体基板に形成されると共に、ドレイン区を有する。該エピタキシャル層は前記半導体基板の反対側に位置するように重ドープ半導体層に形成されると共に、前記重ドープ半導体層の前記ドレイン区をエピタキシャル層から部分的に露出させる開口を有するように形成されている。該エピタキシャル層内にソース区と該ソース区と間を空けて配置されたゲート区とが形成されている。該金属パターン接点ユニットは、ソースパターン接点と、ゲートパターン接点と、ドレインパターン接点と、を有する。該ソースパターン接点は重ドープ半導体層の反対側に位置するようにエピタキシャル層の上表面に形成されると共に、前記ソース区に電気的接続されている。該ゲートパターン接点は前記ソースパターン接点から離れるように前記エピタキシャル層の前記上表面に形成されていると共に、前記ゲート区に電気的接続されている。該ドレインパターン接点は前記重ドープ半導体層の露出する前記ドレイン区に形成されて該ドレイン区から前記エピタキシャル層の上表面まで延伸すると共に、前記ドレイン区に電気的接続されている。
本発明によると、該ＬＥＤ表示装置は表示基板と、電源回路及び接地回路と、ＬＥＤアレイと、前記金属酸化物半導体モジュールと、を備える。前記表示基板は、表示エリアと該表示エリアを取り囲む非表示エリアとを有する。前記電源回路及び前記接地回路は、前記表示基板の前記非表示エリアに形成される。前記ＬＥＤアレイは前記表示基板の前記表示エリアに形成され、且つ、複数の横列及び複数の縦列を有するマトリックス状に配置される複数のＬＥＤを有する。前記金属酸化物半導体モジュールは前記表示基板の前記非表示エリアに配置され、該金属酸化物半導体モジュールの各金属酸化物半導体部材の前記金属パターン接点ユニットは前記表示基板に接触する。
本発明の他の特徴および利点は、添付の図面を参照する以下の実施形態の詳細な説明において明白になるであろう。
図１は、本発明における金属酸化物半導体モジュールの第１の実施形態が示される上面概略図である。 図２は、図１におけるＡ‐Ａ線に沿った断面概略図である。 図３は、本発明における金属酸化物半導体モジュールの第１の実施形態の製造工程が示される概略図である。 図４は、本発明における金属酸化物半導体モジュールの第１の実施形態の製造工程が示される概略図である。 図５は、本発明における金属酸化物半導体モジュールの第１の実施形態の製造工程が示される概略図である。 図６は、本発明における金属酸化物半導体モジュールの第１の実施形態の製造工程が示される概略図である。 図７は、本発明における金属酸化物半導体モジュールの第１の実施形態の製造工程が示される概略図である。 図８は、本発明における金属酸化物半導体モジュールの第１の実施形態の製造工程が示される概略図である。 図９は、本発明における金属酸化物半導体モジュールの第１の実施形態の製造工程が示される概略図である。 図１０は、本発明における金属酸化物半導体モジュールの第１の実施形態の製造工程が示される概略図である。 図１１は、本発明における金属酸化物半導体モジュールの第１の実施形態の製造工程が示される概略図である。 図１２は、本発明における金属酸化物半導体モジュールの第２の実施形態が示される上面一部概略図である。 図１３は、本発明の第１の実施形態の金属酸化物半導体モジュールを有するパワーコントロール装置の構成が示される断面概略図である。 図１４は、本発明における発光ダイオード（ＬＥＤ）表示装置に含まれる金属酸化物半導体モジュール及びＬＥＤアレイの構成が示される回路図である。 図１５は、本発明における発光ダイオード（ＬＥＤ）表示装置に含まれる金属酸化物半導体モジュール及びＬＥＤアレイの構成が示される回路図である。 図１６は、本発明におけるＬＥＤ表示装置に含まれる金属酸化物半導体モジュール及びＬＥＤアレイ構成が示される回路図である。 図１７は、本発明におけるＬＥＤ表示装置に含まれる金属酸化物半導体モジュール及びＬＥＤアレイ構成が示される回路図である。
本発明をより詳細に説明する前に、適切と考えられる場合において、符号又は符号の末端部は、同様の特性を有し得る対応の又は類似の要素を示すために各図面間で繰り返し用いられることに留意されたい。
また、以下の説明及び特許請求の範囲に用いられる方向を指示する用語（例えば、前、後、左、右、上、下…など）に関しては、構成要素の間の相対的位置関係を説明するためのみに用いられるものであり、本発明の構成を限定する要素として解釈されるべきではないことに留意されたい。
図１と図２に示されるように、本発明の金属酸化物半導体モジュール２０の第１の実施形態は、第１の導電タイプを有する半導体基板２と、該半導体基板２に形成されて第１の方向に沿って延伸する少なくとも１つの第１のトレンチ１０１により仕切られて互いに間を空けて配置された複数の金属酸化物半導体部材３と、を備えている。該金属酸化物半導体モジュール２０は更に第１の方向に直交する第２の方向に沿って延伸する少なくとも１つの第２のトレンチ１０２を有することにより、この第２のトレンチ１０２と第１のトレンチ１０１とを用いて複数の金属酸化物半導体部材３を仕切ることができる。この実施形態において、第１の方向は長さ方向であり、第２の方向は幅方向である。該金属酸化物半導体モジュール２０はアレイ状に配置された６つの金属酸化物半導体部材３を有し、この６つの金属酸化物半導体部材３は、１つの第１のトレンチ１０１と２つの第２のトレンチ１０２により仕切られている。一方、第１のトレンチ１０１と第２のトレンチ１０２の本数は金属酸化物半導体部材３の個数と配置によって変更することができるので、図１に示されるこの実施形態の構成に制限されない。例えば、金属酸化物半導体モジュール２０が４つの金属酸化物半導体部材３を有する場合、３つの第２のトレンチ１０２により仕切られて第１の方向に沿って並ぶように構成することが可能であり、そして１つの第１のトレンチ１０１と１つの第２のトレンチ１０２により２×２のマトリックスを成すように配置することも可能である。
各金属酸化物半導体部材３は、それぞれ第１の導電タイプとは反対の第２の導電タイプを有する重ドープ半導体層３１と、第２の導電タイプを有するエピタキシャル層３２と、金属パターン接点ユニット３４と、電気絶縁保護層接点３５と、を備える。各金属酸化物半導体部材３はトレンチ金属酸化物半導体部材であることができる。
第１の導電タイプがＰ型である場合、第２の導電タイプはＮ型であり、第１の導電タイプがＮ型である場合、第２の導電タイプはＰ型である。この実施形態において、第１の導電タイプはＰ型であり、第２の導電タイプはＮ型である。
即ち、第１の導電タイプ及び第２の導電タイプにおけるいずれか１つはＰ型であり、他の１つはＮ型である。
重ドープ半導体層３１は半導体基板２に形成されていると共に、ドレイン区３４３１を有する。エピタキシャル層３２は半導体基板２の反対側にあるように重ドープ半導体層３１の表面に形成され、且つ、重ドープ半導体層３１のドレイン区３４３１を部分的に露出させる開口３３が形成されている。重ドープ半導体層３１はエピタキシャル層３２より高いドーピング濃度を有する。
開口３３はエピタキシャル層３２のコーナー部分に形成されることが可能であり、開口画成面により画成される。該開口画成面の断面の形状は円形、四角形、楕円形、三角形などの形であることができる。この実施形態において、各金属酸化物半導体部材３の開口３３は第１のトレンチ１０１及び／または第２のトレンチ１０２に連通している。この実施形態において、開口画成面の断面形状は矩形であり、エピタキシャル層３２の一部であり互いに繋がっている２つの側壁３２１が含まれている。エピタキシャル層３２内にソース区３４１１と該ソース区３４１１と間を空けて配置されたゲート区３４２１とが形成されている。ゲート区３４２１とソース区３４１１の構造については、当該の技術分野において通常の知識を有する者であれば作成することができるので、ここでは詳しい説明を省略する。ゲート区３４２１はトレンチ構造もしくは平面構造を有することができるが、これに制限されることはない。
金属パターン接点ユニット３４は、ソースパターン接点３４１と、ゲートパターン接点３４２と、ドレインパターン接点３４３と、を有する。ソースパターン接点３４１は重ドープ半導体層３１の反対側に位置するようにエピタキシャル層３２の上表面に形成されていると共に、ソース区３４１１に電気的接続されている。ソースパターン接点３４１はソース区３４１１と合わせてソース電極（Ｓ）を構成する。ゲートパターン接点３４２はソースパターン接点３４１から間を空けるようにエピタキシャル層３２の上表面に形成され、且つ、ゲート区３４２１に電気的接続されている。ゲートパターン接点３４２はゲート区３４２１と合わせてゲート電極（Ｇ）を構成する。ドレインパターン接点３４３は重ドープ半導体層３１のドレイン区３４３１に配置されて該ドレイン区３４３１から側壁３２１に沿ってエピタキシャル層３２の上表面まで延伸し、且つ、ドレイン区３４３１に電気的接続されている。ドレインパターン接点３４３はドレイン区３４３１と合わせてドレイン電極（Ｄ）を構成する。
場合によって、ドレイン区３４３１の露出するエリアの範囲は開口３３より小さくすることもできる。これによって、ドレインパターン接点３４３が第１のトレンチ１０１及び／または第２のトレンチ１０２に延伸しないことを確保することができる。また、場合によって、隣り合う２つの金属酸化物半導体部材３の間の距離（ｗ１）を開口３３の幅（ｗ２）より狭くすることもできる（図１参照）。これにより、金属酸化物半導体モジュール２０全体のサイズを小さくすることができる。
電気絶縁保護層３５はエピタキシャル層３２の上表面に配置され、且つ、ゲートパターン接点３４２と、ソースパターン接点３４１と、ドレインパターン接点３４３との間に形成されることにより、ソース区３４１１とゲート区３４２１とドレイン区３４３１とを互いに電気的に絶縁させ、即ちゲート電極（Ｇ）とソース電極（Ｓ）とドレイン電極（Ｄ）とを電気的に絶縁することができる。また、場合によって電気絶縁保護層３５をパッシベーション材料で作成することができる。
このようにデザインされた複数の金属酸化物半導体部材３がパッケージ用の１つの半導体基板２に形成されることにより、本発明の金属酸化物半導体モジュール２０の印刷回路基板におけるカバーする範囲（フットプリント）を縮小し、製造コストを減らすことができる。
更に、ドレインパターン接点３４３が重ドープ半導体層３１のドレイン区３４３１から開口３３を経由してエピタキシャル層３２の上表面まで延伸するので、各金属酸化物半導体部材３のソース電極（Ｓ）とゲート電極（Ｇ）とドレイン電極（Ｄ）とは同一の平面（即ち、エピタキシャル層３２の上表面）に形成することができ、金属酸化物半導体モジュール２０のパッケージ工程を単純化することができる。また、ドレインパターン接点３４３が金属酸化物半導体部材３のコーナー部分に配置されるので、外部電源がドレインパターン接点３４３に接触して電力を提供することがより簡単になる。
図３～図１１に上記本発明の金属酸化物半導体モジュール２０の製造方法が示されている。
まず、図３に示されるように、重ドープ半導体層３１とエピタキシャル層３２とを半導体基板２に順次形成してウェハを作成する。半導体基板２はＰ型の導電タイプを有し、重ドープ半導体層３１及びエピタキシャル層３２はＮ型の導電タイプを有する。
次いで、図４に示されるように、エピタキシャル層３２に対し上表面からエッチングすることにより、複数の仕切トレンチ３３’を形成し、重ドープ半導体層３１の一部及びエピタキシャル層３２の側壁３２２、３２３を露出させる。更に、図５に示されるように、仕切トレンチ３３’はこの後各金属酸化物半導体部材３（即ち仮想線により示されるエリア）に形成される開口３３の位置に対応してマトリックス状に配列される。仕切トレンチ３３’の位置、サイズ、形状については、この実施形態により制限されるものではなく、必要に応じて変更を加えることが可能である。この実施形態において、仕切トレンチ３３’ は形成される各金属酸化物半導体部材３のコーナー部分に配置され、且つ、サイズはすべて同一である。
それから、図６に示されるように、エピタキシャル層３２及び重ドープ半導体層３１の露出部分に金属層３４’を積層して形成する。詳しく説明すると、金属層３４’はエピタキシャル層３２の上表面及び側壁３２２、３２３と、重ドープ半導体層３１の露出する部分をカバーする。
次いで、図７に示されるように、金属層３４’はフォトリソグラフィ処理により金属パターン接点ユニット３４に形成される。詳しく説明すると、金属層３４’のエピタキシャル層３２の各側壁３２３及び重ドープ半導体層３１の側壁３２３に直接に連結している一部をカバーする部分が除去され、金属層３４’のエピタキシャル層３２の上表面にある他の部分はパターンとして残される。これにより、エピタキシャル層３２の側壁３２３及び重ドープ半導体層３１の側壁３２３に直接に連結している一部は金属層３４’から露出するようになり、そして金属層３４’の残された部分は金属パターン接点ユニット３４として各金属酸化物半導体部材３に形成される。金属パターン接点ユニット３４はソースパターン接点３４１と、ゲートパターン接点３４２と、ドレインパターンコンタク３４３と、を有し、それらは互いに間を空けて配置されている。
それから、図８に示されるように、エピタキシャル層３２及び重ドープ半導体層３１の金属パターン接点ユニット３４から露出される部分に、電気絶縁保護層３５を積層して形成する。詳しく説明すると、電気絶縁保護層３５はエピタキシャル層３２の上表面においてソースパターン接点３４１と、ゲートパターン接点３４２と、ドレインパターンコンタク３４３と各側壁３２３との間の露出部分に充填されるので、ソースパターン接点３４１と、ゲートパターン接点３４２と、ドレインパターンコンタク３４３は電気絶縁保護層３５により互いに電気的に絶縁するようになる。
次いで、図９及び図１０に示されるように、これから作成される各金属酸化物半導体モジュール２０に対してそれぞれ長さ方向に沿って延伸する１つの第１のトレンチ１０１と、第１のトレンチ１０１に直交して幅方向に沿って延伸する２つの第２のトレンチ１０２とを形成する。詳しく説明すると、該ウェハはエッチング処理を受けることにより、エピタキシャル層３２の側壁３２３をカバーする電気絶縁保護層３５の一部と、重ドープ半導体層３１をカバーするドレインパターン接点３４３の一部と、重ドープ半導体層３１の一部とを除去して、半導体基板２を部分的に露出させる。つまり、各第１のトレンチ１０１及び第２のトレンチ１０２はエピタキシャル層３２及び重ドープ半導体層３１を通過して半導体基板２に到達するまで延伸するので、複数の金属酸化物半導体部材３が互いに分離される半導体基板２を作製することができる。各仕切トレンチ３３’は各金属酸化物半導体部材３がそれぞれ有する１つの開口３３として形成される。なお、この実施形態において、第１のトレンチ１０１及び第２のトレンチ１０２は仕切トレンチ３３’（図５参照）と部分的に重なっているので、これにより形成される各開口３３は第１のトレンチ１０１及び第２のトレンチ１０２と連通するようになる。一方、開口３３が第１のトレンチ１０１とのみもしくは第２のトレンチ１０２とのみ連通するように構成することも可能である。
最後に、図１０及び図１１に示されるように、該ウェハをスクライブラインＣに沿ってダイシングして半導体基板２を切削することにより、第１のトレンチ１０１及び第２のトレンチ１０２により仕切られる６つの金属酸化物半導体部材３をそれぞれ有する複数の金属酸化物半導体モジュール２０を取得する。なお、 第１のトレンチ１０１及び第２のトレンチ１０２は各金属酸化物半導体部材３を互いに電気的に隔絶するためにあるに過ぎないので、第１のトレンチ１０１及び第２のトレンチ１０２の幅（即ち、隣り合う２つの金属酸化物半導体部材３の間の距離）が比較的に狭くても、中電圧もしくは低電圧の金属酸化物半導体部材３には十分である。場合によっては、各第１のトレンチ１０１及び第２のトレンチ１０２の幅（ｗ１）をスクライブラインＣの幅（ｗ３）より狭く構成することにより、ウェハをより効果的に利用することができる。
図１２に示されるように、本発明の金属酸化物半導体モジュール２０の第２の実施形態は、第１の実施形態に類似する方法により製作されるが、この第２の実施形態において、開口３３が第１のトレンチ１０１及び／または第２のトレンチ１０２に連通しない点において異なっている。つまり、この第２の実施形態の金属酸化物半導体モジュール２０を製作する際において仕切トレンチ３３’は第１のトレンチ１０１及び第２のトレンチ１０２と重ならない。これにより、隣り合う２つの金属酸化物半導体部材３の間の距離（即ち、第１のトレンチ１０１及び第２のトレンチ１０２の幅（ｗ１））を増やすことができ、これにより、ウェハから金属酸化物半導体モジュール２０を切り出す際において、第１のトレンチ１０１及び第２のトレンチ１０２をスクライブラインとして利用することができる。ウェハから取得する各金属酸化物半導体モジュール２０のサイズは、必要に応じて変更することができる。つまり、第１のトレンチ１０１及び第２のトレンチ１０２をスクライブラインとして利用することができるので、ウェハから取得する各金属酸化物半導体モジュール２０が有する金属酸化物半導体部材３の数も必要に応じて変更することができるようになる。例えば、この実施形態において、金属酸化物半導体モジュール２０ａが６つの金属酸化物半導体部材３における２つを有し、そして金属酸化物半導体モジュール２０ｂが６つの金属酸化物半導体部材３における他の４つを有するように構成されることもできる。
場合によっては、第１のトレンチ１０１及び／または第２のトレンチ１０２を電気絶縁材料（図示せず）で充満することもでき、これにより各金属酸化物半導体部材３を互いに電気的に絶縁させることができる。この場合、第１のトレンチ１０１及び第２のトレンチ１０２の幅を更に狭くすることができると共に、金属酸化物半導体モジュール２０の構造的強度を強化することもできる。
図１３に示されているように、パワーコントロール装置３０は電子回路基板３０１と、第１の実施形態の金属酸化物半導体モジュール２０とを備えている。この電子回路基板３０１の上表面に回路パターン３０２が印刷されている。金属酸化物半導体モジュール２０はフリップされた状態で電子回路基板３０１の上表面に配置されるので、各金属酸化物半導体部材３のソースパターン接点３４１とゲートパターン接点３４２とドレインパターンコンタク３４３は、例えばソルダー３０３によりそれぞれ個別的に電子回路基板３０１の回路パターン３０２に電気的接続されている。また、金属酸化物半導体モジュール２０は導電接着剤により電子回路基板３０１に接着されることもできる。
図１４～図１７に示されるように、本発明によると発光ダイオード（ＬＥＤ）表示装置４０は、表示基板４１と、ＬＥＤアレイ４２と、電源回路４３と、接地回路４４と、本発明の金属酸化物半導体モジュール２０と、を備える。
このＬＥＤ表示装置４０は、金属酸化物半導体モジュール２０の複数の金属酸化物半導体部材３を用いて該ＬＥＤアレイを制御するあらゆる表示または発光装置であることができる。例えば、該ＬＥＤ表示装置４０としてパッシブマトリクス型ＬＥＤ表示装置を用いることができるが、これに限られることはない。
該表示基板４１は表示エリア４１ａと、該表示エリア４１ａを取り囲む非表示エリア４１ｂとを有する。該電源回路４３及び接地回路４４は非表示エリア４１ｂに形成されると共に、電力を供給するように構成されている。
該ＬＥＤアレイ４２は表示基板４１の表示エリア４１ａに配置され、且つ、複数の横列（ｒｏｗ０、ｒｏｗ１～ｒｏｗｎとして表記）及び複数の縦列（ｃｏｌ０、ｃｏｌ１～ｃｏｌｎとして表記）を有するマトリックス状に配置される複数のＬＥＤを有する。ＬＥＤアレイ４２が有するＬＥＤは、いずれも横列と縦列との交差点に配置されている。
金属酸化物半導体モジュール２０は表示基板４１の非表示エリア４１ｂに配置されることにより、金属酸化物半導体モジュール２０の各金属酸化物半導体部材３の金属パターン接点ユニット３４は図１３に類似する状態で表示基板４１に接触する。
この実施形態において、図１４及び図１５に示されているＬＥＤ表示装置４０が有する金属酸化物半導体部材３は、１つの縦列（ＭＯＳ０、ＭＯＳ１～ＭＯＳｍ/ＭＯＳｎとして表記）に配列されている。各金属酸化物半導体部材３については、ゲートパターン接点３４２とソースパターン接点３４１とドレインパターン接点３４３とは、この順番で発光ダイオードアレイ４２から離れる方向に沿って配置されている。各金属酸化物半導体部材３としてはＰ型の金属酸化物半導体部材を用いることができる。各金属酸化物半導体部材３が有するドレイン区３４３１（Ｄ０、Ｄ１～Ｄｍ/Ｄｎとして表記）は、それぞれＬＥＤの複数の横列における対応の１つの横列に電気的接続している。各金属酸化物半導体部材３が有するソース区３４１１（Ｓ０、Ｓ１～Ｓｍ/Ｓｎとして表記）は、電源回路４３に電気的接続し、駆動電流の供給を受ける。そして各金属酸化物半導体部材３が有するゲート区３４２１（Ｇ０、Ｇ１～Ｇｍ/Ｇｎとして表記）は、シーケンス信号を受信するように構成されることにより、各金属酸化物半導体部材３のＯＮステートまたはＯＦＦステートが制御可能になる。従って、各金属酸化物半導体部材３（ＭＯＳ０～ＭＯＳｍ/ＭＯＳｎ）がシーケンス信号によりＯＮステートに切り替えられると、駆動電流を各横列（ｒｏｗ０～ｒｏｗｎ）のＬＥＤに供給することができる。
図１６及び図１７に示されるもう１つの実施形態において、ＬＥＤ表示装置４０が有する金属酸化物半導体部材３は１つの縦列（ＭＯＳ０、ＭＯＳ１～ＭＯＳｍ/ＭＯＳｎとして表記）に配列されている。各金属酸化物半導体部材３については、ゲートパターン接点３４２とソースパターン接点３４１とドレインパターン接点３４３とは、この順番で発光ダイオードアレイ４２から離れる方向に沿って配置されている。各金属酸化物半導体部材３としてはＮ型の金属酸化物半導体部材を用いることができる。各金属酸化物半導体部材３が有するドレイン区３４３１（Ｄ０、Ｄ１～Ｄｍ/Ｄｎとして表記）は、それぞれＬＥＤの複数の縦列における対応の１つの縦列（ｃｏｌ０、ｃｏｌ１～ｃｏｌｎとして表記）に電気的接続している。各金属酸化物半導体部材３が有するソース区３４１１（Ｓ０、Ｓ１～Ｓｍ/Ｓｎとして表記）は接地回路４４に電気的接続し、そして各金属酸化物半導体部材３が有するゲート区３４２１（Ｇ０、Ｇ１～Ｇｍ/Ｇｎとして表記）がシーケンス信号を受信するように構成されることにより、各金属酸化物半導体部材３のＯＮステートまたはＯＦＦステートが制御可能になる。従って、各金属酸化物半導体部材３（ＭＯＳ０～ＭＯＳｍ/ ＭＯＳｎ）がシーケンス信号によりＯＮステートに切り替えられると、駆動電流を各縦列（ｃｏｌ０、ｃｏｌ１～ｃｏｌｎ）のＬＥＤに供給することができる。
ＬＥＤアレイのＯＮステートまたはＯＦＦステートを制御する複数のスイッチ要素を有する従来の制御ユニットを本発明の金属酸化物半導体モジュール２０に置き換えることにより、ＬＥＤ表示装置４０の回路配置を簡単化することができ、これにより製作コストを削減することもできる。
以上をまとめると、複数の金属酸化物半導体部材３を同一の半導体基板に配列することにより、本発明の金属酸化物半導体モジュール２０は直接にチップスケールのパッケージに用いられることができ、印刷回路基板に実装される際におけるフットプリントを縮小し、製造コストを減らすことができる。
更に、ドレインパターン接点３４３が重ドープ半導体層３１の露出するドレイン区から開口３３を経由してエピタキシャル層３２の上表面にまで延伸するように構成されることにより、各金属酸化物半導体部材３のドレイン電極（Ｄ）はソース電極（Ｓ）及びゲート電極（Ｇ）と同一の平面に配置することが可能となり、ドレイン電極（Ｄ）が外部からの電力供給を受けることを確保することができる。
上記においては、本発明の全体的な理解を促すべく、多くの具体的な詳細が示された。しかしながら、当業者であれば、一またはそれ以上の他の実施形態が具体的な詳細を示さなくとも実施され得ることが明らかである。また、本明細書における「一つの実施形態」「一実施形態」を示す説明において、序数などの表示を伴う説明は全て、特定の態様、構造、特徴を有する本発明の具体的な実施に含まれ得るものであることと理解されたい。さらに、本説明において、時には複数の変更例が一つの実施形態、図面、またはこれらの説明に組み込まれているが、これは本説明を合理化させるためのもので、また、本発明の多面性が理解されることを目的としたものであり、また、一実施形態における一またはそれ以上の特徴あるいは特定の具体例は、適切な場合には、本開示の実施において、他の実施形態における一またはそれ以上の特徴あるいは特定の具体例と共に実施され得る。
以上、本発明の好ましい実施形態及び変更例を説明したが、本発明はこれらに限定されるものではなく、最も広い解釈の精神および範囲内に含まれる様々な構成として、全ての修飾および均等な構成を包含するものとする。

Claims (12)

  1. 第１の導電タイプを有する半導体基板と、
    前記半導体基板に形成され、且つ、複数の第１のトレンチと複数の第２のトレンチとにより仕切られて互いに間を空けて配置された複数の金属酸化物半導体部材と、
    を備えている金属酸化物半導体モジュールであって、
    各前記金属酸化物半導体部材は、それぞれ
    前記半導体基板に形成され、ドレイン区を含み、前記第１の導電タイプとは反対の第２の導電タイプを有する重ドープ半導体層と、
    エピタキシャル層と、
    金属パターン接点ユニットと、を備えており、
    該エピタキシャル層は、前記半導体基板の反対側に位置するように前記重ドープ半導体層に形成されると共に、前記第２の導電タイプを有し、前記重ドープ半導体層の前記ドレイン区を該エピタキシャル層から部分的に露出させる開口を有するように形成され、且つ、該エピタキシャル層内にソース区と該ソース区と間を空けて配置されたゲート区とが形成されており、
    該金属パターン接点ユニットは、ソースパターン接点と、ゲートパターン接点と、ドレインパターン接点と、を有しており、
    該ソースパターン接点は、前記重ドープ半導体層の反対側に位置するように前記エピタキシャル層の上表面に形成されると共に、 前記ソース区に電気的接続されており、
    該ゲートパターン接点は、前記ソースパターン接点から離れるように前記エピタキシャル層の前記上表面に形成されていると共に、前記ゲート区に電気的接続されており、
    該ドレインパターン接点は、前記重ドープ半導体層の露出する前記ドレイン区に形成されて該ドレイン区から前記エピタキシャル層の上表面まで延伸すると共に、前記ドレイン区に電気的接続されており、
    各前記第１のトレンチ及び各前記第２のトレンチは前記エピタキシャル層及び前記重ドープ半導体層を通過して前記半導体基板に到達するまで延伸し、各前記第１のトレンチはそれぞれ第１の方向に沿って延伸し、各前記第２のトレンチは前記第１の方向に直交する第２の方向に沿って延伸し、
    前記第２のトレンチと前記第１のトレンチとにより複数の前記金属酸化物半導体部材が互いに仕切られてマトリックス状を成すように配列され、
    前記開口は前記第１のトレンチ及び前記第２のトレンチのいずれにも連通しない、ことを特徴とする金属酸化物半導体モジュール。
  2. 前記第１の導電タイプ及び第２の導電タイプにおけるいずれか１つはＰ型であり、他の１つはＮ型であることを特徴とする請求項１に記載の金属酸化物半導体モジュール。
  3. 各前記金属酸化物半導体部材は、トレンチ金属酸化物半導体部材であることを特徴とする請求項１に記載の金属酸化物半導体モジュール。
  4. 前記エピタキシャル層の上表面に配置され、且つ、前記ゲートパターン接点と、前記ソースパターン接点と、前記ドレインパターン接点との間に形成されて前記ソース区と前記ゲート区と前記ドレイン区とを互いに電気的に絶縁させる電気絶縁保護層を更に備えることを特徴とする請求項１に記載の金属酸化物半導体モジュール。
  5. 前記電気絶縁保護層はパッシベーション材料により作製されることを特徴とする請求項４に記載の金属酸化物半導体モジュール。
  6. 前記重ドープ半導体層は前記エピタキシャル層より高いドーピング濃度を有することを特徴とする請求項１に記載の金属酸化物半導体モジュール。
  7. 表示基板と、電源回路及び接地回路と、ＬＥＤアレイと、請求項１に記載の金属酸化物半導体モジュールと、を備える発光ダイオード表示装置であって、
    前記表示基板は、表示エリアと、該表示エリアを取り囲む非表示エリアと、を有しており、
    前記電源回路及び接地回路は、前記表示基板の前記非表示エリアに形成されており、
    前記ＬＥＤアレイは、前記表示基板の前記表示エリアに配置され、且つ、複数の横列及び複数の縦列を有するマトリックス状に配置される複数のＬＥＤを有しており、
    前記金属酸化物半導体モジュールは、前記表示基板の前記非表示エリアに配置されることにより、前記金属酸化物半導体モジュールの各金属酸化物半導体部材の前記金属パターン接点ユニットが前記表示基板に接触することを特徴とする発光ダイオード表示装置。
  8. 各前記金属酸化物半導体部材が有する前記ドレイン区は、それぞれ前記ＬＥＤの前記複数の横列の内の対応の１つの前記横列に電気的接続しており、
    各前記金属酸化物半導体部材が有する前記ソース区は、前記電源回路に電気的接続しており、各前記金属酸化物半導体部材が有する前記ゲート区は、シーケンス信号を受信するように構成されて各前記金属酸化物半導体部材３のＯＮステートが制御可能になり、駆動電流を各横列のＬＥＤに供給することができることを特徴とする請求項７に記載の発光ダイオード表示装置。
  9. 各前記金属酸化物半導体部材はＰ型の金属酸化物半導体部材であることを特徴とする請求項８に記載の発光ダイオード表示装置。
  10. 各前記金属酸化物半導体部材において、前記ゲートパターン接点と前記ソースパターン接点と前記ドレインパターン接点とは、この順番で発光ダイオードアレイから離れる方向に沿って配置されていることを特徴とする請求項７に記載の発光ダイオード表示装置。
  11. 各前記金属酸化物半導体部材が有する前記ドレイン区は、それぞれ前記ＬＥＤの前記複数の縦列の内の対応の１つの前記縦列に電気的接続しており、
    各前記金属酸化物半導体部材が有する前記ソース区は、前記接地回路に電気的接続しており、各前記金属酸化物半導体部材が有する前記ゲート区は、シーケンス信号を受信するように構成されて各前記金属酸化物半導体部材のＯＮステートまたはＯＦＦステートが制御可能になり、駆動電流を各縦列のＬＥＤに供給することができることを特徴とする請求項７に記載の発光ダイオード表示装置。
  12. 各前記金属酸化物半導体部材はＮ型の金属酸化物半導体部材であることを特徴とする請求項１１に記載の発光ダイオード表示装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI717072B (zh) * 2019-10-28 2021-01-21 聚積科技股份有限公司 金氧半導體模組與發光二極體元件顯示裝置
JP2022163835A (ja) 2021-04-15 2022-10-27 セイコーエプソン株式会社 時計用文字板、時計
KR102440205B1 (ko) * 2022-02-22 2022-09-05 최태현 트렌치 구조를 갖는 씨모스 에스램 셀

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004289103A (ja) 2002-06-13 2004-10-14 Matsushita Electric Ind Co Ltd 半導体デバイス及びその製造方法
WO2009060648A1 (ja) 2007-11-09 2009-05-14 Fuji Electric Holdings Co., Ltd. 有機ｅｌパッシブマトリックス素子の駆動方法及び駆動装置
JP2009139904A (ja) 2007-12-10 2009-06-25 Richtek Technology Corp エレクトロルミネッセンスディスプレイの列駆動セル
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI470798B (zh) * 2009-07-22 2015-01-21 Niko Semiconductor Co Ltd 金氧半導體晶片及其製作方法
TWI459351B (zh) * 2012-05-23 2014-11-01 Macroblock Inc 點矩陣發光二極體顯示裝置之驅動系統與驅動方法
TWI717072B (zh) * 2019-10-28 2021-01-21 聚積科技股份有限公司 金氧半導體模組與發光二極體元件顯示裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004289103A (ja) 2002-06-13 2004-10-14 Matsushita Electric Ind Co Ltd 半導体デバイス及びその製造方法
WO2009060648A1 (ja) 2007-11-09 2009-05-14 Fuji Electric Holdings Co., Ltd. 有機ｅｌパッシブマトリックス素子の駆動方法及び駆動装置
JP2009139904A (ja) 2007-12-10 2009-06-25 Richtek Technology Corp エレクトロルミネッセンスディスプレイの列駆動セル
US20130056821A1 (en) 2011-09-01 2013-03-07 Super Group Semiconductor Co., Ltd. Trenched power semiconductor device and fabrication method thereof

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