KR102527010B1 - 반도체 디바이스를 위한 에피택셜 구조물 - Google Patents

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Abstract

본 개시는 반도체 디바이스 및 그를 형성하기 위한 방법을 설명한다. 반도체 디바이스는 기판 상의 나노구조물들, 및 나노구조물들과 접촉하는 소스/드레인 영역을 포함한다. 소스/드레인 영역은 에피택셜 단부 캡들을 포함하고, 각 에피택셜 단부 캡은 나노구조물들 중의 나노구조물의 단부 부분에 형성된다. 소스/드레인 영역은, 에피택셜 단부 캡들과 접촉하는 에피택셜 바디, 및 에피택셜 바디 상에 형성되는 에피택셜 단부 캡을 더 포함한다. 반도체 디바이스는, 나노구조물들 상에 형성되는 게이트 구조물을 더 포함한다.

Description

반도체 디바이스를 위한 에피택셜 구조물{EPITAXIAL STRUCTURES FOR SEMICONDUCTOR DEVICES}
[관련 출원에 대한 상호-참조]
본 출원은, 발명의 명칭이 "Epitaxial Structures for Gate-all-around (GAA) Devices"이고 2020년 8월 14일에 출원된 미국 가특허 출원 제63/065,686호의 이익을 청구하며, 이 미국 가특허 출원은 그 전체가 본 명세서에 참조로서 통합된다.
반도체 기술의 진보로 인해, 더 높은 저장 용량, 더 빠른 처리 시스템, 더 높은 성능, 및 더 낮은 비용에 대한 요구가 증가해 왔다. 이들 요구를 충족시키기 위하여, 반도체 업계는 반도체 디바이스의 치수를 계속하여 축소시키고 있으며, 게이트-올-어라운드(GAA, gate-all-around) 전계 효과 트랜지스터 및 핀 전계 효과 트랜지스터(finFET, fin field effect transistor)와 같은 3차원 트랜지스터가 도입되었다.
본 개시의 양상은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 일반 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 논의의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1은, 일부 실시예에 따른, 반도체 디바이스 내의 다중층 에피택셜 소스/드레인 구조물을 제조하기 위한 방법의 흐름도이다.
도 2a 내지 도 2c, 도 3a, 도 3b, 및 도 4 내지 도 9는, 일부 실시예에 따른, 반도체 디바이스의 제조 공정의 다양한 단계에서의 반도체 디바이스의 다양한 단면도를 도시한다.
도 10은, 일부 실시예에 따른, 반도체 디바이스의 부분의 확대도 및 도펀트 농도 분포의 개략도를 도시한다.
도 11 내지 도 12는, 일부 실시예에 따른, 다중층 에피택셜 소스/드레인 구조물을 갖는 반도체 디바이스의 제조 공정의 다양한 단계에서의 반도체 디바이스의 다양한 단면도를 도시한다.
이제 첨부 도면을 참조하여 예시적인 실시예가 설명될 것이다. 도면에서, 비슷한 참조 번호는 일반적으로, 동일한, 기능적으로 유사한, 그리고/또는 구조적으로 유사한 요소를 나타낸다.
다음의 개시는, 예컨대, 제공되는 주제의 상이한 특징을 구현하기 위한 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예가 설명되어 있다. 이들은 물론 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서 제2 피처 위의 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처가 배치되는 실시예도 포함할 수 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예에서 반복할 수 있다. 이러한 반복 그 자체는, 논의되는 다양한 실시예 및/또는 구성 간의 관계에 영향을 주지 않는다.
또한, 도면에 도시된 또 다른 요소나 피처에 대한 한 요소나 피처의 관계를 설명하기 위하여, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어는 마찬가지로 적절히 해석될 수 있다.
본 명세서에서 사용되는 바와 같은 "FET"라는 두문자어는 전계 효과 트랜지스터(field effect transistor)를 지칭한다. FET의 예는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor)이다. MOSFET은, 예컨대, (i) 반도체 웨이퍼와 같은 기판의 평면형 표면 내에 또는 평면형 표면 상에 구축된 평면형 구조물이거나, (ii) 수직 구조물로 구축된다.
"FinFET"이라는 용어는, 웨이퍼의 평면형 표면에 대해 수직으로 배향되는 핀 위에 형성된 FET를 지칭한다.
"S/D"는, FET의 두 단자를 형성하는 소스 및/또는 드레인 접합부를 지칭한다.
본 명세서에서 사용되는 바와 같은 "수직"이라는 용어는 기판의 표면에 대해 공칭적으로 직각임을 의미한다.
본 명세서에서 사용되는 바와 같은 "공칭"이라는 용어는, 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 바람직한 값 또는 타겟 값을 지칭하며, 바람직한 값의 위 및/또는 아래의 값의 범위와 함께 제품 또는 공정의 설계 단계 중에 설정된다. 값의 범위는 통상적으로 제조 공정 또는 허용오차 내에서 약간의 변동을 갖게 된다.
본 명세서에서 사용되는 바와 같은 "약" 및 "실질적으로"라는 용어는, 대상 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 달라질 수 있는 주어진 양의 값을 나타낸다. 일부 실시예에서, 특정 기술 노드에 기초하여, "약" 및 "실질적으로"라는 용어는, 예컨대, 해당 값의 5% 내에서(예컨대, 해당 값의 ±1%, ±2%, ±3%, ±4%, 및 ±5%), 해당 값의 10% 내에서, 해당 값이 20% 내에서 등으로 변동하는, 주어진 양의 값을 나타낼 수 있다.
"수직 방향" 및 "수평 방향"이라는 용어는, 본 명세서의 도면에 도시된 바와 같은 z 방향 및 x 방향을 각각 지칭한다.
본 개시는, 반도체 디바이스 내의 그리고/또는 집적 회로(IC, integrated circuit) 내의 예시 전계 효과 트랜지스터(FET) 디바이스(예컨대, 게이트-올-어라운드(GAA) FET, 핀 타입 FET(finFET), 수평 또는 수직 GAA finFET, 또는 평면형 FET), 및 그를 제조하기 위한 예시 방법을 제공한다.
디바이스 속도를 증가시키고 디바이스 전력 소비를 감소시키기 위해 에피택셜 성장된 물질이 반도체 디바이스 내에 구현된다. 예컨대, 도핑된 에피택셜 물질로 형성된 트랜지스터 디바이스의 소스/드레인 단자는, 향상된 캐리어 이동도 및 개선된 디바이스 성능과 같은 이점을 제공할 수 있다. 에피택셜 소스/드레인 단자는, 기판 상에 결정질 물질을 에피택셜 배치함으로써 형성될 수 있다. 반도체 업계가 계속하여 반도체 디바이스의 치수를 축소함에 따라서, 회로 복잡성은 모든 디바이스 레벨에서 증가해 왔다. 예컨대, 5nm 기술 노드 또는 3nm 기술 노드를 넘어서면, 증가된 소스/드레인 터널링은 누설 전류를 증가시킬 수 있다. 짧은 채널 효과 또한 디바이스 장애에 대한 이유 중 하나일 수 있다. 나노와이어와 같은 나노구조물을 구현하는 반도체 디바이스는, 짧은 채널 효과를 극복하기 위한 잠재적인 후보이다. 그 중에서, GAA 트랜지스터 디바이스는 짧은 채널 효과를 감소시키고 캐리어 이동도를 향상시킬 수 있으며, 이는 이어서 디바이스 성능을 개선시킬 수 있다. 그러나, 퇴적되는 물질 내에 결함을 형성하지 않으면서, 소스/드레인 단자를 형성하기 위해 GAA 디바이스의 높은 종횡비의 개구 내에 에피택셜 물질을 배치하는 것은 크게 어려워졌다. 소스/드레인 구조물 내에 형성되는 보이드(void) 및 클러스터링(clustering)과 같은 결함은 디바이스 성능에 영향을 미치고 디바이스 수율을 감소시킬 수 있다.
본 개시에서의 다양한 실시예는, 보이드가 없는 에피택셜 소스/드레인 구조물을 형성하기 위한 방법을 설명한다. 예컨대, GAAFET을 위한 소스/드레인 구조물의 형성 시에 다단계 에피택셜 소스/드레인 형성 공정이 사용될 수 있다. 일부 실시예에서, GAAFET은, 인접한 나노와이어 또는 나노시트 사이에 형성된 스페이서를 갖는 나노와이어 또는 나노시트 구조물을 구현할 수 있다. 결함을 감소시키고 짧은 채널 효과를 방지하기 위하여, 다단계 에피택셜 소스/드레인 형성 공정은, 나노와이어 또는 나노시트의 단부 부분 주위에 에피택셜 단부 캡을 형성하는 것을 포함할 수 있다. 소스/드레인 구조물의 벌크가 형성될 때까지 에피택셜 단부 캡 및 스페이서 상에 추가적인 에피택셜 물질이 배치된다. 소스/드레인 구조물과 후속적으로 형성되는 소스/드레인 콘택트 사이의 접촉 저항을 감소시키기 위해 추가적인 에피택셜 물질의 상단 표면 상에 에피택셜 캡층이 형성될 수 있다. 본 명세서에서 설명되는 다단계 에피택셜 소스/드레인 구조물은, 디바이스 성능, 신뢰성, 및 수율을 개선시킬 수 있는 다양한 이점을 제공한다. 이점은, 다른 것들 중에서도, 감소된 짧은 채널 효과, 감소된 보이드, 감소된 결함을 포함할 수 있지만, 이들로 제한되지 않는다. 본 명세서에서 설명되는 실시예는 GAAFET를 예로서 사용하며, finFET 및 평면형 FET과 같은 다른 반도체 구조물에 적용될 수 있다. 또한, 본 명세서에서 설명되는 실시예는, 14nm, 7nm, 5nm, 3nm, 2nm, 및 더 낮은 기술 노드와 같은 다양한 기술 노드에서 사용될 수 있다.
도 1은, 일부 실시예에 따른, 다중층 에피택셜 소스/드레인 구조물을 포함하는 반도체 디바이스를 제조하기 위한 방법(100)의 흐름도이다. 예시의 목적을 위해, 도 1에 도시된 동작은, 도 2a 내지 도 2c, 도 3a, 도 3b, 및 도 4 내지 도 12에 도시된 바와 같은 반도체 디바이스(200)를 제조하는 예시 제조 공정을 참조하여 설명될 것이다. 동작은 특정 응용예에 의존하여 수행되지 않을 수 있거나 상이한 순서로 수행될 수 있다. 방법(100)은 완전한 반도체 디바이스를 생성하지 않을 수도 있다는 점에 유의해야 한다. 따라서, 방법(100) 이전, 도중, 및 이후에 추가적인 공정이 제공될 수 있다는 것, 및 일부 다른 공정은 본 명세서에서 오직 간략하게 설명될 수 있다는 것이 이해된다.
도 1을 참조하면, 동작(105)에서, 일부 실시예에 따라서, 기판의 핀 구조물 상에 반도체층이 형성된다. 예컨대, 도 2a 내지 도 2c에 도시된 반도체 디바이스(200)을 참조하여 설명되는 바와 같이, 핀 기저부 부분(108A) 및 핀 상단 부분(108B)을 갖는 핀 구조물(108)이 기판(106) 상에 형성될 수 있다. 도 2b는, A-A 라인으로부터 보았을 때의 도 2a의 구조물의 단면도이다. 도 2c는, B-B 라인으로부터 보았을 때의 도 2a의 구조물의 단면도이다. 핀 구조물(108)의 형성은, 도 2a 내지 도 2c에 도시된 바와 같은 기판(106) 상의 핀 기저부 부분(108A) 및 핀 상단 부분(108B)의 형성을 포함할 수 있다.
기판(106)은 실리콘과 같은 반도체 물질일 수 있다. 일부 실시예에서, 기판(106)은 결정질 실리콘 기판(예컨대, 웨이퍼)을 포함한다. 일부 실시예에서, 기판(106)은 (i) 게르마늄과 같은 단원소 반도체; (ii) 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; (iii) 실리콘 게르마늄 탄화물, 실리콘 게르마늄, 갈륨 비소 인화물, 갈륨 인듐 인화물, 갈륨 인듐 비화물, 갈륨 인듐 비소 인화물, 알루미늄 인듐 비화물, 및/또는 알루미늄 갈륨 비화물을 비롯한 혼정 반도체; 또는 (iv) 이들의 조합을 포함한다. 또한, 설계 요건(예컨대, p형 기판 또는 n형 기판)에 의존하여 기판(106)은 도핑될 수 있다. 일부 실시예에서, 기판(106)은 p형 도펀트(예컨대, 붕소, 인듐, 알루미늄, 또는 갈륨) 또는 n형 도펀트(예컨대, 인 또는 비소)로 도핑될 수 있다.
핀 구조물(108)은 x축을 따라서 연장된다. 핀 구조물(108)은 기판의 부분일 수 있으며, 핀 기저부 부분(108A), 및 핀 기저부 부분(108A) 상에 배치된 핀 상단 부분(108B)을 포함할 수 있다. 일부 실시예에서, 핀 기저부 부분(108A)은, 기판(106)과 유사한 물질을 포함할 수 있다. 핀 기저부 부분(108A)은 기판(106)의 포토리소그래피 패터닝 및 에칭으로부터 형성될 수 있다. 일부 실시예에서, 핀 상단 부분(108B)은 반도체층의 스택을 포함할 수 있다. finFET의 후속적으로 형성되는 게이트 구조물 아래에 놓이는 채널 영역을 형성하기 위하여, 각 반도체층은 후속적으로 처리될 수 있다. 핀 상단 부분(108B)은, 교호하는 구성으로 적층된 제1 반도체층 그룹(122) 및 제2 반도체층 그룹(124)을 포함할 수 있다. 반도체층(122 및 124) 각각은, 그 아래에 놓이는 층 상에 에피택셜 성장될 수 있고, 서로 상이한 반도체 물질을 포함할 수 있다. 일부 실시예에서, 반도체층(122 및 124)은, 기판(106)과 유사하거나 상이한 반도체 물질을 포함할 수 있다. 일부 실시예에서, 반도체층(122 및 124)은, 서로 상이한 산화 레이트 및/또는 에칭 선택비를 갖는 반도체 물질을 포함할 수 있다. 일부 실시예에서, 반도체층(122) 각각은 실리콘으로 형성될 수 있고 반도체층(124) 각각은 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 일부 실시예에서, 반도체층(122)은 실리콘 게르마늄으로 형성될 수 있고 반도체층(124)은 실리콘으로 형성될 수 있다. 반도체층(122) 및/또는 반도체층(124)은 도핑되지 않을 수 있거나, 에피택셜 성장 공정 중에 (i) 붕소, 인듐, 및 갈륨과 같은 p형 도펀트; 및/또는 (ii) 인 및 비소와 같은 n형 도펀트를 사용하여 인-시츄 도핑될 수 있다. p형 인-시츄 도핑의 경우, 디보란(B2H6), 붕소 삼불화물(BF3), 및 임의의 다른 p형 도핑 전구체와 같은 p형 도핑 전구체가 사용될 수 있다. n형 인-시츄 도핑의 경우, 포스핀(PH3), 아르신(AsH3), 및 임의의 다른 n형 도핑 전구체와 같은 n형 도핑 전구체가 사용될 수 있다. 도 2a 내지 도 2c에는 반도체층(122) 및 반도체층(124) 각각에 대해 4개의 층이 도시되어 있지만, 반도체 디바이스(200)는 임의의 적합한 수의 반도체층(122) 및 반도체층(124)을 가질 수 있다.
핀 기저부 부분(108A) 및 핀 상단 부분(108B)를 형성하는 것은, 기판(106) 상의 반도체층(122 및 124)에 대한 물질의 스택을 형성하고, 물질의 스택 상에 형성된 패터닝된 하드 마스크층(134 및 136)을 통해 물질의 스택 및 기판(106)의 부분을 에칭하는 것을 포함할 수 있다. 일부 실시예에서, 하드 마스크층(134)은, 예컨대, 열 산화 공정을 사용해 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 일부 실시예에서, 하드 마스크층(136)은, 예컨대, LPCVD 또는 PECVD를 사용해 실리콘 질화물로 형성될 수 있다. 물질의 스택의 에칭은 건식 에칭, 습식 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 핀 구조물(108)이 형성된 후에 하드 마스크층(134 및 136)은 제거될 수 있다.
도 1을 참조하면, 동작(110)에서, 일부 실시예에 따라서, 기판 상에 희생 게이트 구조물이 형성되고 반도체층이 에칭된다. 도 3a 및 도 3b를 참조하면, 제1 및 제2 보호 라이너(138A 내지 138B) 및 절연층(138C)을 갖는 STI 영역(138)이 기판(106) 상에 형성될 수 있다. 도 3b는, C-C 라인으로부터 보았을 때의 도 3a의 반도체 디바이스(200)의 단면도이다. 일부 실시예에서, STI 영역(138)의 형성 후에 하드 마스크(134)의 상단 표면 상에 하드 마스크층(136)이 잔존한다. 일부 실시예에서, STI 영역(138)의 형성 이전에 하드 마스크층(136)이 제거된다. STI 영역(138)을 형성하는 것은, (i) 도 2a의 구조물 상에 제1 보호 라이너(138A)에 대한 질화물 물질의 층(도시되지 않음)을 퇴적시키는 것, (ii) 질화물 물질의 층 상에 제2 보호 라이너(138B)에 대한 산화물 물질의 층(도시되지 않음)을 퇴적시키는 것, (iii) 산화물 물질의 층 상에 절연층(138C)에 대한 절연 물질의 층을 퇴적시키는 것, (iv) 절연층(138C)에 대한 절연 물질의 층을 어닐링하는 것, (v) 질화물 및 산화물 물질의 층 및 어닐링된 절연 물질의 층을 화학적 기계적 연마(CMP, chemical mechanical polishing)하는 것, 및 (vi) 도 3a의 구조물을 형성하기 위해, 연마된 구조물을 에칭백하는 것을 포함할 수 있다. 질화물 및 산화물 물질의 층은, ALD 및 CVD와 같은, 산화물 및 질화물 물질을 퇴적시키기에 적합한 공정을 사용하여 퇴적될 수 있다. 이들 산화물 및 질화물 물질의 층은 절연층(138C)에 대한 절연 물질의 퇴적 및 어닐링 중에 핀 상단 부분(108B)의 측벽의 산화를 방지할 수 있다. 일부 실시예에서, 절연층(138C)에 대한 절연 물질의 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑된 실리케이트 유리(FSG, fluoride-doped silicate glass), 또는 로우-k 유전체 물질을 포함할 수 있다. 일부 실시예에서, 절연 물질의 층은, 실란(SiH4) 및 산소(O2)를 반응 전구체로서 사용해, CVD 공정, 고밀도 플라즈마(HDP, high-density-plasma) CVD 공정을 사용하여 퇴적될 수 있다. 일부 실시예에서, 절연 물질의 층은, 부압 CVD(SACVD, sub-atmospheric CVD) 공정 또는 고종횡비 공정(HARP, high aspect-ratio process)을 사용해 형성될 수 있으며, 공정 가스는 테트라에톡시실란(TEOS, tetraethoxysilane) 및/또는 오존(O3)을 포함할 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, STI 영역(138) 상에 폴리실리콘 게이트 구조물(112)이 형성된다. 폴리실리콘 게이트 구조물(112)은 희생 게이트 구조물이며, 금속 게이트 구조물을 형성하기 위해 게이트 대체 공정에서 대체될 수 있다. 일부 실시예에서, 폴리실리콘 게이트 구조물(112)의 형성은, 폴리실리콘 물질의 층을 블랭킷 퇴적시키고, 폴리실리콘 물질의 층 상에 형성된 패터닝된 하드 마스크층(116)을 통해 폴리실리콘 물질의 층을 에칭하는 것을 포함할 수 있다. 일부 실시예에서, 폴리실리콘 물질의 층은 도핑되지 않을 수 있고 하드 마스크층(116)은 산화물층 및/또는 질화물층을 포함할 수 있다. 산화물층은 열 산화 공정을 사용하여 형성될 수 있고 질화물층은 LPCVD 또는 PECVD에 의해 형성될 수 있다. 하드 마스크층(116)은 폴리실리콘 게이트 구조물(112)을 후속적인 처리 단계로부터(예컨대, 스페이서(114), 소스/드레인 영역, 및/또는 ILD층의 형성 중에) 보호할 수 있다. 폴리실리콘 물질의 층의 블랭킷 퇴적은 CVD, PVD, ALD, 또는 임의의 다른 적합한 퇴적 공정을 포함할 수 있다. 일부 실시예에서, 퇴적된 폴리실리콘 물질의 층의 에칭은 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수 있다. 스페이서(114)는 폴리실리콘 게이트 구조물(112)의 측벽 상에 형성될 수 있다. 스페이서(114)를 형성하는 것은, 절연 물질(예컨대, 산화물, 질화물, 및/또는 실리콘 탄소 산화질화물 물질)의 층의 블랭킷 퇴적, 및 이를 뒤잇는 포토리소그래피 및 에칭 공정(예컨대, 반응성 이온 에칭, 또는 염소계 에천트 또는 불소계 에천트를 사용하는 임의의 다른 적합한 건식 에칭 공정)을 포함할 수 있다.
폴리실리콘 게이트 구조물(112)이 형성된 후에 핀 상단 부분이 에칭될 수 있다. 에칭 공정은, 인접한 폴리실리콘 게이트 구조물(112) 사이의 노출된 반도체층(122) 및 반도체층(124)의 부분을 제거할 수 있다. 에칭 공정은, 예컨대, 희석된 HF를 사용하는 습식 에칭 공정을 포함할 수 있다. 일부 실시예에서, 하나 이상의 에칭 공정이 사용될 수 있다. 예컨대, 에칭 공정은, 실리콘 물질을 제거하기 위한 에칭 공정 및 실리콘 게르마늄 물질을 제거하기 위한 또 다른 에칭 공정을 포함할 수 있다. 에칭 공정 중에, 폴리실리콘 게이트 구조물(112)은, 스페이서(114) 및 하드 마스크층(116)에 의해, 에칭되는 것으로부터 보호될 수 있다.
도 1을 참조하면, 동작(115)에서, 일부 실시예에 따라서, 폴리실리콘 게이트 구조물 사이의 기판 내에 리세스가 형성될 수 있다. 도 4를 참조하면, 기판(106) 내에 그리고 인접한 폴리 게이트 구조물(112) 사이에 리세스(402)(예컨대, 홈(groove))가 형성될 수 있다. 리세스(402)는, (예컨대, x축을 따른) 수평 방향에서의 에칭 레이트보다 훨씬 더 큰 (예컨대, z축을 따른) 수직 방향에서의 에칭 레이트를 갖는 이방성 에칭 공정(404)을 사용하여 형성될 수 있다. 예컨대, 불소 에천트 및/또는 염소 에천트를 사용하는 플라즈마 에칭 공정이 사용될 수 있다. 일부 실시예에서, 플라즈마 에칭 공정은 육불화황, 사불화탄소, 플루오르포름, 삼염화붕소, 브롬화수소, 임의의 적합한 에천트, 및/또는 이들의 조합을 사용할 수 있다. 일부 실시예에서, 수직 방향에서의 에칭 레이트를 증가시키기 위해 기판(106)에 전압 바이어스가 인가될 수 있다. 일부 실시예에서, 반도체층(122) 및 반도체층(124)을 에칭하는 동작(110) 도중에 리세스(402)가 형성될 수 있다. 예컨대, 반도체층(122 및 124)을 에칭하는 동작은, 교호하는 사이클의 에칭 공정을 포함할 수 있고, 에칭 공정(404)은 반도체층(122)을 에칭하기 위한 플라즈마 에칭 공정과 유사한 플라즈마종을 사용할 수 있다. 일부 실시예에서, 리세스(402)는, 경사진 측벽을 갖는 오목한 형상(예컨대, 실질적으로 U 형상의 구조물)을 가질 수 있으며, 이는 날카로운 모서리를 없앰으로써, 후속적으로 형성되는 소스/드레인 영역 내의 보이드를 감소시킬 수 있다. U 형상의 단면을 갖는 리세스(402)가 도 4에 도시되어 있지만, 리세스(402)는, 간략화를 위해 도 4에 도시되지 않은 임의의 다른 적합한 형상을 가질 수 있다. 예컨대, 리세스(402)는 실질적으로 V 형상의 단면 영역을 가질 수 있다. 일부 실시예에서, 리세스(402)는 실질적으로 수직인 측벽을 가질 수 있다.
도 1을 참조하면, 동작(120)에서, 일부 실시예에 따라서, 반도체층 사이에 내측 스페이서 구조물이 형성된다. 도 5를 참조하면, 리세싱된 영역을 형성하기 위해 반도체층(124)의 부분이 에칭백될 수 있고, 내측 스페이서(127)를 형성하기 위해, 리세싱된 영역 내에 유전체 물질이 퇴적될 수 있다. 예컨대, 도 5에 도시된 반도체 디바이스(200)는 n형 금속-산화물-반도체(NMOS, n-type metal-oxide-semiconductor) 디바이스를 포함할 수 있고 반도체층(124)의 부분이 에칭백된다.
반도체 디바이스(200)는 또한 p형 금속-산화물-반도체(PMOS, p-type metal-oxide-semiconductor) 디바이스를 포함할 수 있다. 간략화를 위해 도 5에는 PMOS 디바이스 구성이 도시되어 있지 않다. PMOS 디바이스 구성의 경우, 반도체층(124)은 채널 영역으로서 사용되기 위해 처리될 수 있다. 반도체층(122)은 적합한 에칭 공정을 사용하여 에칭백될 수 있고, 내측 스페이서(127)는, 아래에 설명되는 유사한 퇴적 공정 및 에칭 공정을 사용하여, 인접한 반도체층(124) 사이에 형성될 수 있다.
반도체층(124)은 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합에 의해 에칭백될 수 있다. 반도체층(124)의 에칭백 공정은, 반도체층(122 및 124)의 비평면형 외측 표면을 형성하도록 구성될 수 있다. 예컨대, 에칭 공정은, 교호하는 사이클의 에칭 공정 및 퍼징 공정을 포함할 수 있다. 각 사이클 내의 에칭 공정은, 불화수소(HF), 삼불화질소(NF3), 불소계 가스, 및 염소계 가스를 갖는 가스 혼합물의 사용을 포함할 수 있다. 도 5의 확대도(501)에 도시된 바와 같이, 반도체층(122)은 만곡된 볼록한 외측 표면(122t)을 가질 수 있고 반도체층(124)은 만곡된 오목한 외측 표면(124t)을 가질 수 있다. 일부 실시예에서, 후속적으로 형성되는 내측 스페이서(127)는 또한, 실질적으로 반도체층(124)의 외측 표면(124t)의 윤곽을 이루는 외측 표면(127t)을 가질 수 있다. 내측 스페이서(127) 및 반도체층(122)의 비평면형(예컨대, 만곡된) 외측 표면은, 보이드가 형성되는 경향이 있는 날카로운 모서리를 제거함으로써, 후속적으로 형성되는 소스/드레인 구조물 내의 보이드를 감소시킬 수 있다.
반도체층(124)의 오목한 외측 표면(124t) 상에 그리고 반도체층(122)의 상단/하단 표면 상에 내측 스페이서(127)를 형성하기 위하여, 리세스 영역을 형성하는 공정에 뒤이어, 유전체 물질층의 블랭킷 퇴적 및 블랭킷 퇴적된 유전체 물질층의 수평 에칭이 수행될 수 있다. 일부 실시예에서, 블랭킷 퇴적 공정은 복수의 사이클의 퇴적 공정 및 에칭 공정을 포함할 수 있다. 내측 스페이서(127) 내의 보이드의 형성을 방지하기 위하여, 각 사이클에서, 에칭 공정은 퇴적 공정에 뒤이을 수 있다. 내측 스페이서 구조물(127)은, ALD, FCVD, 또는 임의의 다른 적합한 퇴적 공정에 의해 퇴적되는 유전체층의 스택 또는 단일층을 포함할 수 있다. 각 사이클의 유전체 물질층 블랭킷 퇴적 공정 내의 에칭 공정은, HF와 NH3의 가스 혼합물을 사용하는 건식 에칭 공정을 포함할 수 있다. 내측 스페이서 구조물(127)은, 실리콘, 산소, 탄소, 또는 질소와 같은 적합한 유전체 물질을 포함할 수 있다. 내측 스페이서(127)를 형성하기 위한 블랭킷 퇴적된 유전체 물질층의 수평 에칭 공정은, HF와 NH3의 가스 혼합물을 사용하는 건식 에칭 공정에 의해 수행될 수 있다. 내측 스페이서 구조물(127)을 형성하기 위한 다른 퇴적 방법 및 수평 에칭 공정이 사용될 수 있다.
도 1을 참조하면, 동작(125)에서, 일부 실시예에 따라서, 기판, 내측 스페이서, 및 반도체층의 노출된 표면 상에 제1 에피택셜층이 퇴적될 수 있다. 도 6을 참조하면, 도 5에 도시된 리세스(402) 내에 그리고 반도체층(122) 및 내측 스페이서(127)의 외측 표면 상에 제1 에피택셜층(602)이 퇴적될 수 있다. 일부 실시예에서, 제1 에피택셜층(602)은 선택적 성장 공정에 의해 형성될 수 있으며, 반도체 물질은 선택적 표면 상에서 성장된다. 예컨대, NMOS 디바이스에서, 기판(106) 및 반도체층(122)의 노출된 부분을 시드층으로서 사용하여 결정질 물질을 에피택셜 성장시킴으로써 제1 에피택셜층(602)이 형성될 수 있다. 일부 실시예에서, 기판(106) 및 반도체층(122)은 결정질 실리콘으로 형성되고, 기판(106) 및 반도체층(122)의 노출된 표면 상에 결정질 실리콘을 선택적으로 성장시키기 위해 자기조립 단분자막(SAM, self-assembly monolayer)을 사용하는 에피택셜 퇴적 방법 또는 선택적 영역 ALD가 사용될 수 있다. 인접한 반도체층(122) 및 기판(106) 상에 에피택셜 퇴적되는 결정질 실리콘 물질은 팽창되고 함께 병합되어, 내측 스페이서(127)의 외측 표면을 커버할 수 있다. PMOS 디바이스의 경우, 기판(106) 및 반도체층(124)의 노출된 부분을 시드층으로서 사용하여 결정질 물질을 에피택셜 성장시킴으로써 제1 에피택셜층(602)이 형성될 수 있다. 예컨대, 제1 에피택셜층(602)은 결정질 실리콘 게르마늄을 사용하여 형성될 수 있다.
퇴적 공정 후, 제1 에피택셜층(602)의 연속적인 층이 형성될 수 있다. 일부 실시예에서, 제1 에피택셜층(602)은 비균일한 두께를 가질 수 있다. 예컨대, 반도체층(122)의 외측 표면 상에 형성되는 제1 에피택셜층(602)은, 내측 스페이서(127)의 외측 표면 상에 형성되는 제1 에피택셜층(602)보다 더 큰 두께를 가질 수 있다. 일부 실시예에서, 내측 스페이서(127)의 외측 표면 상에 형성되는 제1 에피택셜층(602)은, 약 20nm와 약 50nm 사이의 두께, 약 30nm와 약 40nm 사이의 두께, 약 33nm와 약 37nm 사이의 두께, 또는 임의의 적합한 두께를 가질 수 있다. 일부 실시예에서, 리세스(402) 내에 형성되는 제1 에피택셜층(602)은 약 20nm와 약 100nm 사이의 두께, 약 30nm와 약 80nm 사이의 두께, 약 40nm와 약 60nm 사이의 두께, 또는 임의의 적합한 두께를 가질 수 있다.
제1 에피택셜층(602)은 실리콘, 실리콘 게르마늄, 실리콘 인화물, 임의의 적합한 반도체 물질, 및/또는 그 조합으로 형성될 수 있다. 일부 실시예에서, 제1 에피택셜층(602)은, 붕소 및 인과 같은 적합한 도펀트로 도핑될 수 있다.
NMOS 디바이스 구성의 경우, 반도체층(122)과 제1 에피택셜층(602)은 유사한 물질을 사용하여 형성될 수 있다. 예컨대, 실리콘으로 형성된 반도체층(122)을 포함하는 NMOS 디바이스는, 실리콘으로 형성된 제1 에피택셜층(602)을 구현할 수 있다. 제1 에피택셜층(602)은 적합한 도펀트로 도핑될 수 있다. 예컨대, 제1 에피택셜층(602)은 인과 같은 n형 도펀트로 도핑될 수 있다. 일부 실시예에서, 제1 에피택셜층(602)은 인 또는 비소를 사용해 약 0.5×1020 at/cm3와 약 8×1020 at/cm3 사이, 약 0.7×1020 at/cm3와 약 6×1020 at/cm3 사이, 약 1×1020 at/cm3와 약 5×1020 at/cm3 사이, 또는 임의의 적합한 범위의 원자 농도로 도핑될 수 있다.
PMOS 디바이스 구성의 경우, 반도체층(124)과 제1 에피택셜층(602)은 유사한 물질을 사용하여 형성될 수 있다. 예컨대, 실리콘 게르마늄으로 형성된 반도체층(124)을 포함하는 PMOS 디바이스는, 실리콘 게르마늄으로 형성된 제1 에피택셜층(602)을 구현할 수 있다. 일부 실시예에서, 반도체층(124)과 제1 에피택셜층(602)의 게르마늄 원자 함량 비율은 서로의 약 ±10% 이내일 수 있다. 예컨대, 반도체층(124)은 약 25%의 게르마늄 원자 함량 비율을 가질 수 있고, 제1 에피택셜층(602)은 약 22%와 약 28% 사이의, 예를 들어 약 25%의 게르마늄 원자 함량 비율을 가질 수 있다. 일부 실시예에서, 게르마늄 원자 함량은, 반도체층(124)에서보다 제1 에피택셜층(602)에서 더 클 수 있다. 일부 실시예에서, 제1 에피택셜층(602)은 적합한 도펀트로 도핑될 수 있다. 예컨대, PMOS 디바이스 구성의 제1 에피택셜층(602)은 붕소와 같은 p형 도펀트로 도핑될 수 있다. 예컨대, PMOS 디바이스 내의 제1 에피택셜층(602)은 붕소를 사용해 약 0.5×1020 at/cm3와 약 8×1020 at/cm3 사이, 약 0.7×1020 at/cm3와 약 6×1020 at/cm3 사이, 약 1×1020 at/cm3와 약 5×1020 at/cm3 사이, 또는 임의의 적합한 범위의 원자 농도로 도핑될 수 있다.
일부 실시예에서, 제1 에피택셜층(602)에 대한 주입 공정은 이온 주입 장치를 사용하여 수행될 수 있다. 주입 공정 동안, 스페이서(114) 및 하드 마스크층(116)은, 아래에 놓이는 반도체층(122 및 124)을 손상 또는 오염으로부터 보호하기 위한 마스킹층으로서의 역할을 할 수 있다. 일부 실시예에서, 이온 주입 에너지는, 도펀트가 실질적으로 제1 에피택셜층(602) 내에 주입될 수 있도록 튜닝된다. 일부 실시예에서, 이온은 실질적으로 수직(예컨대, z 방향)으로 인가될 수 있다. 결과로서, 리세스(402) 내에 형성되는 제1 에피택셜층(602) 내의 도펀트 농도는, 상단 표면(602t)으로부터 하단 표면(602b)으로 도펀트 농도가 감소되는 비균일 도펀트 농도를 가질 수 있다.
제1 에피택셜층(602)은, (i) 화학적 기상 증착(CVD, chemical vapor deposition) - 저압 CVD(LPCVD, low pressure CVD), 원자층 CVD(ALCVD, atomic layer CVD), 초고진공 CVD(UHVCVD, ultrahigh vacuum CVD), 감압 CVD(RPCVD, reduced pressure CVD), 및 임의의 다른 적합한 CVD를 포함하지만 이들로 제한되지 않음 - ; (ii) 분자 빔 에피택시(MBE, molecular beam epitaxy) 공정; (iii) 임의의 적합한 에피택셜 공정; 또는 (iv) 이들의 조합과 같은, 적합한 퇴적 방법을 사용하여 퇴적될 수 있다. 일부 실시예에서, 제1 에피택셜층(602)은 에피택셜 퇴적/부분 에칭 공정에 의해 성장될 수 있으며, 에피택셜 퇴적/부분 에칭 공정이 적어도 한 번 반복된다. 그러한 반복되는 퇴적/부분 에칭 공정은 또한, 사이클릭 퇴적-에칭(CDE, cyclic deposition-etch) 공정으로 불린다. 일부 실시예에서, 실리콘 게르마늄으로 형성되는 제1 에피택셜층(602)을 퇴적시키기 위해, 저메인, 디클로로실란, 및 염산염과 같은 종을 사용하는 플라즈마 퇴적 공정이 사용될 수 있다. 일부 실시예에서, 실리콘 인화물로 형성되는 제1 에피택셜층을 퇴적시키기 위해, 포스판을 사용하는 플라즈마 퇴적 공정이 사용될 수 있다.
일부 실시예에서, 표면의 표면 결정 배향의 차이로 인해, 제1 에피택셜층(602)의 퇴적 공정은, 반도체층(122)의 노출된 표면 상에서보다 리세스(402) 내에서 더 큰 퇴적 레이트를 가질 수 있다. 예컨대, 전술한 종(예컨대, 저메인, 디클로로실란, 및 염산염)을 사용하는 플라즈마 퇴적 공정은, (110) 또는 (111) 결정 배향을 갖는 표면(예컨대, 반도체층(122)의 외측 표면(122t))보다 (100) 결정 배향을 갖는 표면(예컨대, 리세스(402) 내의 표면) 상에서 더 큰 레이트로 결정질 물질을 퇴적시킬 수 있다. 퇴적되는 제1 에피택셜층(602)은, 해당 층이 그 위에 퇴적되는 물질과 동일한 결정 배향을 가질 수 있다. 일부 실시예에서, 반도체층(122)의 외측 표면 상에서의 퇴적 레이트에 대한 리세스(402) 내에서의 퇴적 레이트의 비율은 약 2:1과 약 7:1 사이, 약 3:1과 약 5:1 사이, 또는 임의의 적합한 비율일 수 있다. 전술한 범위보다 더 크거나 더 작은 퇴적 레이트 비율의 값을 사용하는 것은, 퇴적되는 에피택셜 물질 내에 보이드를 야기할 수 있고, 그리고/또는 반도체층(122) 및 내측 스페이서(127) 상의 불충분한 필름 커버리지를 야기할 수 있다.
도 1을 참조하면, 동작(130)에서, 일부 실시예에 따라서, 내측 스페이서 구조물의 외측 표면의 부분을 노출시키기 위해 제1 에피택셜층이 에칭백된다. 도 7을 참조하면, 아래에 놓이는 내측 스페이서(127)의 부분을 노출시키기 위해 제1 에피택셜층(602)이 에칭백될 수 있다. 에칭백 공정은 또한, 리세스(402) 내에 퇴적된 제1 에피택셜층(602)의 부분을 제거할 수 있다. 제1 에피택셜층(602)의 잔존 부분은 리세스(402) 내의 에피택셜 기저부(704) 및 반도체층(122)의 단부 부분 상에 에피택셜 단부 캡(702)을 형성할 수 있다. 반도체층(122)의 비평면형 외측 표면으로 인해, 에피택셜 단부 캡(702)은 비평면형 내측 표면 및 외측 표면을 가질 수 있다. 일부 실시예에서, 에피택셜 단부 캡(702)은, 도 7의 확대도(701)에 도시된 바와 같이, 실질적으로 초승달형(crescent) 형상을 가질 수 있다. 구체적으로, 에피택셜 단부 캡(702)의 내측 표면과 외측 표면 둘 다는, 각각 서로 연결된 단부 부분을 갖는 만곡형 표면을 가질 수 있다. 일부 실시예에서, 에피택셜 단부 캡(702)은 다른 적합한 형상을 사용하여 형성될 수 있다. 에피택셜 단부 캡(702)은 내측 스페이서(127)의 외측 표면과 직접 접촉할 수 있다. 반도체층(122) 상에 에피택셜 단부 캡(702)을 포함시키는 것은, 반도체층(122)의 단부 부분 상에 형성될 수 있는 결함(예컨대, 보이드)을 감소시킬 수 있고 또한 짧은 채널 효과를 감소시킬 수 있다. 에피택셜 기저부(704)는 리세스(402) 내에 그리고 기판(106) 상에 형성될 수 있다. 일부 실시예에서, 에피택셜 기저부(704)는 하나 이상의 내측 스페이서(127)와 직접 접촉할 수 있다.
에피택셜 단부 캡(702) 및 에피택셜 기저부(704)를 형성하기 위한 제1 에피택셜층(602)의 에칭백 공정은 이방성 에칭 공정을 포함할 수 있다. 예컨대, 내측 스페이서(127) 및 반도체층(122) 상에 형성되는 제1 에피택셜층(602)의 에칭 레이트는, 리세스(402) 내에 형성되는 제1 에피택셜층(602)의 에칭 레이트보다 더 클 수 있다. 일부 실시예에서, 에칭 레이트의 차이는 결정 배향 차이에 기인할 수 있다. 예컨대, (100) 결정 배향을 갖는 표면(예컨대, 리세스(402) 내의 표면 상에 형성되는 제1 에피택셜층(602))보다, (110) 또는 (111) 결정 배향을 갖는 표면(예컨대, 반도체층(122) 위에 형성되는 제1 에피택셜층(602)의 측벽 표면) 상에서 에칭 레이트가 더 클 수 있다. 리세스(402) 내에 형성되는 에피택셜 기저부(704)가 내측 스페이서(127)와 접촉한 상태로 유지되는 동안 에피택셜 단부 캡(702)을 형성하기 위하여 이방성 에칭 공정은 제1 에피택셜층(602)의 측벽을 에칭백할 수 있다.
도 1을 참조하면, 동작(135)에서, 일부 실시예에 따라서, 에피택셜 단부 캡, 에피택셜 기저부, 및 내측 스페이서 상에 제2 에피택셜층이 퇴적된다. 도 8을 참조하면, 제2 에피택셜층(806)은, 인접한 폴리실리콘 게이트 구조물(112) 사이에 그리고 에피택셜 단부 캡(702), 내측 스페이서(127), 및 에피택셜 기저부(704)의 노출된 표면 상에 퇴적되는 에피택셜 바디일 수 있다. 제2 에피택셜층(806)은 반도체 디바이스(200)의 소스/드레인 영역의 벌크를 형성할 수 있다. 일부 실시예에서, 제2 에피택셜층(806)은 기판(106)의 물질과 동일한 물질이다. 일부 실시예에서, 제2 에피택셜층(806)은 기판(106)의 물질과는 상이한 물질을 포함한다. 제2 에피택셜층(806)은 (i) 게르마늄 및 실리콘과 같은 반도체 물질; (ii) 갈륨 비화물 및 알루미늄 갈륨 비화물과 같은 화합물 반도체 물질; 또는 (iii) 실리콘 게르마늄 및 갈륨 비화물 인화물과 같은 반도체 혼정물을 포함할 수 있다. 일부 실시예에서, 제2 에피택셜층(806)은, 제1 에피택셜층(602)의 퇴적 공정과 유사한 퇴적 공정에 의해 성장될 수 있다. 일부 실시예에서, 퇴적 공정은 상이할 수 있다. 예컨대, 제2 에피택셜층(806)은, 인-시츄 주입 공정을 갖는 플라즈마 퇴적 공정을 사용하여 퇴적될 수 있고, 제2 에피택셜층(806) 내의 도펀트 농도는 제1 에피택셜층(602)의 도펀트 농도보다 더 클 수 있다. 일부 실시예에서, 주입 공정은 제2 에피택셜층(806)의 퇴적 공정 동안 또는 그 이후에 수행될 수 있다. 주입 공정 동안, 스페이서(114) 및 하드 마스크층(116)은, 아래에 놓이는 반도체층(122) 및 반도체층(124)을 손상 또는 오염으로부터 보호하기 위한 마스킹층으로서의 역할을 할 수 있다. 일부 실시예에서, 이온 주입 에너지는, 도펀트가 실질적으로 제1 에피택셜층(602) 내에 주입될 수 있도록 튜닝된다. 일부 실시예에서, 이온은 실질적으로 수직(예컨대, z 방향)으로 인가될 수 있다. 결과로서, 제2 에피택셜층(806) 내의 도펀트 농도는, 상단 표면(806t)으로부터 하단 표면(806b)으로 도펀트 농도가 감소되는 비균일 도펀트 농도를 가질 수 있다.
일부 실시예에서, 제2 에피택셜층(806)은 또한 스페이서(114) 상에 퇴적될 수 있다. 일부 실시예에서, 제2 에피택셜층(806)은 실리콘 게르마늄, 실리콘 인화물, 실리콘 비화물, 임의의 적합한 반도체 물질, 및/또는 이들의 조합으로 형성될 수 있다. 일부 실시예에서, 제2 에피택셜층(806)은, 제1 에피택셜 물질(602)과 유사한 물질을 사용하여 형성될 수 있다. 예컨대, PMOS 디바이스는, 실리콘 게르마늄으로 형성된 제2 에피택셜층(806)을 포함할 수 있다. 일부 실시예에서, NMOS 디바이스는, 실리콘 인화물로 형성된 제2 에피택셜층(806)을 포함할 수 있다. 일부 실시예에서, 제2 에피택셜층(806)은, 제1 에피택셜 물질(602)과는 상이한 물질을 사용하여 형성될 수 있다. 일부 실시예에서, 제2 에피택셜층(806)의 도펀트 농도는 비균일할 수 있다. 예컨대, 실리콘 게르마늄으로 형성되는 제2 에피택셜층(806)은, 제2 에피택셜층(806)의 상단 표면으로부터 에피택셜 기저부(704)를 향해 점진적으로 감소되는 게르마늄 농도를 가질 수 있다. 일부 실시예에서, 제2 에피택셜층(806) 내의 도펀트 농도는 (예컨대, x축을 따른) 수평 방향을 따라서 변할 수 있다. 일부 실시예에서, 임의의 적합한 도펀트가 제2 에피택셜층(806) 내로 주입될 수 있다. 예컨대, 약 5×1019 at/cm3와 약 2×1021 at/cm3 사이의 도펀트 농도로 붕소가 실리콘 게르마늄 물질 내로 주입될 수 있다. 일부 실시예에서, 실리콘 인화물 또는 실리콘 비화물을 형성하기 위해 인 또는 비소가 실리콘 물질 내로 주입될 수 있으며, 인화물 또는 비화물의 도펀트 농도는 약 5×1019 at/cm3와 약 2×1021 at/cm3 사이일 수 있다.
제2 에피택셜층(806)은 적합한 퇴적 방법을 사용하여 퇴적될 수 있다. 예컨대, 제2 에피택셜층(806)은, 제1 에피택셜층(602)을 형성하는 방법과 유사한 방법을 사용하여 퇴적될 수 있다. 예컨대, 실리콘 게르마늄으로 형성되는 제2 에피택셜층(806)을 퇴적시키기 위해, 저메인, 디클로로실란, 및 염산염과 같은 종을 사용하는 플라즈마 퇴적 공정이 사용될 수 있다. 일부 실시예에서, 실리콘 인화물 또는 실리콘 비화물로 형성되는 제2 에피택셜층(806)을 퇴적시키기 위해, 포스판 또는 비소를 사용하는 플라즈마 퇴적 공정이 사용될 수 있다. 제2 에피택셜층(806)의 퇴적 공정은, 양측 내측 스페이서(127)와 에피택셜 단부 캡(702) 사이의 개구가 충전될 때까지 계속될 수 있다. 일부 실시예에서, 제2 에피택셜층(806)의 상단 표면은 스페이서(114)와 접촉하고, 최상부 반도체층(122)의 상단 표면 위에 있다. 폴리실리콘 게이트 구조물(112) 대신 후속적으로 형성되는 금속 게이트 구조물 내로 제2 에피택셜층(806)으로부터의 도펀트가 확산되는 것을 방지하도록 제2 에피택셜층(806)을 에칭백하기 위해 선택적인 에칭 공정이 사용될 수 있다. 일부 실시예에서, 에칭 공정은 염산염과 같은 염소계 에천트를 사용할 수 있다. 일부 실시예에서, 에칭 공정은, 제2 에피택셜층(806)이 스페이서(114)와 접촉하지 않도록 제2 에피택셜층(806)을 에칭백할 수 있다. 일부 실시예에서, 제2 에피택셜층(806)과 스페이서(114) 사이의 접촉 표면 영역을 감소시키기 위해 에칭 공정이 수행된다. 예컨대, 상단 표면(806t)은, 상단 표면(806t)의 가장 높은 지점보다 더 낮은 스페이서(114)와 접촉하는 단부 부분을 갖는 비평면형 표면일 수 있다. 일부 실시예에서, 양측 반도체층(122) 사이의 제2 에피택셜층의 폭(W)은 약 10nm와 약 80nm 사이, 약 15nm와 약 75nm 사이, 약 20nm와 약 60nm 사이, 또는 임의의 적합한 치수일 수 있다. 일부 실시예에서, 제2 에피택셜층(806)의 상단 표면(806t) 및 하단 표면(806b)으로부터 측정되는 제2 에피택셜층(806)의 높이(H)는 약 20nm와 약 140nm 사이, 약 30nm와 약 120nm 사이, 약 40nm와 약 100nm 사이, 또는 임의의 적합한 치수일 수 있다.
도 1을 참조하면, 동작(140)에서, 일부 실시예에 따라서, 제2 에피택셜층 상에 제3 에피택셜층이 형성된다. 도 9를 참조하면, 제3 에피택셜층(902)은, 제2 에피택셜층(806) 상에 그리고 인접한 폴리실리콘 게이트 구조물(112) 사이에 형성되는 상단 캡일 수 있다. 일부 실시예에서, 제3 에피택셜층(902)은, 실리콘, 실리콘 게르마늄, 실리콘 인화물, 임의의 적합한 반도체 물질, 및/또는 이들의 조합을 사용하여 형성될 수 있다. 일부 실시예에서, 제3 에피택셜층(902)은 붕소와 같은 적합한 도펀트로 도핑될 수 있다. 일부 실시예에서, 제3 에피택셜층(902)의 도펀트 농도는 제2 에피택셜층(806)의 도펀트 농도와는 상이할 수 있다. 제3 에피택셜층(902) 내의 붕소 또는 인화물의 도펀트 농도는 제2 에피택셜층(806)의 도펀트 농도보다 더 클 수 있다. 일부 실시예에서, 제3 에피택셜층(902)의 붕소 또는 인의 도펀트 농도는 약 0.5×1021 at/cm3와 약 5×1021 at/cm3 사이, 약 0.8×1021 at/cm3와 약 4×1021 at/cm3 사이, 약 1×1021 at/cm3와 약 3×1021 at/cm3 사이, 또는 임의의 적합한 범위일 수 있다. 제2 에피택셜층(806)보다 더 높은 도펀트 농도를 갖는 제3 에피택셜층(902)은, 후속적으로 형성되는 소스/드레인 콘택트 구조물의 접촉 저항을 감소시키는 이점을 제공할 수 있다. 일부 실시예에서, 제3 에피택셜층(902)은, 제1 에피택셜층(602) 및 제2 에피택셜층(806)을 형성하는 것과 유사한 플라즈마 퇴적 방법을 사용하여 형성될 수 있다. 예컨대, 제3 에피택셜층(902)은 플라즈마 퇴적 공정 및/또는 선택적 에피택셜 퇴적 공정을 사용하여 형성될 수 있다. 제3 에피택셜층의 두께(T)는 약 3nm와 약 40nm 사이, 약 5nm와 약 35nm 사이, 약 10nm와 약 30nm 사이, 또는 임의의 적합한 두께일 수 있다. 일부 실시예에서, 제3 에피택셜층(902)의 폭은 제2 에피택셜층(806)의 폭과 유사할 수 있다. 예컨대, 제3 에피택셜층(902)의 폭은 폭(W)과 유사할 수 있고 약 20nm와 약 60nm 사이일 수 있다. 일부 실시예에 따라서, 반도체 디바이스(200)의 소스/드레인 영역은 에피택셜 단부 캡(702), 에피택셜 기저부(704), 제2 에피택셜층(806), 및 제3 에피택셜층(902)을 포함할 수 있다.
도 10은, 일부 실시예에 따른, 도 9에 도시된 영역(901)의 확대도의 도시, 및 퇴적되는 에피택셜 층의 다양한 영역에서의 도펀트 분포의 개략도를 포함한다. 도 10에서의 개략도는, 확대도(901)에 도시된 반도체(200)의 D-D 라인, E-E 라인, 및 F-F 라인을 따른 제1, 제2, 및 제3 에피택셜층 내의 게르마늄 농도 및 붕소 도펀트 농도 변화를 도시한다. 도 10에 도시된 바와 같이, 수평 D-D 라인은 반도체층(122), 에피택셜 단부 캡(702), 및 제2 에피택셜층(806)과 교차한다. 일부 실시예에 따라서, 수평 라인 D-D를 따른 게르마늄 농도 다이어그램 및 붕소 도펀트 농도 다이어그램에 도시된 바와 같이, 농도는 제2 에피택셜층(806) 내에서 가장 높을 수 있고 에피택셜 단부 캡(702) 내에서 점진적으로 감소될 수 있으며, 반도체층(122) 내에서 더 점진적으로 감소될 수 있다. 에피택셜 단부 캡(702)은 확산 차폐물로서의 역할을 함으로써 짧은 채널 효과를 감소시킬 수 있다. 예컨대, 제2 에피택셜층(806)보다 더 낮은 도펀트 농도를 가짐으로써, 에피택셜 단부 캡(702)은 반도체층(122)과 제2 에피택셜층(806) 사이의 도펀트 확산을 방지할 수 있다. 수평 E-E 라인은 반도체층(124), 내측 스페이서(127), 및 제2 에피택셜층(806)과 교차한다. 일부 실시예에 따라서, 수평 라인 E-E를 따른 게르마늄 농도 다이어그램 및 붕소 도펀트 농도 다이어그램에 도시된 바와 같이, 제2 에피택셜층(806) 내의 도펀트 농도는 반도체층(124) 내의 그리고 내측 스페이서(127) 내의 도펀트 농도보다 더 클 수 있다. 수직 라인 F-F는 제3 에피택셜층(902), 제2 에피택셜층(802), 및 에피택셜 기저부(704)와 교차한다. 일부 실시예에 따라서, 수평 라인 F-F를 따른 게르마늄 도펀트 농도 다이어그램에 도시된 바와 같이, 도펀트 농도는 제3 에피택셜층(902) 내에서 가장 높을 수 있고 제2 에피택셜층(806) 내에서 점진적으로 감소될 수 있으며, 에피택셜 기저부(704) 내에서 더 점진적으로 감소될 수 있다. 예컨대, 제2 에피택셜층(806)의 게르마늄 원자 비율은 그 상단 표면(806t)에서의 약 50% 및 약 60%로부터 그 하단 표면(806b)에서의 약 20% 및 약 30%로 감소될 수 있다. 수평 라인 F-F를 따른 붕소 도펀트 농도 다이어그램에 도시된 바와 같이, 제3 에피택셜층(902)과 제2 에피택셜층(806)의 도펀트 농도는 실질적으로 동일할 수 있다. 일부 실시예에서, 제3 에피택셜층(902)의 도펀트 농도는 제2 에피택셜층(806)의 도펀트 농도보다 더 클 수 있다. 일부 실시예에서, 제3 에피택셜층(902)의 게르마늄 원자 비율은 약 30%와 약 70% 사이, 약 35%와 약 65% 사이, 약 40%와 약 60% 사이, 또는 임의의 적합한 비율일 수 있다. 일부 실시예에 따라서, 에피택셜 기저부(702)의 붕소 도펀트 농도는 제2 및 제3 에피택셜층(806 및 902)의 도펀트 농도보다 더 낮을 수 있다.
도 1을 참조하면, 동작(145)에서, 일부 실시예에 따라서, 층간 유전체(ILD)층이 퇴적되고 대체 게이트 공정이 수행된다. 도 11을 참조하면, 스페이서(114) 사이에 ILD층(1118)이 퇴적되고 폴리실리콘 게이트 구조물은 금속 게이트 구조물에 의해 대체된다.
ILD층(1118)은 소스/드레인 영역의 제3 에피택셜층(902) 상에 그리고 스페이서(114) 사이에 퇴적될 수 있다. ILD층(1118)은, 유동가능 유전체 물질(예컨대, 유동가능 실리콘 산화물, 유동가능 실리콘 질화물, 유동가능 실리콘 산화질화물, 유동가능 실리콘 탄화물, 또는 유동가능 실리콘 산화탄화물)에 대해 적합한 퇴적 방법 유전체 물질을 사용하여 퇴적되는 유전체 물질을 포함할 수 있다. 예컨대, 유동가능 실리콘 산화물은 유동가능 CVD(FCVD, flowable CVD)를 사용하여 퇴적될 수 있다. 일부 실시예에서, 유전체 물질은 실리콘 산화물이다. ILD층(1118)에 대한 다른 물질 및 형성 방법은 본 개시의 범위 및 사상 내에 있다.
ILD층(1118)의 형성에는, 건식 에칭 공정(예컨대, 반응 이온 에칭) 또는 습식 에칭 공정을 사용해 폴리실리콘 게이트 구조물(112) 및 반도체층(124)을 제거하여, 반도체층(122)의 부분을 노출시키는 것이 뒤이을 수 있다. 노출되는 반도체층(122)은 나노구조물(예컨대, 나노와이어 또는 나노시트)로서 지칭될 수 있다. PMOS 디바이스 구성의 경우, 반도체층(122)이 제거되어 반도체층(124)의 부분을 노출시킬 수 있으며, 이 또한 나노구조물로서 지칭될 수 있다. 일부 실시예에서, 건식 에칭 공정에서 사용되는 가스 에천트는 염소, 불소, 브롬, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 폴리실리콘 게이트 구조물(112) 및 반도체층(124)을 제거하기 위해 수산화암모늄(NH4OH), 수산화나트륨(NaOH), 및/또는 수산화칼륨(KOH) 습식 에칭이 사용될 수 있거나, 습식 에칭 공정이 뒤잇는 건식 에칭이 사용될 수 있다. 반도체층 상에 게이트 유전체층(1112)이 형성될 수 있다. 도 11에 도시된 바와 같이, 게이트 유전체층(1112)은, 노출된 나노와이어 형상의 제2 반도체층(122) 상에 둘러싸일 수 있다. 게이트 유전체층(1112)을 형성하는 것은, 적합한 게이트 유전체 물질층의 블랭킷 퇴적 공정을 포함할 수 있다. 일부 실시예에서, 게이트 유전체층(1112)은 하이-k 유전체 물질(예컨대, 약 3.9보다 더 큰 유전 상수를 갖는 유전체 물질)로 형성될 수 있다. 예컨대, 게이트 유전체층(1112)은 하프늄 산화물로 형성될 수 있다. 게이트 유전체층(1112) 상에 일함수층(1114)이 형성된다. 일부 실시예에서, 각 일함수층(1114)은 하나 이상 일함수 금속층을 포함할 수 있고, 동일하거나 상이한 물질 및/또는 두께를 사용하여 형성될 수 있다. 게이트 유전체층(1112) 및 게이트 일함수층(1114)은 나노와이어 형상의 반도체층(122)을 각각 둘러쌀 수 있다. 인접한 반도체층(122) 사이의 공간에 의존하여, 반도체층(122)은 게이트 유전체층(1112) 및 일함수층(1114)에 의해 둘러싸여, 인접한 반도체층(122) 사이의 공간을 충전시킬 수 있다. 아래에 설명되는 바와 같이, 일부 실시예에서, 후속적으로 형성되는 게이트 전극 물질 또한, 인접한 반도체층(122) 사이의 공간 내에 형성될 수 있다.
일부 실시예에 따라서, 일함수층 상에 게이트 전극(1116)이 형성될 수 있다. 일함수층(1114) 상에 게이트 전극(1116)을 위한 도전성 물질의 층이 형성된다. 확대도(1140)에 도시된 바와 같이, 인접한 반도체층(122) 사이의 간격이 게이트 전극 물질의 두께를 수용하기에 충분하다면, 인접한 반도체층(122) 사이의 공간이 충전되도록 게이트 전극(1116)은 인접한 반도체층(122) 사이에 그리고 일함수층(1114) 상에 형성될 수 있다. 인접한 반도체층(122) 사이에 있는 게이트 전극(1116)과 스페이서(114) 사이에 형성되는 게이트 전극(1116)은 서로 전기적으로 커플링된다. 게이트 전극(1116)을 위한 도전성 물질의 층은, 티타늄, 은, 알루미늄, 텅스텐, 구리, 루테늄, 몰리브덴, 텅스텐 질화물, 코발트, 니켈, 티타늄 탄화물, 티타늄 알루미늄 탄화물, 망간, 지르코늄, 금속 합금, 및 이들의 조합과 같은 적합한 도전성 물질을 포함할 수 있다. 게이트 전극(1116)은 ALD, PVD, CVD, 또는 임의의 다른 적합한 퇴적 공정에 의해 형성될 수 있다. 게이트 전극(1116)의 퇴적은, 양측 스페이서(114) 사이의 개구가 게이트 전극(1116)으로 충전될 때까지 계속될 수 있다. 화학적 기계적 연마 공정은, ILD층(1118)과 게이트 전극(1116)의 상단 표면이 실질적으로 동일 평면 내에 있도록 과잉 게이트 전극(1116)을 제거할 수 있다. 일부 실시예에서, 차단층과 같은 다른 구조물이 형성될 수 있다. 게이트 전극(1116)의 확산 및 산화를 방지하기 위하여, 게이트 전극(1116)을 퇴적시키기 전에 하나 이상 차단층(도 11에는 도시되지 않음)이 형성될 수 있다.
도 1을 참조하면, 동작(150)에서, 일부 실시예에 따라서, 소스/드레인 콘택트 및 게이트 콘택트가 형성된다. 도 12를 참조하면, 소스/드레인 영역 및 게이트 전극에 대한 전기 연결부를 제공하기 위해 소스/드레인 콘택트(1204) 및 게이트 콘택트(1206)가 각각 형성된다. 구체적으로, 소스/드레인 콘택트(1204) 및 게이트 콘택트(1206)는 소스/드레인 영역과 게이트 전극과 외부 단자(도 12에는 도시되지 않음) 사이에서 전기 신호를 송신하기 위해 사용될 수 있다. 예컨대, 게이트 콘택트(1206)는, 스페이서(114) 사이에 그리고 인접한 반도체층(122) 사이에 형성되는 게이트 전극(1116)에 전기적으로 커플링될 수 있다. 상단 표면 ILD층(1118) 상에 추가적인 ILD층이 형성될 수 있다. 예컨대, ILD층(1118) 상에 유전체층(1218)이 형성될 수 있다. 일부 실시예에서, ILD층(1118)과 유사한 물질을 사용하여 유전체층(1218)이 형성될 수 있다. 유전체층(1218), 게이트 전극(1116), 및 ILD층(1118) 내에 개구를 형성하고 개구 내에 도전성 물질을 퇴적시킴으로써 게이트 콘택트(1206) 및 소스/드레인 콘택트(1204)가 형성될 수 있다. 퇴적 공정은, 개구 내에 금속층을 퇴적시키고 어닐링 공정을 수행하여, 퇴적되는 금속층의 규화를 유도하는 것을 포함할 수 있다. 소스/드레인 콘택트(1204) 및 게이트 콘택트(1206)를 형성하기 위한 도전성 물질은 티타늄, 알루미늄, 은, 텅스텐, 코발트, 구리, 루테늄, 지르코늄, 니켈, 티타늄 질화물, 텅스텐 질화물, 금속 합금, 및/또는 이들의 조합을 포함할 수 있다. 퇴적 공정은 ALD, PVD, CVD, 임의의 적합한 퇴적 공정, 및/또는 이들의 조합을 포함할 수 있다. 게이트 콘택트(1206) 및 소스/드레인 콘택트(1204)는 게이트 전극(1116) 및 소스/드레인 영역의 제3 에피택셜층(902)에 각각 연결될 수 있다.
평탄화 공정이 유전체층(1218), 소스/드레인 콘택트(1204), 및 게이트 콘택트(1206)의 상단 표면을 평탄화하여, 상단 표면이 실질적으로 동일 평면 내에 있도록 할 수 있다. 일부 실시예에서, 게이트 콘택트(1206)는 게이트 전극(1116) 내로 연장될 수 있다. 일부 실시예에서, 소스/드레인 콘택트(1204)는 소스/드레인 영역의 제3 에피택셜 영역(902) 내로 연장될 수 있다. 일부 실시예에서, 소스/드레인 콘택트(1204)는 제2 에피택셜층(806) 내로 연장될 수 있다. 접촉 저항을 감소시키기 위해 소스/드레인 콘택트(1204)와 소스/드레인 영역의 제3 에피택셜 영역(902) 사이에 실리사이드 영역이 형성될 수 있다. 예컨대, 실리사이드 영역(1202)은 소스/드레인 콘택트(1204)와 제3 에피택셜 영역(902) 사이에 형성될 수 있다. 일부 실시예에서, 실리사이드 영역(1202)은 티타늄 실리사이드 물질로 형성될 수 있다. 실리사이드 영역(1202)은, 제3 에피택셜층(902) 상에 도전성 물질의 층을 퇴적시키고 어닐링 공정을 수행함으로써 형성될 수 있다. 일부 실시예에서, 도전성 물질의 층은, 소스/드레인 콘택트(1204)를 형성하는 도전성 물질일 수 있다. 일부 실시예에서, 도전성 물질의 층은, 제3 에피택셜층(902)과 화학적으로 반응하여 실리사이드 영역(1202)을 형성하는 금속의 박막일 수 있다. 일부 실시예에서, 실리사이드 영역(1202)은 루테늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈룸 실리사이드, 백금 실리사이드, 어븀 실리사이드, 팔라듐 실리사이드, 임의의 적합한 실리사이드 물질, 및/또는 이들의 조합을 포함할 수 있다.
소스/드레인 콘택트(1204) 및 게이트 콘택트(1206) 위에 백엔드오브라인(BEOL, back-end-of-line) 상호연결 구조물이 형성된다. BEOL 상호연결 구조물은, 유전체층(1218) 상에 퇴적되는 유전체층(1222) 내에 형성될 수 있다. 상호연결부는 유전체층(1222) 내에 형성될 수 있다. 일부 실시예에서, 상호연결부는, (예컨대, z축을 따라서) 수직으로 연장되는 비아(1226) 및 (예컨대, x축을 따라서) 측방향으로 연장되는 와이어(1228)를 포함하는 전기 연결부의 네트워크일 수 있다. 상호연결 구조물은 소스/드레인 콘택트(1204) 및 게이트 콘택트(1206)에 대한 전기 연결부를 제공할 수 있다. 일부 실시예에서, 적합한 수동 및 능동 반도체 디바이스가 유전체층(1218 및 1222) 내에 형성될 수 있으며, 간략화를 위해 도시되어 있지 않다.
본 개시에서의 다양한 실시예는, 반도체 디바이스 내에서 보이드가 없는 에피택셜 소스/드레인 구조물을 형성하고 짧은 채널 효과를 방지하기 위한 방법을 설명한다. 예컨대, 소스/드레인 구조물의 형성 시에 다단계 에피택셜 소스/드레인 형성 공정이 사용될 수 있다. 일부 실시예에서, 반도체 디바이스는, 인접한 나노와이어 또는 나노시트 사이에 형성된 스페이서를 갖는 나노와이어 구조물 또는 나노시트 구조물을 구현할 수 있다. 결함을 감소시키고 짧은 채널 효과를 방지하기 위하여, 다단계 에피택셜 소스/드레인 형성 공정은, 나노와이어 또는 나노시트의 단부 부분 주위에 에피택셜 단부 캡을 형성하는 것을 포함할 수 있다. 소스/드레인 구조물의 벌크가 형성될 때까지 에피택셜 단부 캡 및 스페이서 상에 추가적인 에피택셜 물질이 배치된다. 소스/드레인 구조물과 후속적으로 형성되는 소스/드레인 콘택트 사이의 접촉 저항을 감소시키기 위해 추가적인 에피택셜 물질의 상단 표면 상에 에피택셜 캡층이 형성될 수 있다. 본 명세서에서 설명되는 다단계 에피택셜 소스/드레인 구조물은, 디바이스 성능, 신뢰성, 및 수율을 개선시킬 수 있는 다양한 이점을 제공한다.
일부 실시예에서, 반도체 디바이스는 기판 상의 나노구조물들, 및 나노구조물들과 접촉하는 소스/드레인 영역을 포함한다. 소스/드레인 영역은 에피택셜 단부 캡들을 포함하고, 각 에피택셜 단부 캡은 나노구조물들 중의 나노구조물의 단부 부분에 형성된다. 소스/드레인 영역은, 에피택셜 단부 캡들과 접촉하는 에피택셜 바디, 및 에피택셜 바디 상에 형성되는 에피택셜 단부 캡을 더 포함한다. 반도체 디바이스는, 나노구조물들 상에 형성되는 게이트 구조물을 더 포함한다.
일부 실시예에서, 반도체 디바이스는 나노구조물들을 포함하며, 나노구조물들 중의 나노구조물은 비평면형 외측 표면을 갖는다. 반도체 디바이스는, 나노구조물들 중의 각 나노구조물을 둘러싸는 게이트 유전체층, 및 게이트 유전체층 상에 그리고 나노구조물들 위에 배치되는 게이트 전극을 더 포함한다. 반도체 디바이스는, 나노구조물들과 접촉하는 소스/드레인 영역을 더 포함한다. 소스/드레인 영역은 에피택셜 단부 캡들을 포함하며, 에피택셜 단부 캡은 나노구조물들의 단부 부분에 형성되고 제1 도펀트 농도를 갖는다. 소스/드레인 영역은, 에피택셜 단부 캡과 접촉하는 에피택셜 바디를 더 포함하고, 제1 도펀트 농도보다 더 큰 제2 도펀트 농도를 갖는다.
일부 실시예에서, 방법은, 기판 상에 나노구조물들을 형성하는 단계 및 스페이서들을 형성하는 단계를 포함하며, 각 스페이서는 나노구조물들 중의 나노구조물 쌍 사이에 있다. 방법은, 리세스를 형성하기 위해 기판을 에칭하는 단계를 더 포함한다. 방법은, 나노구조물들의 측벽들 및 스페이서들의 측벽들 상에 그리고 리세스 내에 제1 에피택셜층을 퇴적시키는 단계를 더 포함한다. 방법은, 리세스 내에 에피택셜 단부 캡들 및 에피택셜 기저부를 형성하기 위해 제1 에피택셜층을 에칭하는 단계를 더 포함하며, 각 에피택셜 단부 캡은 나노구조물의 측벽 상에 형성되고 에피택셜 기저부는 스페이서와 접촉한다. 방법은, 단부 캡들 및 에피택셜 기저부 상에 제2 에피택셜층을 퇴적시키는 단계를 더 포함한다. 방법은, 제2 에피택셜층을 에칭하고, 에칭된 제2 에피택셜층 상에 제3 에피택셜층을 퇴적시키는 단계를 더 포함한다.
전술한 개시는, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해 그리고/또는 동일한 목적을 수행하기 위해, 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지해야 한다.
<부기>
1. 반도체 디바이스에 있어서,
기판 상의 복수의 나노구조물들;
상기 복수의 나노구조물들과 접촉하는 소스/드레인 영역으로서,
복수의 에피택셜 단부 캡들 - 각 에피택셜 단부 캡은 상기 복수의 나노구조물들 중의 나노구조물의 단부 부분에 형성됨 - ;
상기 복수의 에피택셜 단부 캡들과 접촉하는 에피택셜 바디; 및
상기 에피택셜 바디 상에 형성되는 에피택셜 상단 캡
을 포함하는 상기 소스/드레인 영역; 및
상기 복수의 나노구조물들 상에 형성되는 게이트 구조물
을 포함하는, 반도체 디바이스.
2. 제1항에 있어서, 상기 복수의 에피택셜 단부 캡들의 각 에피택셜 단부 캡은 초승달형(crescent) 단면 형상을 포함하는, 반도체 디바이스.
3. 제1항에 있어서, 상기 복수의 나노구조물들의 각 나노구조물은 비평면형 외측 표면을 포함하고, 상기 복수의 에피택셜 단부 캡들의 각 에피택셜 단부 캡은, 상기 비평면형 외측 표면에 대한 윤곽을 이루는 내측 표면을 포함하는, 반도체 디바이스.
4. 제1항에 있어서, 복수의 내측 스페이서들을 더 포함하며, 상기 복수의 내측 스페이서들 중의 내측 스페이서는 상기 복수의 나노구조물들 중 인접한 나노구조물들 사이에 형성되는, 반도체 디바이스.
5. 제4항에 있어서, 상기 복수의 에피택셜 단부 캡들 중의 에피택셜 단부 캡은 상기 내측 스페이서와 접촉하는, 반도체 디바이스.
6. 제1항에 있어서, 상기 기판의 홈 내에 형성되는 에피택셜 기저부를 더 포함하며, 상기 에피택셜 기저부 및 상기 복수의 에피택셜 단부 캡들은 동일한 물질을 사용하여 형성되는, 반도체 디바이스.
7. 제6항에 있어서, 상기 에피택셜 바디는 제1 게르마늄 원자 농도를 포함하고, 상기 에피택셜 기저부는, 상기 제1 게르마늄 원자 농도보다 더 낮은 제2 게르마늄 원자 농도를 포함하는, 반도체 디바이스.
8. 제1항에 있어서, 상기 에피택셜 바디는 제1 게르마늄 원자 농도를 포함하고, 상기 복수의 에피택셜 단부 캡들은, 상기 제1 게르마늄 원자 농도보다 더 낮은 제2 게르마늄 원자 농도를 포함하는, 반도체 디바이스.
9. 제1항에 있어서, 상기 에피택셜 바디는 제1 게르마늄 원자 농도를 포함하고, 상기 에피택셜 상단 캡은, 상기 제1 게르마늄 원자 농도보다 더 큰 제2 게르마늄 원자 농도를 포함하는, 반도체 디바이스.
10. 제1항에 있어서, 상기 에피택셜 바디는, 상기 에피택셜 바디의 상단 표면으로부터 하단 표면으로 감소되는 비균일한 게르마늄 원자 농도를 포함하는, 반도체 디바이스.
11. 반도체 디바이스에 있어서,
복수의 나노구조물들 - 상기 복수의 나노구조물들 중의 나노구조물은 비평면형 외측 표면을 포함함 - ;
상기 복수의 나노구조물들의 각 나노구조물을 둘러싸는 게이트 유전체층;
상기 게이트 유전체층 상에 그리고 상기 복수의 나노구조물들 상에 배치되는 게이트 전극; 및
상기 복수의 나노구조물들과 접촉하는 소스/드레인 영역으로서,
복수의 에피택셜 단부 캡들 - 에피택셜 단부 캡은 상기 나노구조물의 단부 부분에 형성되고 제1 도펀트 농도를 포함함 - ; 및
상기 에피택셜 단부 캡과 접촉하고, 상기 제1 도펀트 농도보다 더 큰 제2 도펀트 농도를 포함하는 에피택셜 바디
를 포함하는 상기 소스/드레인 영역
을 포함하는, 반도체 디바이스.
12. 제11항에 있어서, 상기 에피택셜 바디 상에 형성되는 에피택셜 상단 캡을 더 포함하며, 상기 에피택셜 상단 캡은, 상기 제2 도펀트 농도보다 더 큰 제3 도펀트 농도를 포함하는, 반도체 디바이스.
13. 제11항에 있어서, 상기 에피택셜 단부 캡은 초승달형 단면 형상을 포함하는, 반도체 디바이스.
14. 제11항에 있어서, 복수의 스페이서들을 더 포함하며, 상기 복수의 스페이서들 중의 스페이서는 상기 에피택셜 단부 캡 및 상기 복수의 나노구조물들 중의 상기 나노구조물과 접촉하는, 반도체 디바이스.
15. 제14항에 있어서, 상기 스페이서는 상기 에피택셜 바디와 접촉하는, 반도체 디바이스.
16. 방법에 있어서,
기판 상에 복수의 나노구조물들을 형성하는 단계;
복수의 스페이서들을 형성하는 단계 - 각 스페이서는 상기 복수의 나노구조물들 중의 나노구조물 쌍 사이에 있음 - ;
리세스를 형성하기 위해 상기 기판을 에칭하는 단계;
상기 복수의 나노구조물들의 측벽들 및 상기 복수의 스페이서들의 측벽들 상에 그리고 상기 리세스 내에 제1 에피택셜층을 퇴적시키는 단계;
상기 리세스 내에 복수의 에피택셜 단부 캡들 및 에피택셜 기저부를 형성하기 위해 상기 제1 에피택셜층을 에칭하는 단계 - 각 에피택셜 단부 캡은 상기 복수의 나노구조물들 중의 나노구조물의 측벽 상에 형성되고 상기 에피택셜 기저부는 상기 복수의 스페이서들 중의 스페이서와 접촉함 - ;
상기 복수의 에피택셜 단부 캡들 및 상기 에피택셜 기저부 상에 제2 에피택셜층을 퇴적시키는 단계;
상기 제2 에피택셜층을 에칭하는 단계; 및
상기 에칭된 제2 에피택셜층 상에 제3 에피택셜층을 퇴적시키는 단계
를 포함하는, 방법.
17. 제16항에 있어서, 상기 제1 에피택셜층을 에칭하는 단계는, 각 에피택셜 단부 캡에 대해 초승달형 단면 형상을 형성하는 단계를 포함하는, 방법.
18. 제16항에 있어서, 상기 제2 에피택셜층을 퇴적시키는 단계는, 상기 제1 에피택셜층의 도펀트 농도보다 더 큰 도펀트 농도로 상기 제2 에피택셜층 내로 도펀트를 주입하는 단계를 포함하는, 방법.
19. 제16항에 있어서,
상기 제3 에피택셜층을 에칭하는 단계;
상기 에칭된 제3 에피택셜층 상에 실리사이드층을 형성하는 단계; 및
상기 실리사이드층 상에 소스/드레인 콘택트를 형성하는 단계
를 더 포함하는, 방법.
20. 제16항에 있어서, 상기 제2 에피택셜층의 도펀트 농도보다 더 큰 도펀트 농도로 상기 제3 에피택셜층 내로 도펀트를 주입하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 상의 복수의 나노구조물들;
    상기 복수의 나노구조물들과 접촉하는 소스/드레인 영역으로서,
    복수의 에피택셜 단부 캡들 - 각 에피택셜 단부 캡은 상기 복수의 나노구조물들 중의 나노구조물의 단부 부분에 형성됨 - ;
    상기 복수의 에피택셜 단부 캡들과 접촉하는 에피택셜 바디; 및
    상기 에피택셜 바디 상에 형성되는 에피택셜 상단 캡
    을 포함하는 상기 소스/드레인 영역; 및
    상기 복수의 나노구조물들 상에 형성되는 게이트 구조물
    을 포함하고, 상기 복수의 나노구조물들의 각 나노구조물은 비평면형 외측 표면을 포함하고, 상기 복수의 에피택셜 단부 캡들의 각 에피택셜 단부 캡은, 상기 비평면형 외측 표면에 대한 윤곽을 이루는 내측 표면을 포함하는, 반도체 디바이스.
  2. 반도체 디바이스에 있어서,
    기판 상의 복수의 나노구조물들;
    상기 복수의 나노구조물들과 접촉하는 소스/드레인 영역으로서,
    복수의 에피택셜 단부 캡들 - 각 에피택셜 단부 캡은 상기 복수의 나노구조물들 중의 나노구조물의 단부 부분에 형성됨 - ;
    상기 복수의 에피택셜 단부 캡들과 접촉하는 에피택셜 바디; 및
    상기 에피택셜 바디 상에 형성되는 에피택셜 상단 캡
    을 포함하는 상기 소스/드레인 영역; 및
    상기 복수의 나노구조물들 상에 형성되는 게이트 구조물
    을 포함하고, 상기 복수의 에피택셜 단부 캡들의 각 에피택셜 단부 캡은 초승달형(crescent) 단면 형상을 포함하는, 반도체 디바이스.
  3. 삭제
  4. 반도체 디바이스에 있어서,
    기판 상의 복수의 나노구조물들;
    상기 복수의 나노구조물들과 접촉하는 소스/드레인 영역으로서,
    복수의 에피택셜 단부 캡들 - 각 에피택셜 단부 캡은 상기 복수의 나노구조물들 중의 나노구조물의 단부 부분에 형성됨 - ;
    상기 복수의 에피택셜 단부 캡들과 접촉하는 에피택셜 바디; 및
    상기 에피택셜 바디 상에 형성되는 에피택셜 상단 캡
    을 포함하는 상기 소스/드레인 영역;
    상기 복수의 나노구조물들 상에 형성되는 게이트 구조물; 및
    복수의 내측 스페이서들을 포함하며, 상기 복수의 내측 스페이서들 중의 내측 스페이서는 상기 복수의 나노구조물들 중 인접한 나노구조물들 사이에 형성되는, 반도체 디바이스.
  5. 제1항에 있어서, 상기 기판의 홈 내에 형성되는 에피택셜 기저부를 더 포함하며, 상기 에피택셜 기저부 및 상기 복수의 에피택셜 단부 캡들은 동일한 물질을 사용하여 형성되는, 반도체 디바이스.
  6. 반도체 디바이스에 있어서,
    기판 상의 복수의 나노구조물들;
    상기 복수의 나노구조물들과 접촉하는 소스/드레인 영역으로서,
    복수의 에피택셜 단부 캡들 - 각 에피택셜 단부 캡은 상기 복수의 나노구조물들 중의 나노구조물의 단부 부분에 형성됨 - ;
    상기 복수의 에피택셜 단부 캡들과 접촉하는 에피택셜 바디; 및
    상기 에피택셜 바디 상에 형성되는 에피택셜 상단 캡
    을 포함하는 상기 소스/드레인 영역; 및
    상기 복수의 나노구조물들 상에 형성되는 게이트 구조물
    을 포함하고, 상기 에피택셜 바디는 제1 게르마늄 원자 농도를 포함하고, 상기 복수의 에피택셜 단부 캡들은, 상기 제1 게르마늄 원자 농도보다 더 낮은 제2 게르마늄 원자 농도를 포함하는, 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    기판 상의 복수의 나노구조물들;
    상기 복수의 나노구조물들과 접촉하는 소스/드레인 영역으로서,
    복수의 에피택셜 단부 캡들 - 각 에피택셜 단부 캡은 상기 복수의 나노구조물들 중의 나노구조물의 단부 부분에 형성됨 - ;
    상기 복수의 에피택셜 단부 캡들과 접촉하는 에피택셜 바디; 및
    상기 에피택셜 바디 상에 형성되는 에피택셜 상단 캡
    을 포함하는 상기 소스/드레인 영역; 및
    상기 복수의 나노구조물들 상에 형성되는 게이트 구조물
    을 포함하고, 상기 에피택셜 바디는 제1 게르마늄 원자 농도를 포함하고, 상기 에피택셜 상단 캡은, 상기 제1 게르마늄 원자 농도보다 더 큰 제2 게르마늄 원자 농도를 포함하는, 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    기판 상의 복수의 나노구조물들;
    상기 복수의 나노구조물들과 접촉하는 소스/드레인 영역으로서,
    복수의 에피택셜 단부 캡들 - 각 에피택셜 단부 캡은 상기 복수의 나노구조물들 중의 나노구조물의 단부 부분에 형성됨 - ;
    상기 복수의 에피택셜 단부 캡들과 접촉하는 에피택셜 바디; 및
    상기 에피택셜 바디 상에 형성되는 에피택셜 상단 캡
    을 포함하는 상기 소스/드레인 영역; 및
    상기 복수의 나노구조물들 상에 형성되는 게이트 구조물
    을 포함하고, 상기 에피택셜 바디는, 상기 에피택셜 바디의 상단 표면으로부터 하단 표면으로 감소되는 비균일한 게르마늄 원자 농도를 포함하는, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    복수의 나노구조물들 - 상기 복수의 나노구조물들 중의 나노구조물은 비평면형 외측 표면을 포함함 - ;
    상기 복수의 나노구조물들의 각 나노구조물을 둘러싸는 게이트 유전체층;
    상기 게이트 유전체층 상에 그리고 상기 복수의 나노구조물들 상에 배치되는 게이트 전극; 및
    상기 복수의 나노구조물들과 접촉하는 소스/드레인 영역으로서,
    복수의 에피택셜 단부 캡들 - 에피택셜 단부 캡은 상기 나노구조물의 단부 부분에 형성되고 제1 도펀트 농도를 포함함 - ; 및
    상기 에피택셜 단부 캡과 접촉하고, 상기 제1 도펀트 농도보다 더 큰 제2 도펀트 농도를 포함하는 에피택셜 바디
    를 포함하는 상기 소스/드레인 영역
    을 포함하고, 상기 복수의 나노구조물들의 각 나노구조물은 비평면형 외측 표면을 포함하고, 상기 복수의 에피택셜 단부 캡들의 각 에피택셜 단부 캡은, 상기 비평면형 외측 표면에 대한 윤곽을 이루는 내측 표면을 포함하는, 반도체 디바이스.
  10. 방법에 있어서,
    기판 상에 복수의 나노구조물들을 형성하는 단계;
    복수의 스페이서들을 형성하는 단계 - 각 스페이서는 상기 복수의 나노구조물들 중의 나노구조물 쌍 사이에 있음 - ;
    리세스를 형성하기 위해 상기 기판을 에칭하는 단계;
    상기 복수의 나노구조물들의 측벽들 및 상기 복수의 스페이서들의 측벽들 상에 그리고 상기 리세스 내에 제1 에피택셜층을 퇴적시키는 단계;
    상기 리세스 내에 복수의 에피택셜 단부 캡들 및 에피택셜 기저부를 형성하기 위해 상기 제1 에피택셜층을 에칭하는 단계 - 각 에피택셜 단부 캡은 상기 복수의 나노구조물들 중의 나노구조물의 측벽 상에 형성되고 상기 에피택셜 기저부는 상기 복수의 스페이서들 중의 스페이서와 접촉함 - ;
    상기 복수의 에피택셜 단부 캡들 및 상기 에피택셜 기저부 상에 제2 에피택셜층을 퇴적시키는 단계;
    상기 제2 에피택셜층을 에칭하는 단계; 및
    상기 에칭된 제2 에피택셜층 상에 제3 에피택셜층을 퇴적시키는 단계
    를 포함하는, 방법.
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