KR102511735B1 - Field effect transistor and preparing method of the same - Google Patents

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Abstract

본원은 기판; 상기 기판 상에 형성된 채널층; 및 상기 채널층 상에 이격되어 배치된 소스 전극 및 드레인 전극; 을 포함하며, 상기 채널층은 금속 나노와이어층 상에 금속박막이 배치된 이종 접합 구조를 가지는 것인, 전계 효과 트랜지스터에 관한 것이다.The present application is a substrate; a channel layer formed on the substrate; and a source electrode and a drain electrode spaced apart from each other on the channel layer. Including, the channel layer relates to a field effect transistor having a heterojunction structure in which a metal thin film is disposed on a metal nanowire layer.

Description

전계 효과 트랜지스터 및 이의 제조 방법 {FIELD EFFECT TRANSISTOR AND PREPARING METHOD OF THE SAME}Field effect transistor and its manufacturing method {FIELD EFFECT TRANSISTOR AND PREPARING METHOD OF THE SAME}

본원은 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것이다.The present application relates to a field effect transistor and a method of making the same.

전계 효과 트랜지스터는 일반적으로 기판 상의 반도체 재료에 소스 전극, 드레인 전극, 및 이들 전극과 절연체층을 통해서 게이트 전극 등을 설치한 구조를 가지고 있으며, 논리 회로 소자로서 집적 회로에 사용될 뿐만 아니라, 스위칭 소자 등에도 폭넓게 이용되고 있다.A field effect transistor generally has a structure in which a source electrode, a drain electrode, and a gate electrode are provided through a semiconductor material on a substrate through these electrodes and an insulator layer, and is used as a logic circuit element in integrated circuits, as well as in switching elements are also widely used.

종래의 전계 효과 트랜지스터는 극저온 환경에서 텔루륨을 열기상증착법 또는 열증착법을 통해 텔루륨 박막을 형성하여 p-type 텔루륨 박막 트랜지스터의 전기적 특성을 보였고, 텔루륨 박막의 두께에 따른 전하 이동도와 On/Off 전류비를 보여주었다. 이는 차세대 디스플레이에 사용되는 투명한 유연 소자를 제조할 수 있다는 장점이 있어 전도유망한 텔루륨의 증착 방법이 될 수 있다.Conventional field effect transistors show the electrical characteristics of p-type tellurium thin film transistors by forming tellurium thin films through thermal vapor deposition or thermal evaporation of tellurium in a cryogenic environment, and the charge mobility and On /Off Shows the current ratio. This has the advantage of being able to manufacture transparent flexible devices used in next-generation displays, so it can be a promising deposition method for tellurium.

그러나, p-type 텔루륨 박막 형성은 극저온 환경에서 가능하기 때문에 공정 환경 조성에 많은 비용이 사용되고, 반도체 제작에서 여러 공정을 진행하면서 제약이 따를 수 있다. 또한, 극저온 열증착법으로 제조된 텔루륨 박막의 두께가 10 nm 이상일 경우 금속성을 띄어 나노 단위공정 측면에서 증착 재현성 및 트랜지스터의 전기적 특성이 균일하지 못하다는 문제가 존재한다.However, since p-type tellurium thin film formation is possible in a cryogenic environment, a lot of cost is used to create a process environment, and restrictions may follow while performing various processes in semiconductor manufacturing. In addition, when the thickness of the tellurium thin film manufactured by the cryogenic thermal evaporation method is 10 nm or more, there is a problem that the deposition reproducibility and the electrical characteristics of the transistor are not uniform in terms of nano unit process due to metallicity.

따라서, 간단한 공정으로 텔루륨 박막의 증착을 용이하게 하고, 박막의 두께에 관계없이 항상 반도체의 성질을 가지도록 하는 채널층의 개발이 요구된다.Therefore, it is required to develop a channel layer that facilitates the deposition of a tellurium thin film through a simple process and always has semiconductor properties regardless of the thickness of the thin film.

대한민국 등록특허 제10-2210992호는 전계 효과형 트랜지스터, 표시 소자, 화상 표시 장치, 및 시스템에 관한 특허이다. 상기 특허에서는 산화물 반도체 활성층을 도입하여 이동도가 높고 오프 전류가 낮은 전계 효과형 트랜지스터에 대해서 개시하고 있으나, 금속 나노와이어 및 금속 박막의 이종접합 구조를가지는 채널층에 대해서는 언급하고 있지 않다.Korean Patent Registration No. 10-2210992 is a patent for a field effect transistor, a display element, an image display device, and a system. The above patent discloses a field effect transistor having high mobility and low off-state current by introducing an oxide semiconductor active layer, but does not mention a channel layer having a heterojunction structure of metal nanowires and metal thin films.

본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 금속 나노와이어층 및 금속박막의 이종접합 구조를 가지는 채널층을 도입하여 전기적 특성이 향상된 전계 효과 트랜지스터를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a field effect transistor having improved electrical characteristics by introducing a channel layer having a heterojunction structure of a metal nanowire layer and a metal thin film to solve the problems of the prior art.

또한, 상기 전계 효과 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.Another object is to provide a manufacturing method of the field effect transistor.

또한, 상기 전계 효과 트랜지스터를 포함하는 디스플레이를 제공하는 것을 목적으로 한다.Another object is to provide a display including the field effect transistor.

다만, 본원의 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.However, the technical problem to be achieved by the embodiments of the present application is not limited to the technical problems described above, and other technical problems may exist.

상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제 1 측면은 기판; 상기 기판 상에 형성된 절연층; 상기 기판 상에 형성된 채널층; 및 상기 절연층 및 상기 채널층 상에 이격되어 배치된 소스 전극 및 드레인 전극; 을 포함하며, 상기 채널층은 금속 나노와이어층 상에 금속 박막이 배치된 이종 접합 구조를 가지는 것인, 전계 효과 트랜지스터를 제공한다.As a technical means for achieving the above technical problem, the first aspect of the present application is a substrate; an insulating layer formed on the substrate; a channel layer formed on the substrate; and a source electrode and a drain electrode spaced apart from each other on the insulating layer and the channel layer. It provides a field effect transistor, wherein the channel layer has a heterojunction structure in which a metal thin film is disposed on a metal nanowire layer.

본원의 일 구현예에 따르면, 상기 금속 나노와이어층 및 상기 금속 박막의 금속은 동일한 종류의 금속인 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the metal of the metal nanowire layer and the metal thin film may be the same type of metal, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 금속은 텔루륨(Te), 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb) 및 이들의 조합들로 이루어진 군에서 선택되는 금속을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the metal is tellurium (Te), aluminum (Al), gallium (Ga), hafnium (Hf), zirconium (Zr), lithium (Li), potassium (K), titanium (Ti ), germanium (Ge), niobium (Nb), and a metal selected from the group consisting of combinations thereof, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 금속 나노와이어층은 10 nm 내지 50 nm 의 두께를 가지는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the metal nanowire layer may have a thickness of 10 nm to 50 nm, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 금속 박막은 4 nm 내지 10 nm 의 두께를 가지는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the metal thin film may have a thickness of 4 nm to 10 nm, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 기판은 Si, Au, Ti, Al, Pb, Ag, Hf, Ta, Cu, Sn, Pd, IZO(Indium Zinc Oxide), ITO(Indium Tin Oxide), 및 이들의 조합들로 이루어진 군에서 선택되는 기판을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the substrate is Si, Au, Ti, Al, Pb, Ag, Hf, Ta, Cu, Sn, Pd, IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), and It may include a substrate selected from the group consisting of combinations, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 절연층은 SiO2, Al2O3, ZrO2, Si3N4, SiC, AlN, Fe2O3, ZnO, BN, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the insulating layer is from the group consisting of SiO 2 , Al 2 O 3 , ZrO 2 , Si 3 N 4 , SiC, AlN, Fe 2 O 3 , ZnO, BN, and combinations thereof It may include a selected one, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 소스 전극 및 드레인 전극은 각각 독립적으로 Au, Ti, Al, Pb, Ag, Hf, Ta, Cu, Sn, Pd, IZO(Indium Zinc Oxide), ITO(Indium Tin Oxide) 및 이들의 조합들로 이루어진 군에서 선택된 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the source electrode and the drain electrode are each independently made of Au, Ti, Al, Pb, Ag, Hf, Ta, Cu, Sn, Pd, IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide) ) And may include those selected from the group consisting of combinations thereof, but is not limited thereto.

또한, 본원의 제 2 측면은 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 금속 나노와이어층을 형성하는 단계; 상기 금속 나노와이어층 상에 금속 박막을 형성하는 단계; 및 상기 절연층 및 상기 금속 박막 상에 소스 전극 및 드레인 전극을 각각 형성하는 단계; 를 포함하는, 전계 효과 트랜지스터의 제조 방법을 제공한다.In addition, the second aspect of the present application is to form an insulating layer on the substrate; forming a metal nanowire layer on the insulating layer; forming a metal thin film on the metal nanowire layer; and forming a source electrode and a drain electrode on the insulating layer and the metal thin film, respectively; Including, it provides a method for manufacturing a field effect transistor.

본원의 일 구현예에 따르면, 상기 금속 나노와이어층을 형성하는 단계는, 금속 나노와이어를 포함하는 용액을 상기 기판 상에 코팅하여 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the forming of the metal nanowire layer may be performed by coating a solution containing metal nanowires on the substrate, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 금속 나노와이어는 수열합성법으로 합성된 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the metal nanowire may be synthesized by hydrothermal synthesis, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 코팅은 닥터 블레이드, 스핀코팅, 슬릿 코팅, 바 코팅, 딥 코팅, Langmuir-Blodgett 방법, Layer-by-Layer 방법, 스크린 프린트, 스프레이 방법 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the coating is composed of doctor blade, spin coating, slit coating, bar coating, dip coating, Langmuir-Blodgett method, Layer-by-Layer method, screen printing, spray method, and combinations thereof. It may be performed by a method selected from the group, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 금속 박막을 형성하는 단계는 스퍼터링을 통해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the forming of the metal thin film may be performed through sputtering, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 금속 박막을 형성하는 단계는 상온에서 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the forming of the metal thin film may be performed at room temperature, but is not limited thereto.

또한, 본원의 제 3 측면은 본원의 제 1 측면에 따른 전계 효과 트랜지스터를 포함하는 디스플레이를 제공한다.A third aspect of the present application also provides a display comprising a field effect transistor according to the first aspect of the present application.

상술한 과제 해결 수단은 단지 예시적인 것으로서, 본원을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 추가적인 실시예가 존재할 수 있다.The above-described problem solving means are merely exemplary and should not be construed as intended to limit the present disclosure. In addition to the exemplary embodiments described above, additional embodiments may exist in the drawings and detailed description of the invention.

종래의 전계 효과 트랜지스터는 극저온 환경에서 텔루륨을 열기상증착법 또는 열증착법을 통해 텔루륨 박막을 형성하여 제조하였으나, 이러한 방법은 극저온 환경의 공정으로 인해 공정 환경 조성에 많은 비용이 사용되고, 반도체 제작에서 여러 공정을 진행하면서 제약이 따를 수 있는 문제가 존재하였다. 또한, 극저온 열증착법으로 제조된 텔루륨 박막의 두께가 10 nm 이상일 경우, 금속성을 띄어 나노 단위공정 측면에서 증착 재현성 및 트랜지스터의 전기적 특성이 균일하지 못하다는 문제가 존재하였다.Conventional field effect transistors are manufactured by forming tellurium thin films through thermal vapor deposition or thermal evaporation of tellurium in a cryogenic environment. There was a problem that may follow restrictions while proceeding with various processes. In addition, when the thickness of the tellurium thin film manufactured by the cryogenic thermal evaporation method is 10 nm or more, there is a problem that deposition reproducibility and electrical characteristics of the transistor are not uniform in terms of nano unit process due to metallicity.

그러나, 본원에 따른 전계 효과 트랜지스터는 스퍼터링 및 닥터 블레이드 코팅 공정을 이용하여 금속 나노와이어 및 금속박막 순으로 증착된 이종접합 구조를 가지는 채널층을 포함하는 전계 효과 트랜지스터이며, 이는 종래의 방법과는 달리 상온에서 간단한 공정을 통하여 용이하게 제조할 수 있는 방법이고, 이에 따라 제조 공정의 비용이 절감될 수 있다.However, the field effect transistor according to the present invention is a field effect transistor including a channel layer having a heterojunction structure deposited in the order of metal nanowires and a metal thin film using sputtering and doctor blade coating processes, which is different from conventional methods. It is a method that can be easily manufactured through a simple process at room temperature, and thus the cost of the manufacturing process can be reduced.

또한, 상온에서의 증착은 제조 과정에서 온도를 조절할 필요가 없어 제조가 용이하고, 온도 조절에 필요한 비용을 줄일 수 있으며, 용액 기반 물질과 같이 온도에 민감한 물질을 자유로이 사용할 수 있도록 하여 물질과 용액의 호환성을 높일 수 있다.In addition, since deposition at room temperature does not require temperature control during the manufacturing process, manufacturing is easy, the cost required for temperature control can be reduced, and temperature-sensitive materials such as solution-based materials can be used freely, so that the compatibility can be improved.

또한, 본원에 따른 전계 효과 트랜지스터는 금속 나노와이어 및 금속박막의 이종 접합 구조로 채널층을 구성함으로써, 채널층의 두께에 관계없이 항상 반도체의 성질을 가지도록 구현할 수 있으며, 이로 인해 균일한 전기적 특성을 가지고, 향상된 ON/OFF 전류비를 가질 수 있다. 따라서, 종래의 전계 효과 트랜지스터보다 향상된 전기적 특성을 가질 수 있다. In addition, the field effect transistor according to the present invention can be implemented to always have semiconductor properties regardless of the thickness of the channel layer by configuring the channel layer with a heterojunction structure of metal nanowires and a metal thin film, thereby uniform electrical characteristics. With, it is possible to have an improved ON/OFF current ratio. Therefore, it can have improved electrical characteristics than conventional field effect transistors.

또한, 금속 나노와이어 및 금속박막에 같은 종류의 금속을 사용하여 패시베이션이 가능하여 물질간의 호환성 여부 및 접촉 시 문제가 발생하지 않을 수 있다.In addition, since passivation can be performed by using the same type of metal for the metal nanowire and the metal thin film, problems may not occur in terms of compatibility and contact between materials.

다만, 본원에서 얻을 수 있는 효과는 상기된 바와 같은 효과들로 한정되지 않으며, 또 다른 효과들이 존재할 수 있다.However, the effects obtainable herein are not limited to the effects described above, and other effects may exist.

도 1 은 본원의 일 구현예에 따른 전계 효과 트랜지스터의 모식도이다.
도 2 는 본원의 일 구현예에 따른 전계 효과 트랜지스터의 제조 방법의 순서도이다.
도 3 은 본원의 일 실험예에 따른 전계 효과 트랜지스터의 Transfer curve 이다.1 is a schematic diagram of a field effect transistor according to an embodiment of the present application.
2 is a flowchart of a method of manufacturing a field effect transistor according to an embodiment of the present disclosure.
3 is a transfer curve of a field effect transistor according to an experimental example of the present application.

아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. Hereinafter, embodiments of the present application will be described in detail so that those skilled in the art can easily practice with reference to the accompanying drawings.

그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.However, the present disclosure may be implemented in many different forms and is not limited to the embodiments described herein. And in order to clearly describe the present application in the drawings, parts irrelevant to the description are omitted, and similar reference numerals are attached to similar parts throughout the specification.

본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.Throughout this specification, when a part is said to be "connected" to another part, this includes not only the case of being "directly connected" but also the case of being "electrically connected" with another element in between. do.

본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.Throughout the present specification, when a member is referred to as being “on,” “above,” “on top of,” “below,” “below,” or “below” another member, this means that a member is located in relation to another member. This includes not only the case of contact but also the case of another member between the two members.

본원 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.Throughout the present specification, when a certain component is said to "include", it means that it may further include other components without excluding other components unless otherwise stated.

본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 또한, 본원 명세서 전체에서, "~ 하는 단계" 또는 "~의 단계"는 "~를 위한 단계"를 의미하지 않는다. As used herein, the terms "about," "substantially," and the like are used at or approximating that number when manufacturing and material tolerances inherent in the stated meaning are given, and are intended to assist in the understanding of this disclosure. Accurate or absolute figures are used to prevent undue exploitation by unscrupulous infringers of the stated disclosure. In addition, throughout the present specification, “steps of” or “steps of” do not mean “steps for”.

본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.Throughout the present specification, the term "combination thereof" included in the expression of the Markush form means one or more mixtures or combinations selected from the group consisting of the components described in the expression of the Markush form, and the components It means including one or more selected from the group consisting of.

본원 명세서 전체에서, "A 및/또는 B" 의 기재는, "A 또는 B, 또는, A 및 B" 를 의미한다.Throughout this specification, reference to "A and/or B" means "A or B, or A and B".

이하에서는 본원의 전계 효과 트랜지스터 및 이의 제조 방법에 대하여, 구현예 및 실시예와 도면을 참조하여 구체적으로 설명하도록 한다. 그러나 본원이 이러한 구현예 및 실시예와 도면에 제한되는 것은 아니다.Hereinafter, the field effect transistor and its manufacturing method of the present invention will be described in detail with reference to embodiments and examples and drawings. However, the present application is not limited to these embodiments and examples and drawings.

상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제 1 측면은 기판; 상기 기판 상에 형성된 절연층; 상기 기판 상에 형성된 채널층; 및 상기 절연층 및 상기 채널층 상에 이격되어 배치된 소스 전극 및 드레인 전극; 을 포함하며, 상기 채널층은 금속 나노와이어층 상에 금속 박막이 배치된 이종 접합 구조를 가지는 것인, 전계 효과 트랜지스터를 제공한다.As a technical means for achieving the above technical problem, the first aspect of the present application is a substrate; an insulating layer formed on the substrate; a channel layer formed on the substrate; and a source electrode and a drain electrode spaced apart from each other on the insulating layer and the channel layer. It provides a field effect transistor, wherein the channel layer has a heterojunction structure in which a metal thin film is disposed on a metal nanowire layer.

종래의 전계 효과 트랜지스터는 극저온 환경에서 텔루륨을 열기상증착법 또는 열증착법을 통해 텔루륨 박막을 형성하여 제조하였으나, 이러한 방법은 극저온 환경의 공정으로 인해 공정 환경 조성에 많은 비용이 사용되고, 반도체 제작에서 여러 공정을 진행하면서 제약이 따를 수 있는 문제가 존재하였다. 또한, 극저온 열증착법으로 제조된 텔루륨 박막의 두께가 10 nm 이상일 경우, 금속성을 띄어 나노 단위공정 측면에서 증착 재현성 및 트랜지스터의 전기적 특성이 균일하지 못하다는 문제가 존재하였다.Conventional field effect transistors are manufactured by forming tellurium thin films through thermal vapor deposition or thermal evaporation of tellurium in a cryogenic environment. There was a problem that may follow restrictions while proceeding with various processes. In addition, when the thickness of the tellurium thin film manufactured by the cryogenic thermal evaporation method is 10 nm or more, there is a problem that deposition reproducibility and electrical characteristics of the transistor are not uniform in terms of nano unit process due to metallicity.

그러나, 본원에 따른 전계 효과 트랜지스터는 스퍼터링 및 닥터 블레이드 코팅 공정을 이용하여 금속 나노와이어 및 금속박막 순으로 증착된 이종접합 구조를 가지는 채널층을 포함하는 전계 효과 트랜지스터이며, 이는 종래의 방법과는 달리 상온에서 간단한 공정을 통하여 용이하게 제조할 수 있는 방법이고, 이에 따라 제조 공정의 비용이 절감될 수 있다.However, the field effect transistor according to the present invention is a field effect transistor including a channel layer having a heterojunction structure deposited in the order of metal nanowires and a metal thin film using sputtering and doctor blade coating processes, which is different from conventional methods. It is a method that can be easily manufactured through a simple process at room temperature, and thus the cost of the manufacturing process can be reduced.

또한, 상온에서의 증착은 제조 과정에서 온도를 조절할 필요가 없어 제조가 용이하고, 온도 조절에 필요한 비용을 줄일 수 있으며, 용액 기반 물질과 같이 온도에 민감한 물질을 자유로이 사용할 수 있도록 하여 물질과 용액의 호환성을 높일 수 있다.In addition, since deposition at room temperature does not require temperature control during the manufacturing process, manufacturing is easy, the cost required for temperature control can be reduced, and temperature-sensitive materials such as solution-based materials can be used freely, so that the compatibility can be improved.

또한, 금속 나노와이어 및 금속박막의 이종접합 구조로 채널층을 구성함으로써, 채널층의 두께에 관계없이 항상 반도체의 성질을 가지게되어 균일한 전기적 특성을 가지고, 이로 인해 향상된 ON/OFF 전류비를 가질 수 있다. 따라서, 종래의 전계 효과 트랜지스터보다 향상된 전기적 특성을 가지는 전계 효과 트랜지스터를 제공할 수 있다.In addition, by configuring the channel layer with a heterojunction structure of metal nanowires and metal thin films, regardless of the thickness of the channel layer, it always has semiconductor properties and has uniform electrical characteristics, thereby having an improved ON/OFF current ratio. can Accordingly, it is possible to provide a field effect transistor having improved electrical characteristics compared to conventional field effect transistors.

도 1 은 본원의 일 구현예에 따른 전계 효과 트랜지스터의 모식도이다.1 is a schematic diagram of a field effect transistor according to an embodiment of the present application.

본원의 일 구현예에 따르면, 상기 금속 나노와이어층(310) 및 상기 금속 박막(320)의 금속은 동일한 종류의 금속인 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the metal of the metal nanowire layer 310 and the metal thin film 320 may be the same type of metal, but is not limited thereto.

상기 금속 나노와이어층(310) 및 상기 금속 박막(320)을 같은 종류의 금속을 사용하여 구성함으로써, 패시베이션이 가능하여 물질간의 호환성 여부 및 접촉 시 문제가 발생하지 않을 수 있다.By configuring the metal nanowire layer 310 and the metal thin film 320 using the same type of metal, passivation is possible, and problems may not occur in terms of compatibility and contact between materials.

본원의 일 구현예에 따르면, 상기 금속은 텔루륨(Te), 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb) 및 이들의 조합들로 이루어진 군에서 선택되는 금속을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the metal is tellurium (Te), aluminum (Al), gallium (Ga), hafnium (Hf), zirconium (Zr), lithium (Li), potassium (K), titanium (Ti ), germanium (Ge), niobium (Nb), and a metal selected from the group consisting of combinations thereof, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 금속 나노와이어층(310)은 10 nm 내지 50 nm 의 두께를 가지는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the metal nanowire layer 310 may have a thickness of 10 nm to 50 nm, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 금속 박막(320)은 4 nm 내지 10 nm 의 두께를 가지는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the metal thin film 320 may have a thickness of 4 nm to 10 nm, but is not limited thereto.

종래의 전계 효과 트랜지스터는 텔루륨 금속 박막의 두께가 10 nm 이상일 경우, 금속성을 띄어 나노 단위공정 측면에서 증착 재현성 및 트랜지스터의 전기적 특성이 균일하지 못하다는 문제가 존재하였다.Conventional field effect transistors exhibit metallic properties when the tellurium metal thin film has a thickness of 10 nm or more, and thus, there is a problem in that deposition reproducibility and electrical characteristics of the transistor are not uniform in terms of nano unit process.

그러나, 본원에 따른 전계 효과 트랜지스터는 금속 나노와이어층(310) 및 금속 박막(320)의 이종접합 구조를 가지는 채널층(300)을 사용함으로써, 두께에 상관없이 항상 반도체 특성을 가지도록 구현할 수 있다.However, the field effect transistor according to the present disclosure can be implemented to always have semiconductor characteristics regardless of thickness by using the channel layer 300 having a heterojunction structure of a metal nanowire layer 310 and a metal thin film 320. .

본원의 일 구현예에 따르면, 상기 기판(100)은 Si, Au, Ti, Al, Pb, Ag, Hf, Ta, Cu, Sn, Pd, IZO(Indium Zinc Oxide), ITO(Indium Tin Oxide), 및 이들의 조합들로 이루어진 군에서 선택되는 기판을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the substrate 100 is Si, Au, Ti, Al, Pb, Ag, Hf, Ta, Cu, Sn, Pd, IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), And it may include a substrate selected from the group consisting of combinations thereof, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 절연층(200)은 SiO2, Al2O3, ZrO2, Si3N4, SiC, AlN, Fe2O3, ZnO, BN, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the insulating layer 200 is SiO 2 , Al 2 O 3 , ZrO 2 , Si 3 N 4 , SiC, AlN, Fe 2 O 3 , ZnO, BN, and combinations thereof It may include those selected from the group consisting of, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 소스 전극(500) 및 드레인 전극(500)은 각각 독립적으로 Au, Ti, Al, Pb, Ag, Hf, Ta, Cu, Sn, Pd, IZO(Indium Zinc Oxide), ITO(Indium Tin Oxide) 및 이들의 조합들로 이루어진 군에서 선택된 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the source electrode 500 and the drain electrode 500 are each independently Au, Ti, Al, Pb, Ag, Hf, Ta, Cu, Sn, Pd, IZO (Indium Zinc Oxide) , ITO (Indium Tin Oxide), and may include one selected from the group consisting of combinations thereof, but is not limited thereto.

또한, 본원의 제 2 측면은 기판(100) 상에 절연층(200)을 형성하는 단계; 상기 절연층(200) 상에 금속 나노와이어층(310)을 형성하는 단계; 상기 금속 나노와이어층(310) 상에 금속 박막(320)을 형성하는 단계; 및 상기 절연층(200) 및 상기 금속 박막(320) 상에 소스 전극(500) 및 드레인 전극(500)을 각각 형성하는 단계; 를 포함하는, 전계 효과 트랜지스터의 제조 방법을 제공한다.In addition, the second aspect of the present application is to form an insulating layer 200 on the substrate 100; forming a metal nanowire layer 310 on the insulating layer 200; forming a metal thin film 320 on the metal nanowire layer 310; and forming a source electrode 500 and a drain electrode 500 on the insulating layer 200 and the metal thin film 320, respectively; Including, it provides a method for manufacturing a field effect transistor.

본원의 제 2 측면에 따른 전계 효과 트랜지스터의 제조 방법에 대하여, 본원의 제 1 측면과 중복되는 부분들에 대해서는 상세한 설명을 생략하였으나, 그 설명이 생략되었더라도 본원의 제 1 측면에 기재된 내용은 본원의 제 2 측면에 동일하게 적용될 수 있다.With respect to the manufacturing method of the field effect transistor according to the second aspect of the present application, detailed descriptions of parts overlapping with the first aspect of the present application have been omitted, but even if the description is omitted, the contents described in the first aspect of the present application The same can be applied to the second aspect.

이하, 도 2 를 참조하여, 본원의 전계 효과 트랜지스터의 제조 방법에 대해 설명한다.Hereinafter, with reference to FIG. 2, the manufacturing method of the field effect transistor of this application is demonstrated.

도 2 는 본원의 일 구현예에 따른 전계 효과 트랜지스터의 제조 방법의 순서도이다.2 is a flowchart of a method of manufacturing a field effect transistor according to an embodiment of the present disclosure.

먼저, 기판(100) 상에 절연층(200)을 형성한다 (S100).First, an insulating layer 200 is formed on the substrate 100 (S100).

이어서, 절연층(200) 상에 금속 나노와이어층(310)을 형성한다 (S200).Subsequently, a metal nanowire layer 310 is formed on the insulating layer 200 (S200).

본원의 일 구현예에 따르면, 상기 금속 나노와이어층(310)을 형성하는 단계는, 금속 나노와이어를 포함하는 용액을 상기 기판 상에 코팅하여 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the forming of the metal nanowire layer 310 may be performed by coating a solution containing metal nanowires on the substrate, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 금속 나노와이어는 수열합성법으로 합성된 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the metal nanowire may be synthesized by hydrothermal synthesis, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 코팅은 닥터 블레이드, 스핀코팅, 슬릿 코팅, 바 코팅, 딥 코팅, Langmuir-Blodgett 방법, Layer-by-Layer 방법, 스크린 프린트, 스프레이 방법 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the coating is composed of doctor blade, spin coating, slit coating, bar coating, dip coating, Langmuir-Blodgett method, Layer-by-Layer method, screen printing, spray method, and combinations thereof. It may be performed by a method selected from the group, but is not limited thereto.

이어서, 금속 나노와이어층(310) 상에 금속 박막(320)을 형성한다 (S300).Subsequently, a metal thin film 320 is formed on the metal nanowire layer 310 (S300).

본원의 일 구현예에 따르면, 상기 금속 박막(320)을 형성하는 단계는 스퍼터링을 통해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the forming of the metal thin film 320 may be performed through sputtering, but is not limited thereto.

본원의 일 구현예에 따르면, 상기 금속 박막(320)을 형성하는 단계는 상온에서 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the forming of the metal thin film 320 may be performed at room temperature, but is not limited thereto.

금속 나노와이어층(310) 및 상기 금속 박막(320)의 금속은 같은 종류의 금속일 수 있으며, 같은 종류의 금속을 사용하는 것에 의해서 패시베이션이 가능하여 물질간의 호환성 여부 및 접촉 시 문제가 발생하지 않을 수 있다.The metal of the metal nanowire layer 310 and the metal thin film 320 may be the same type of metal, and passivation is possible by using the same type of metal, so that compatibility between materials and problems in contact do not occur. can

또한, 상온에서의 증착은 제조 과정에서 온도를 조절할 필요가 없어 제조가 용이하고, 온도 조절에 필요한 비용을 줄일 수 있으며, 용액 기반 물질과 같이 온도에 민감한 물질을 자유로이 사용할 수 있도록 하여 물질과 용액의 호환성을 높일 수 있다.In addition, since deposition at room temperature does not require temperature control during the manufacturing process, manufacturing is easy, the cost required for temperature control can be reduced, and temperature-sensitive materials such as solution-based materials can be used freely, so that the compatibility can be improved.

마지막으로, 절연층(200) 및 금속 박막(320) 상에 소스 전극(500) 및 드레인 전극(500)을 각각 형성한다 (S400).Finally, a source electrode 500 and a drain electrode 500 are formed on the insulating layer 200 and the metal thin film 320 (S400).

또한, 본원의 제 3 측면은 본원의 제 1 측면에 따른 전계 효과 트랜지스터를 포함하는 디스플레이를 제공한다.A third aspect of the present application also provides a display comprising a field effect transistor according to the first aspect of the present application.

본원의 제 3 측면에 따른 디스플레이에 대하여, 본원의 제 1 측면과 중복되는 부분들에 대해서는 상세한 설명을 생략하였으나, 그 설명이 생략되었더라도 본원의 제 1 측면에 기재된 내용은 본원의 제 3 측면에 동일하게 적용될 수 있다.With respect to the display according to the third aspect of the present application, detailed descriptions of portions overlapping with those of the first aspect of the present application have been omitted, but even if the description is omitted, the contents described in the first aspect of the present application are the same as those of the third aspect of the present application. can be applied

이하 실시예를 통하여 본 발명을 더욱 상세하게 설명하고자 하나, 하기의 실시예는 단지 설명의 목적을 위한 것이며 본원의 범위를 한정하고자 하는 것은 아니다.The present invention will be described in more detail through the following examples, but the following examples are for illustrative purposes only and are not intended to limit the scope of the present application.

[실시예] 전계 효과 트랜지스터의 제조[Example] Manufacturing of field effect transistor

먼저, Si 기판 상에 절연층으로서 SiO2를 형성하고(SiO2/Si), IPA(isopropyl alcohol), DI water 순으로 각각 5 분간 초음파를 이용하여 세척(Sonication)을 진행한다. 표면 이물질을 제거하기 위해서 CCP(Capacitive Coupling Plasma)방법을 사용한다.First, SiO 2 as an insulating layer on a Si substrate Formation (SiO 2 /Si), IPA (isopropyl alcohol), and DI water, respectively, proceed with sonication using ultrasonic waves for 5 minutes. To remove surface foreign matter, CCP (Capacitive Coupling Plasma) method is used.

이어서, 텔루륨 나노와이어를 PVP(Polyvinylpyrrolidone)와 함께 수열합성법(hydrothermal method)으로 합성 시키고, 합성된 텔루륨 나노와이어 용액에 하이드라진 용액과 암모니아 수용액을 첨가하여 혼합용액을 제조한다. 상기 혼합용액을 테플론을 이용하여 단단히 밀봉시킨 후 160℃에서 4 시간 동안 가열시키고 급냉시킨다. 아세톤을 첨가하여 침전물로 만들어 걸러낸 후 DI water와 에탄올로 세척한다. 남아있는 텔루륨 조각을 제거하기 위해 에탄올에 분산 시킨 후 원심분리기로 분리해낸다.Subsequently, a tellurium nanowire is synthesized with PVP (Polyvinylpyrrolidone) by a hydrothermal method, and a hydrazine solution and an ammonia aqueous solution are added to the synthesized tellurium nanowire solution to prepare a mixed solution. After tightly sealing the mixed solution using Teflon, it was heated at 160° C. for 4 hours and rapidly cooled. Acetone was added to form a precipitate, which was filtered and washed with DI water and ethanol. To remove the remaining tellurium fragments, they are dispersed in ethanol and separated by centrifugation.

절연층이 형성된 기판(SiO2/Si) 상에 doctor blade coating으로 텔루륨 나노와이어 용액을 코팅하여 텔루륨 나노와이어층(Te Nanowire/SiO2/Si)을 형성하고, 상기 텔루륨 나노와이어층이 형성된 기판(Te Nanowire/SiO2/Si)을 진공 오븐에 50°C의 온도로 말린다.A tellurium nanowire solution is coated on the substrate (SiO 2 /Si) on which the insulating layer is formed by doctor blade coating to form a tellurium nanowire layer (Te Nanowire/SiO 2 /Si), and the tellurium nanowire layer The formed substrate (Te Nanowire/SiO 2 /Si) is dried in a vacuum oven at a temperature of 50 °C.

이어서, 우수한 단차 피복성(Step coverage)를 가지기 위해 수직적인 증착이 가능한 스퍼터를 사용하여 텔루륨을 증착한다. 스퍼터링의 세기를 15 W 로 설정한 후 상온 아르곤(Ar) 분위기에서 텔루륨 박막(Te film/Te Nanowire/SiO2/Si)을 증착시킨다.Subsequently, tellurium is deposited using a sputter capable of vertical deposition in order to have excellent step coverage. After setting the intensity of sputtering to 15 W, a tellurium thin film (Te film/Te Nanowire/SiO 2 /Si) is deposited in an argon (Ar) atmosphere at room temperature.

이어서, 쉐도우 마스크를 이용하여 소스 전극 및 드레인 전극을 형성시켜 텔루륨 나노와이어층 및 텔루륨 박막의 이종접합 구조 채널층을 포함하는 본원에 따른 전계 효과 트랜지스터를 제조한다.Then, a source electrode and a drain electrode are formed using a shadow mask to manufacture a field effect transistor according to the present disclosure including a tellurium nanowire layer and a heterojunction structure channel layer of a tellurium thin film.

[비교예] 텔루륨 박막으로만 구성된 채널층을 가지는 전계 효과 트랜지스터[Comparative Example] Field effect transistor having a channel layer made of only tellurium thin film

먼저, Si 기판 상에 절연층으로서 SiO2를 형성하고(SiO2/Si), IPA(isopropyl alcohol), DI water 순으로 각각 5분간 초음파를 이용하여 세척(Sonication)을 진행한다. 표면 이물질을 제거하기 위해서 CCP(Capacitive Coupling Plasma)방법을 사용한다.First, SiO 2 as an insulating layer on a Si substrate Formation (SiO 2 /Si), IPA (isopropyl alcohol), and DI water, respectively, proceed with sonication using ultrasonic waves for 5 minutes. To remove surface foreign matter, CCP (Capacitive Coupling Plasma) method is used.

이어서, 스퍼터를 사용하여 텔루륨을 증착한다. 스퍼터링의 세기를 15 W 로 설정한 후 상온 아르곤(Ar) 분위기에서 텔루륨 박막(Te film/SiO2/Si)을 증착시킨다.Then, tellurium is deposited using a sputter. After setting the intensity of sputtering to 15 W, a tellurium thin film (Te film/SiO 2 /Si) is deposited in an argon (Ar) atmosphere at room temperature.

이어서, 쉐도우 마스크를 이용하여 소스 전극 및 드레인 전극을 형성시켜 텔루륨 박막으로만 구성된 채널층을 가지는 전계 효과 트랜지스터를 제조하였다.Then, a source electrode and a drain electrode were formed using a shadow mask to manufacture a field effect transistor having a channel layer made of only a tellurium thin film.

[실험예 1][Experimental Example 1]

본원의 일 실시예 및 비교예에 따른 전계 효과 트랜지스터의 전기적 특성을 비교하는 실험을 진행하였다.An experiment was conducted to compare electrical characteristics of the field effect transistors according to the exemplary embodiment and the comparative example of the present application.

도 3 은 본원의 일 실험예에 따른 전계 효과 트랜지스터의 Transfer curve 이다.3 is a transfer curve of a field effect transistor according to an experimental example of the present application.

도 3 을 참조하면, On Current 영역에서 실시예의 트랜지스터가 비교예의 트랜지스터보다 약 10 배 높은 수치를 보이는 것을 확인할 수 있으며, Off Current 영역에서는 실시예의 트랜지스터가 비교예의 트랜지스터 보다 더 낮은 수치를 가지는 것을 확인할 수 있다. Referring to FIG. 3 , it can be seen that in the On Current region, the transistor of the Example shows a value about 10 times higher than that of the transistor of the Comparative Example, and in the Off Current region, it can be seen that the transistor of the Example has a lower value than the transistor of the Comparative Example. there is.

실험예 1 을 통해 실시예의 트랜지스터가 더 높은 On/Off Ratio 를 가지며, 저전력 및 빠른 반응성을 보이는 트랜지스터임을 확인할 수 있었고, 채널층을 이종접합 구조로 형성함으로써 전자이동도가 향상된 것을 확인할 수 있었다. Through Experimental Example 1, it was confirmed that the transistor of Example has a higher On/Off Ratio, low power and fast response, and it was confirmed that electron mobility was improved by forming the channel layer in a heterojunction structure.

전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The above description of the present application is for illustrative purposes, and those skilled in the art will understand that it can be easily modified into other specific forms without changing the technical spirit or essential features of the present application. Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting. For example, each component described as a single type may be implemented in a distributed manner, and similarly, components described as distributed may be implemented in a combined form.

본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present application is indicated by the following claims rather than the detailed description above, and all changes or modifications derived from the meaning and scope of the claims and equivalent concepts thereof should be construed as being included in the scope of the present application.

100: 기판
200: 절연층
300: 채널층
310: 금속 나노와이어층
320: 금속 박막
500: 소스 전극 또는 드레인 전극100: substrate
200: insulating layer
300: channel layer
310: metal nanowire layer
320: metal thin film
500: source electrode or drain electrode

Claims (15)

기판;
상기 기판 상에 형성된 절연층;
상기 절연층 상에 형성된 채널층; 및
상기 절연층 및 채널층 상에 이격되어 배치된 소스 전극 및 드레인 전극;
을 포함하며,
상기 채널층은 금속 나노와이어층 상에 금속 박막이 배치된 이종 접합 구조를 가지는 것이고,
상기 금속 나노와이어층 및 상기 금속 박막의 금속은 동일한 종류의 금속인 것이며,
상기 금속은 텔루륨(Te), 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb) 및 이들의 조합들로 이루어진 군에서 선택되는 금속을 포함하는 것인,
전계 효과 트랜지스터.
Board;
an insulating layer formed on the substrate;
a channel layer formed on the insulating layer; and
a source electrode and a drain electrode spaced apart from each other on the insulating layer and the channel layer;
Including,
The channel layer has a heterojunction structure in which a metal thin film is disposed on a metal nanowire layer,
The metal of the metal nanowire layer and the metal thin film is the same type of metal,
The metal is tellurium (Te), aluminum (Al), gallium (Ga), hafnium (Hf), zirconium (Zr), lithium (Li), potassium (K), titanium (Ti), germanium (Ge), niobium (Nb) and a metal selected from the group consisting of combinations thereof,
field effect transistor.
 삭제delete 삭제delete 제 1 항에 있어서,
상기 금속 나노와이어층은 10 nm 내지 50 nm 의 두께를 가지는 것인,
전계 효과 트랜지스터.
According to claim 1,
The metal nanowire layer has a thickness of 10 nm to 50 nm,
field effect transistor.
 제 1 항에 있어서,
상기 금속 박막은 4 nm 내지 10 nm 의 두께를 가지는 것인,
전계 효과 트랜지스터.
According to claim 1,
The metal thin film has a thickness of 4 nm to 10 nm,
field effect transistor.
 제 1 항에 있어서,
상기 기판은 Si, Au, Ti, Al, Pb, Ag, Hf, Ta, Cu, Sn, Pd, IZO(Indium Zinc Oxide), ITO(Indium Tin Oxide), 및 이들의 조합들로 이루어진 군에서 선택되는 기판을 포함하는 것인, 전계 효과 트랜지스터.
According to claim 1,
The substrate is selected from the group consisting of Si, Au, Ti, Al, Pb, Ag, Hf, Ta, Cu, Sn, Pd, IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), and combinations thereof A field effect transistor comprising a substrate.
 제 1 항에 있어서,
상기 절연층은 SiO2, Al2O3, ZrO2, Si3N4, SiC, AlN, Fe2O3, ZnO, BN, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것인,
전계 효과 트랜지스터.
According to claim 1,
The insulating layer is selected from the group consisting of SiO 2 , Al 2 O 3 , ZrO 2 , Si 3 N 4 , SiC, AlN, Fe 2 O 3 , ZnO, BN, and combinations thereof,
field effect transistor.
 제 1 항에 있어서,
상기 소스 전극 및 드레인 전극은 각각 독립적으로 Au, Ti, Al, Pb, Ag, Hf, Ta, Cu, Sn, Pd, IZO(Indium Zinc Oxide), ITO(Indium Tin Oxide) 및 이들의 조합들로 이루어진 군에서 선택된 것을 포함하는 것인,
전계 효과 트랜지스터.
According to claim 1,
The source electrode and the drain electrode are each independently made of Au, Ti, Al, Pb, Ag, Hf, Ta, Cu, Sn, Pd, IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), and combinations thereof. Which includes those selected from the group,
field effect transistor.
 기판 상에 절연층을 형성하는 단계;
상기 절연층 상에 금속 나노와이어층을 형성하는 단계;
상기 금속 나노와이어층 상에 금속 박막을 형성하는 단계; 및
상기 절연층 및 상기 금속 박막 상에 소스 전극 및 드레인 전극을 각각 형성하는 단계;
를 포함하고,
상기 금속 나노와이어층 및 상기 금속 박막의 금속은 동일한 종류의 금속인 것이며,
상기 금속은 텔루륨(Te), 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb) 및 이들의 조합들로 이루어진 군에서 선택되는 금속을 포함하는 것인,
제 1 항에 따른 전계 효과 트랜지스터의 제조 방법.
forming an insulating layer on the substrate;
forming a metal nanowire layer on the insulating layer;
forming a metal thin film on the metal nanowire layer; and
forming a source electrode and a drain electrode on the insulating layer and the metal thin film, respectively;
including,
The metal of the metal nanowire layer and the metal thin film is the same type of metal,
The metal is tellurium (Te), aluminum (Al), gallium (Ga), hafnium (Hf), zirconium (Zr), lithium (Li), potassium (K), titanium (Ti), germanium (Ge), niobium (Nb) and a metal selected from the group consisting of combinations thereof,
A method of manufacturing the field effect transistor according to claim 1 .
 제 9 항에 있어서,
상기 금속 나노와이어층을 형성하는 단계는, 금속 나노와이어를 포함하는 용액을 상기 기판 상에 코팅하여 수행되는 것인, 제 1 항에 따른 전계 효과 트랜지스터의 제조 방법.
According to claim 9,
The method of manufacturing a field effect transistor according to claim 1, wherein the forming of the metal nanowire layer is performed by coating a solution containing metal nanowires on the substrate.
 제 10 항에 있어서,
상기 금속 나노와이어는 수열합성법으로 합성된 것인,
제 1 항에 따른 전계 효과 트랜지스터의 제조 방법.
According to claim 10,
The metal nanowire is synthesized by hydrothermal synthesis,
A method of manufacturing the field effect transistor according to claim 1 .
 제 10 항에 있어서,
상기 코팅은 닥터 블레이드, 스핀코팅, 슬릿 코팅, 바 코팅, 딥 코팅, Langmuir-Blodgett 방법, Layer-by-Layer 방법, 스크린 프린트, 스프레이 방법 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 수행되는 것인,
제 1 항에 따른 전계 효과 트랜지스터의 제조 방법.
According to claim 10,
The coating is performed by a method selected from the group consisting of doctor blade, spin coating, slit coating, bar coating, dip coating, Langmuir-Blodgett method, Layer-by-Layer method, screen printing, spray method, and combinations thereof. will,
A method of manufacturing the field effect transistor according to claim 1 .
 제 9 항에 있어서,
상기 금속 박막을 형성하는 단계는 스퍼터링을 통해 수행되는 것인,
제 1 항에 따른 전계 효과 트랜지스터의 제조 방법.
According to claim 9,
Forming the metal thin film is performed through sputtering,
A method of manufacturing the field effect transistor according to claim 1 .
 제 9 항에 있어서,
상기 금속 박막을 형성하는 단계는 상온에서 수행되는 것인,
제 1 항에 따른 전계 효과 트랜지스터의 제조 방법.
According to claim 9,
Forming the metal thin film is performed at room temperature,
A method of manufacturing the field effect transistor according to claim 1 .
 제 1 항 및 제 4 항 내지 제 8 항 중 어느 한 항에 따른 전계 효과 트랜지스터를 포함하는 디스플레이.A display comprising a field effect transistor according to any one of claims 1 and 4 to 8.
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