KR102506427B1 - 전자 장치 - Google Patents

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Abstract

전자 장치는 평면부 및 평면부의 일 측에 연결되어 일 방향을 따라 연장된 폴딩축을 중심으로 폴딩되는 폴딩부를 포함하고, 폴딩축에 평행한 평면상에서 액티브 영역 및 액티브 영역에 인접한 주변 영역을 포함하는 전면을 포함하는 베이스 기판, 전면 상에 배치되고 액티브 영역에 배치된 복수의 화소들, 화소들을 커버하는 봉지층, 전면 상에 배치되고 액티브 영역에 배치되며 폴딩부에 배치된 스트레인 감지 패턴, 및 주변 영역에 배치된 복수의 화소 패드들을 포함하고, 스트레인 감지 패턴은 베이스 기판과 봉지층 사이에 배치된다.

Description

전자 장치{ELECTONIC APPARATUS}
본 발명은 전자 장치에 관한 것으로, 상세하게는 폴딩 가능한 전자 장치에 관한 것이다.
최근에 휘어지거나 접어지는 전자 장치의 개발이 활발해지고 있다. 이러한 전자 장치는 플렉서블 표시패널이나 플렉서블 터치패널 및 다양한 부재들을 포함한다. 전자 장치는 전자 장치 자체의 유연성 및 외력의 정도에 따라 폴딩되는 정도가 달라질 수 있다.
따라서, 본 발명은 폴딩 가능한 전자 장치에 있어서, 폴딩 여부 및 폴딩 정도를 감지할 수 있는 전자 장치를 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 전자 장치는 평면부 및 상기 평면부의 일 측에 연결되어 일 방향을 따라 연장된 폴딩축을 중심으로 폴딩되는 폴딩부를 포함하고, 상기 폴딩축에 평행한 평면상에서 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 전면을 포함하는 베이스 기판, 상기 전면 상에 배치되고 상기 액티브 영역에 배치된 복수의 화소들, 상기 화소들을 커버하는 봉지층, 상기 전면 상에 배치되고 상기 액티브 영역에 배치되며 상기 폴딩부에 배치된 스트레인 감지 패턴, 및 상기 주변 영역에 배치된 복수의 화소 패드들을 포함하고, 상기 스트레인 감지 패턴은 상기 베이스 기판과 상기 봉지층 사이에 배치된다.
상기 화소들 각각은, 상기 베이스 기판 상에 배치된 복수의 박막 트랜지스터들, 및 상기 박막 트랜지스터들 상에 배치되어 상기 박막 트랜지스터들 중 적어도 어느 하나에 연결되고, 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 유기발광소자를 포함하고, 상기 박막 트랜지스터들 중 적어도 어느 하나는, 반도체 패턴, 상기 반도체 패턴과 절연 교차하는 제어 전극, 상기 반도체 패턴의 일 측에 접속된 입력 전극, 상기 입력 전극으로부터 이격되고 상기 반도체 패턴의 타 측에 접속된 출력 전극, 및 상기 반도체 패턴을 사이에 두고 상기 제어 전극으로부터 이격된 차광 패턴을 포함할 수 있다.
상기 스트레인 감지 패턴은, 차광 패턴과 동일한 층 상에 배치될 수 있다.
상기 차광 패턴은 도전성 물질을 포함하고, 상기 스트레인 감지 패턴은 상기 차광 패턴과 동일한 물질을 포함할 수 있다.
상기 차광 패턴은 상기 제어 전극에 접속될 수 있다.
상기 차광 패턴은 전원 전압을 수신할 수 있다.
상기 차광 패턴은 절연 물질을 포함하고, 상기 스트레인 감지 패턴은 상기 차광 패턴과 상이한 물질을 포함할 수 있다.
상기 스트레인 감지 패턴은 상기 제어 전극, 상기 입력 전극, 상기 출력 전극, 및 상기 제1 전극 중 적어도 어느 하나와 동일 층 상에 배치될 수 있다.
상기 화소들의 발광층들은 평면상에서 서로 이격된 복수의 발광 영역들을 정의하고, 상기 스트레인 감지 패턴은 상기 발광 영역들과 평면상에서 비 중첩할 수 있다.
상기 스트레인 감지 패턴은 복수로 제공되고, 상기 복수의 스트레인 감지 패턴은 서로 상이한 형상을 가질 수 있다.
상기 신호 라인들은, 상기 화소들 각각에 게이트 전압들을 제공하는 복수의 게이트 라인들, 상기 화소들 각각에 데이터 전압들을 제공하는 복수의 데이터 라인들, 및 상기 화소들 각각에 전원 전압들을 제공하는 복수의 전원 라인들을 포함하고, 상기 스트레인 감지 패턴은 상기 신호 라인들 중 어느 하나와 동일 층 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 주변 영역에 배치되고 상기 화소 패드들로부터 이격된 스트레인 감지 패드, 상기 화소들과 상기 화소 패드들을 연결하는 복수의 신호 라인들, 및 상기 게이지 패턴과 상기 스트레인 패드를 연결하는 스트레인 감지 라인을 더 포함할 수 있다.
상기 스트레인 감지 패턴과 상기 스트레인 감지 패드는 서로 상이한 층 상에 배치될 수 있다.
상기 스트레인 감지 라인은, 절연층을 사이에 두고 상기 스트레인 감지 패턴 또는 상기 스트레인 감지 패드로부터 이격되고, 상기 스트레인 감지 라인은, 상기 절연층을 관통하여 상기 스트레인 감지 패턴 또는 상기 스트레인 감지 패드에 접속될 수 있다.
상기 스트레인 감지 라인은 절연층을 사이에 두고 이격된 복수의 라인들을 포함하고, 상기 라인들은 상기 절연층을 관통하여 연결될 수 있다.
상기 베이스 기판은 상기 일 방향에 교차하는 방향을 따라 상기 폴딩부로부터 이격되고, 상기 폴딩 축과 평행한 벤딩 축을 중심으로 벤딩되는 벤딩부를 더 포함하고, 상기 스트레인 감지 라인은 상기 벤딩부를 경유하여 상기 스트레인 감지 패드에 연결될 수 있다.
상기 스트레인 감지 패턴과 상기 스트레인 감지 패드는 서로 동일한 층 상에 배치될 수 있다.
상기 화소 패드들은 상기 주변 영역 중 상기 평면부에 배치되고, 상기 스트레인 감지 패드는 상기 주변 영역 중 상기 폴딩부에 배치될 수 있다.
상기 폴딩부는 상기 일 방향에 교차하는 방향을 따라 배열된 복수로 구비되고, 상기 스트레인 감지 패턴은 복수로 제공되어 상기 복수의 폴딩부들 각각에 배치될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 전면을 포함하는 베이스 기판, 상기 전면 상에 배치되고 상기 액티브 영역에 배치되고, 반도체 패턴, 복수의 도전 패턴들, 및 복수의 절연층들을 포함하는 화소층, 상기 화소층 상에 배치되고, 터치 센서를 포함하는 터치 감지층, 및 상기 전면 상에 배치되고 상기 액티브 영역에 배치된 스트레인 감지 패턴을 포함하고, 상기 스트레인 감지 패턴은 상기 화소층의 도전 패턴들 및 상기 터치 센서 중 어느 하나와 동일한 층 상에 배치된다.
상기 도전 패턴들은 상기 반도체 패턴에 중첩하는 제어 전극, 상기 반도체 패턴을 사이에 두고 상기 제어 전극으로부터 이격된 차광 패턴, 상기 반도체 패턴의 일 측에 접속된 입력 전극, 및 상기 반도체 패턴의 타 측에 접속된 출력 전극을 포함하고, 상기 스트레인 감지 패턴은 상기 도전 패턴들 중 동일 층 상에 배치된 도전 패턴으로부터 평면상에서 이격될 수 있다.
상기 액티브 영역은 평면상에서 이격된 복수의 발광 영역들 및 상기 발광 영역들에 인접한 비 발광 영역을 포함하고, 상기 스트레인 감지 패턴은 상기 비 발광 영역에 중첩하고 상기 발광 영역들로부터 이격될 수 있다.
평면상에서 복수의 발광 영역들을 포함하는 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역으로 구분되고, 복수의 신호 배선들을 포함하는 표시 패널, 및 상기 액티브 영역에 배치된 스트레인 감지 패턴을 포함하고, 상기 스트레인 감지 패턴은 상기 신호 배선들 중 어느 하나와 동일 층 상에 배치되고 동일한 물질을 포함할 수 있다.
상기 신호 배선들은, 일 방향을 따라 연장된 게이트 라인, 상기 일 방향과 교차하는 방향을 따라 연장된 데이터 라인, 및 상기 게이트 라인 및 상기 데이터 라인과 절연된 전원 라인을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판, 상기 액티브 영역에서 서로 이격되어 배치되고, 각각이 박막 트랜지스터, 표시 소자, 및 상기 박막 트랜지스터 하 측에 배치되어 평면상에서 상기 박막 트랜지스터와 중첩하는 하부 도전층을 포함하는 복수의 화소들, 및 상기 액티브 영역에 배치되고 상기 화소들 중 둘 이상의 화소들에 인접하도록 연장된 크랙 감지 패턴을 포함하고, 상기 크랙 감지 패턴은 상기 하부 도전층과 동일한 층 상에 배치된다.
상기 박막 트랜지스터는, 반도체 패턴, 상기 반도체 패턴을 사이에 두고 상기 하부 도전층으로부터 이격된 제어 전극, 상기 반도체 패턴의 일 측에 접속된 입력 전극, 및 상기 반도체 패턴의 타 측에 접속된 출력 전극을 포함할 수 있다.
상기 하부 도전층은 상기 제어 전극과 동일한 전압을 제공받을 수 있다.
상기 하부 도전층은 상기 입력 전극과 동일한 전압을 제공받을 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판, 상기 액티브 영역에서 서로 이격되어 배치되고, 각각이 박막 트랜지스터 및 표시 소자를 포함하는 복수의 화소들, 상기 액티브 영역에 배치된 스트레인 감지 패턴, 및 상기 액티브 영역에 배치되고 상기 스트레인 감지 패턴으로부터 이격된 크랙 감지 패턴을 포함하고, 상기 스트레인 감지 패턴과 상기 크랙 감지 패턴은 동일 층 상에 배치된다.
본 발명에 따르면, 전자 장치의 폴딩 여부 및 폴딩 정도를 감지할 수 있는 스트레인 감지 패턴을 전자 장치의 구성들과 동일 층 상에 형성할 수 있다. 이에 따라, 스트레인 감지 패턴을 형성하기 위한 별도의 공정을 추가하지 않더라도 전자 장치 내에 용이하게 형성할 수 있어 공정이 단순화되고 공정 비용이 절감될 수 있다. 또한, 본 발명에 따르면, 전자 장치의 폴딩 여부 및 폴딩 정도를 감지하여 이를 기초로 한 다양한 사용자 환경을 제공할 수 있다.
도 1 내지 도 2b는 본 발명의 일 실시예에 따른 전자 장치의 사시도들이다.
도 3a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 3b는 도 3a에 도시된 전자 장치의 일부 구성의 단면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 전자 패널의 일부를 도시한 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 전자 패널의 일부 구성을 도시한 평면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 전자 패널의 일부를 간략히 도시한 평면도이다.
도 7a는 본 발명에 따른 전자 패널의 일부를 간략히 도시한 평면도이다.
도 7b는 도 7a에 도시된 AA'를 따라 자른 단면도이다.
도 8a는 본 발명에 따른 전자 패널의 일부를 간략히 도시한 평면도이다.
도 8b는 도 8a에 도시된 BB'를 따라 자른 단면도이다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 전자 패널의 단면도들이다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 전자 패널의 평면도들이다.
도 11a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 11b는 본 발명의 일 실시예에 따른 전자 패널의 평면도이다.
도 11c는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역을 도시한 단면도이다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 전자 패널의 사시도들이다.
도 12c는 본 발명의 일 실시예에 따른 전자 패널의 평면도이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 전자 패널의 사시도들이다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 전자 패널의 일부를 도시한 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1 내지 도 2b는 본 발명의 일 실시예에 따른 전자 장치의 사시도들이다. 도 1에는 펼쳐진 상태의 전자 장치를 도시하였고, 도 2a에는 제1 모드로 폴딩된 상태의 전자 장치를 도시하였고, 도 2b에는 제2 모드로 폴딩된 상태의 전자 장치를 도시하였다. 이하, 도 1 내지 도 2b를 참조하여 본 발명에 대해 설명한다.
전자 장치(EA)는 전기적 신호를 인가 받아 구동된다. 전자 장치(EA)는 터치 감지 장치, 표시 장치, 터치 스크린 장치 등 다양한 형태로 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 본 실시예에서는 용이한 설명을 위해 전자 장치(EA)가 표시 장치인 경우를 예시적으로 설명한다. 전자 장치(EA)는 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면 상에 영상(IM)을 표시한다.
전자 장치(EA)는 전자 패널(EP) 및 회로 기판(CB)을 포함한다. 전자 패널(EP)은 베이스 기판(BS) 및 화소층(PXL)을 포함할 수 있다. 베이스 기판(BS)은 절연성을 가지며 유연성을 가질 수 있다. 베이스 기판(BS)은 플렉서블(flexible)한 특성을 가질 수 있다.
베이스 기판(BS)은 전면(FS) 및 배면(RS)을 포함할 수 있다. 전면(FS) 및 배면(RS)은 제3 방향(D3)에서 서로 대향 되며, 전면(FS)과 배면(RS) 사이의 이격 거리는 베이스 기판(BS)의 두께와 대응될 수 있다.
전면(FS)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면상에서 구분되는 액티브 영역(AA) 및 주변 영역(NAA)을 포함할 수 있다. 액티브 영역(AA)은 영상(IM)이 표시되는 영역과 대응될 수 있다.
주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 액티브 영역(AA)을 에워싸는 폐라인 형상을 가진 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 주변 영역(NAA)은 액티브 영역(AA)의 어느 일 측에만 부분적으로 정의될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
화소층(PXL)은 베이스 기판(BS) 상에 배치된다. 화소층(PXL)은 복수의 화소들(미 도시)을 포함할 수 있다. 화소들은 액티브 영역(AA)에 배치되어 영상(IM)을 구현하는 광들을 각각 표시할 수 있다.
회로 기판(CB)은 전자 패널(EP)에 접속된다. 회로 기판(CB)은 전자 패널(EP)의 일 측에 배치되어 전자 패널(EP)과 전기적으로 연결된다. 회로 기판(CB)은 전기적 신호를 생성하여 전자 패널(EP)에 제공하거나, 전자 패널(EP)로부터 제공된 전기적 신호를 수신하여 처리할 수 있다.
전자 패널(EP)의 배면(RS)을 향하도록 휘어져 조립될 수 있다. 회로 기판(CB)은 전기적 신호를 생성하여 전자 패널(EP)에 제공할 수 있다.
전자 장치(EA)는 외력에 의해 다양한 형상으로 변형될 수 있다. 전자 장치(EA)는 외부에서 인가된 힘에 따라 펼쳐진 상태가 되거나 소정의 곡면을 형성하도록 말린 상태가 되거나 부분적으로 접힌 상태가 될 수 있다.
전자 장치(EA)의 형상 변형은 실질적으로 전자 패널(EP)의 변형에 의해 이루어질 수 있다. 전자 장치(EA)에 제공되는 외력은 실질적으로 베이스 기판(BS)에 가해지고, 베이스 기판(BS)의 폴딩에 의해 화소층(PXL)도 폴딩될 수 있다.
전자 패널(EP)은 제2 방향(D2)을 따라 연장된 폴딩 축(FX)을 중심으로 폴딩될 수 있다. 전자 패널(EP)의 폴딩 되는 방향에 따라 전자 장치(EA)의 상태는 제1 모드 및 제2 모드로 구분될 수 있다.
도 2a에 도시된 것과 같이, 제1 모드에서 전자 장치(EA)는 베이스 기판(BS)의 전면(FS)이 폴딩 축(FX)을 감싸도록 폴딩될 수 있다. 이에 따라, 베이스 기판(BS)이 외부로 노출되고, 액티브 영역(AA)은 베이스 기판(BS)에 의해 커버되어 외부에서 시인되지 않을 수 있다.
또는, 도 2b에 도시된 것과 같이, 제2 모드에서 전자 장치(EA)는 베이스 기판(BS)의 배면(RS)이 폴딩 축(FX)을 감싸도록 폴딩될 수 있다. 이에 따라, 화소층(PXL)이 외부로 노출될 수 있다.
본 발명의 일 실시예에 따른 전자 장치(EA)는 외력에 의해 폴딩 축(FX)을 따라 다양한 방향으로 폴딩되고 다양한 형상으로 변형될 수 있다. 또한, 전자 장치(EA)는 외력의 정도에 따라 폴딩 정도를 달리할 수 있다. 전자 장치(EA)는 폴딩 여부 및 폴딩 정도를 감지하여 이를 근거로, 영상(IM)을 구현하거나, 영상(IM)의 내용을 달리하는 등의 동작을 수행할 수 있다. 전자 장치(EA)는 외력에 대응하여 형상의 변형이 가능하도록 제공됨으로써, 사용자의 다양한 의도에 부합되도록 변형된 형상을 제공할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 3b는 도 3a에 도시된 전자 장치의 일부 구성의 단면도이다. 도 3b에는 도 3a에 도시된 구성 중 베이스 기판(BS)이 제1 모드로 접힌 상태의 단면도를 도시하였다. 이하, 도 3a 및 도 3b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 2b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
상술한 바와 같이, 전자 장치(EA)는 전자 패널(EP) 및 회로 기판(CB)을 포함한다. 도 3a에는 용이한 설명을 위해 회로 기판(CB)이 전자 패널(EP)로부터 분리된 상태를 도시하였고, 화소층(PXL)은 베이스 기판(BS) 전면(FS)에 배치된 실질적인 구성들로 도시하였다.
도 3a 및 도 3b를 참조하면, 베이스 기판(BS)은 폴딩 축(FX)을 중심으로 폴딩될 수 있다. 베이스 기판(BS)은 폴딩부(FP), 제1 평면부(NFP1), 및 제2 평면부(NFP2)를 포함한다. 제1 평면부(NFP1), 폴딩부(FP), 및 제2 평면부(NFP2)는 제1 방향(D1)을 따라 순차적으로 배열될 수 있다. 제1 평면부(NFP1), 폴딩부(FP), 및 제2 평면부(NFP2)는 연결되어 일체의 형상을 가질 수 있다. 본 실시예에서는 용이한 설명을 위해 폴딩부(FP)를 음영 처리하여 도시하였다.
폴딩부(FP)는 폴딩 축(FX)을 중심으로 폴딩될 수 있다. 폴딩부(FP)는 전자 패널(EP)이 폴딩될 때, 형상의 변형이 발생되는 부분일 수 있다. 폴딩부(FP)는 제1 모드에서 폴딩 축(FX)을 중심으로 폴딩되어, 제1 방향(D1) 및 제3 방향(D3)에 의해 정의되는 단면상에서 소정의 반지름(RR)을 가진 반 원 형상을 가질 수 있다. 본 실시예에서, 폴딩부(FP)에는 폴딩에 따른 폴딩 스트레스가 인가될 수 있다.
제1 평면부(NFP1)는 폴딩부(FP)의 일 측에 인접하고, 제2 평면부(NFP2)는 폴딩부(FP)의 타 측에 인접한다. 제1 평면부(NFP1)와 제2 평면부(NFP2)는 폴딩부(FP)를 사이에 두고 제1 방향(D1)에서 서로 이격될 수 있다.
제1 평면부(NFP1)와 제2 평면부(NFP2)는 전자 패널(EP)이 폴딩될 때, 형상의 변형이 발생되지 않는 부분들일 수 있다.
화소층(PXL)은 베이스 기판(BS) 상에 배치된 복수의 화소들(PX), 복수의 신호 라인들(SSL, PSL), 복수의 패드들(PD), 및 스트레인 감지 패턴(SGP)을 포함할 수 있다. 화소들(PX)은 액티브 영역(AA)에 배치된다.
본 실시예에서, 화소들(PX)은 실질적으로 발광 영역들과 대응되는 형상으로 도시되었다. 발광 영역들은 화소들(PX)에 의해 생성되는 광들이 표시되는 영역들로 액티브 영역(AA) 내에서 서로 이격되어 배치될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 화소들(PX)은 발광 영역들과 상이한 면적을 가질 수 있으며, 인접하는 화소들(PX) 중 일부는 평면상에서 중첩되어 배치될 수도 있다. 본 발명의 일 실시예에 따른 전자 패널(EP)은 다양한 형태로 배열된 화소들(PX)을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
스트레인 감지 패턴(SGP)은 폴딩부(FP)에 배치된다. 구체적으로, 스트레인 감지 패턴(SGP)은 폴딩부(FP) 중 액티브 영역(AA)과 중첩하는 영역에 배치될 수 있다. 스트레인 감지 패턴(SGP)은 전자 패널(EP)의 폴딩 여부 및 폴딩 정도에 따라 가변하는 저항을 가질 수 있다. 구체적으로, 스트레인 감지 패턴(SGP)은 베이스 기판(BS) 중 형상이 변형되는 폴딩부(FP)에 배치됨으로써, 폴딩부(FP) 형상 변형에 대응하여 변화되는 저항을 가진다. 스트레인 감지 패턴(SGP)은 저항 변화를 통해 전자 패널(EP)의 변형 여부 및 변형 정도에 관한 정보를 사용자에게 제공할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
패드들(PD)은 주변 영역(NAA)에 배치된다. 패드들(PD)은 주변 영역(NAA) 중 패드 영역(PA)에 제공될 수 있다. 패드들(PD)은 제2 방향(D2)을 따라 서로 이격될 수 있다. 패드들(PD)은 화소 패드(PXP) 및 감지 패드(SSP)를 포함할 수 있다. 본 실시예에서, 화소 패드(PXP)와 감지 패드(SSP)는 제1 평면부(NFP1)에 배치될 수 있다.
신호 라인들(SL)은 화소 신호 라인(PSL) 및 스트레인 감지 라인(SSL)을 포함할 수 있다. 화소 신호 라인(PSL)은 화소들(PX) 각각을 패드들(PD) 각각에 연결한다. 스트레인 감지 라인(SSL)은 스트레인 감지 패턴(SGP)과 스트레인 감지 패드(SSP)를 연결한다. 화소 신호 라인(PSL)과 스트레인 감지 라인(SSL)은 전기적으로 절연될 수 있다.
회로 기판(CB)은 주변 영역(AA)에 제공된 패드 영역(PA)에 배치될 수 있다. 회로 기판(CB)은 전자 패널(EP)의 패드들(PD)을 통해 액티브 영역(AA)에 배치된 화소들(PX) 및 스트레인 감지 패턴(SGP)과 전기적으로 접속될 수 있다.
회로 기판(CB)은 연성 필름(FB) 및 구동 회로(DE)를 포함할 수 있다. 연성 필름(FB)은 미 도시된 도전성 점착 부재를 통해 전자 패널(EP)에 직접 부착될 수 있다. 연성 필름(FB)은 연성을 가질 수 있다. 이에 따라, 연성 필름(FB)은 전자 패널(EP)의 배면을 향해 휘어진 상태로 조립될 수 있다.
구동 회로(DE)는 연성 필름(FB)에 실장될 수 있다. 구동 회로(DE)는 연성 필름(FB)에 포함된 미 도시된 회로 배선들을 통해 연성 필름(FB)과 전기적으로 연결된다. 연성 필름(FB)은 구동 회로(DE)와 전자 패널(EP)을 전기적으로 연결하고, 구동 회로(DE)는 전자 패널(EP)에 제공하기 위한 전기적 신호를 생성하거나 전자 패널(EP)로부터 제공된 전기적 신호를 처리할 수 있다.
구동 회로(DE)는 화소들(PX)을 구동하는 화소 구동 회로를 포함할 수 있다. 예를 들어, 구동 회로(ED)는 게이트 신호들을 생성하는 게이트 구동 회로나 데이터 신호들을 생성하는 데이터 구동 회로를 포함할 수 있다. 또한, 구동 회로(DE)는 스트레인 감지 패턴(SGP)을 구동 시키고 스트레인 감지 패턴(SGP)으로부터 제공된 감지 신호를 처리하는 감지 회로를 포함할 수 있다. 다만, 이는 예시적으로 설명한 것이고, 구동 회로(DE)는 전자 패널(EP)을 구동하기 위한 각종 제어 신호들을 생성 및 처리하는 다양한 제어 회로를 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 발명에 따르면, 하나의 회로 기판(CB)을 통해 화소들(PX) 및 스트레인 감지 패턴(SGP)을 동시에 구동할 수 있으므로, 조립 공정이 단순화될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 장치(EA)에 있어서, 화소 패드(PXP)와 스트레인 감지 패드(SSP) 각각에 연결되는 회로 기판은 각각 독립적으로 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 전자 패널의 일부를 도시한 단면도들이다. 도 4a 내지 도 4c에는 액티브 영역(AA) 중 폴딩부(FP: 도 3a 참조)와 대응되는 영역을 도시하였다. 또한, 화소들 중 일 화소의 단면도를 도시하였다. 이하, 도 4a 내지 도 4c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 3b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 4a에 도시된 것과 같이, 화소층(PXL)은 화소(PX), 스트레인 감지 패턴(SGP), 및 복수의 절연층들(10, 20, 30, 40, 50, 60, PDL)을 포함할 수 있다. 절연층들(10, 20, 30, 40, 50, 60, PDL)은 제3 방향(D3)을 따라 순차적으로 적층된 제1 절연층(10), 제2 절연층(20), 제3 절연층(30), 제4 절연층(40), 제5 절연층(50), 제6 절연층(60), 및 화소 정의막(PDL)을 포함할 수 있다. 본 발명의 일 실시예에 따른 화소(PX)는 복수의 박막 트랜지스터들 및 발광 소자(EMD)를 포함할 수 있다. 본 실시예에서는 박막 트랜지스터들 중 제1 박막 트랜지스터(T1)를 도시하였다.
제1 박막 트랜지스터(T1)는 베이스 기판(BS) 상에 배치된다. 제1 박막 트랜지스터(T1)는 반도체 패턴(SP), 제어 전극(CE), 입력 전극(IE), 출력 전극(OE), 상부 전극(UE), 및 차광 패턴(BP)을 포함할 수 있다.
반도체 패턴(SP)은 제1 절연층(10) 및 제2 절연층(20) 사이에 배치된다. 제어 전극(CE)은 제2 절연층(20) 및 제3 절연층(30) 사이에 배치될 수 있다. 제어 전극(CE)은 평면상에서 반도체 패턴(SP)에 중첩한다. 입력 전극(IE) 및 출력 전극(OE)은 제4 절연층(40) 및 제5 절연층(50) 사이에 배치될 수 있다. 입력 전극(IE)은 동일한 층 상에 서로 이격되어 배치된다. 입력 전극(IE) 및 출력 전극(OE)은 제2 절연층(20), 제3 절연층(30), 및 제4 절연층(40)을 관통하여 반도체 패턴(SP)의 일 단 및 타 단에 각각 접속될 수 있다.
상부 전극(UE)은 제3 절연층(30) 및 제4 절연층(40) 사이에 배치될 수 있다. 상부 전극(UE)은 평면상에서 제어 전극(CE)과 중첩할 수 있다. 상부 전극(UE)은 다양한 전압을 수신할 수 있다. 예를 들어, 상부 전극(UE)은 제어 전극(CE)과 소정의 커패시턴스를 형성하도록 제어 전극(CE)과 상이한 전압을 수신할 수 있다. 또는, 상부 전극(UE)은 제어 전극(CE)과 연결되어 제어 전극(CE)과 동일한 전압을 수신할 수도 있다. 한편, 본 발명의 일 실시예에 따른 전자 패널(EP)에 있어서, 상부 전극(UE)은 생략될 수도 있다.
차광 패턴(BP)은 베이스 기판(BS)과 제1 절연층(10) 사이에 배치될 수 있다. 차광 패턴(BP)은 베이스 기판(BS)의 배면(RS)에서 볼 때, 적어도 반도체 패턴(SP)과 전면적으로 중첩할 수 있다. 차광 패턴(BP)은 반도체 패턴(SP)에 입사되는 광을 차단할 수 있다.
본 실시예에서, 차광 패턴(BP)은 도전성 물질을 포함할 수 있다. 예를 들어, 차광 패턴(BP)은 금속, 합금, 도전성 산화물, 및 도전성 폴리머 중 적어도 어느 하나를 포함할 수 있다.
본 실시예에 따른 전자 패널(EP)은 복수의 연결 전극들(CNE1, CNE2, CNE3)을 포함할 수 있다. 본 실시예에서, 연결 전극들(CNE1, CNE2, CNE3)은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제3 연결 전극(CNE3)으로 예시적으로 도시되었다.
제1 연결 전극(CNE1)은 차광 패턴(BP)과 다른 층 상에 배치되어 차광 패턴(BP)에 접속된다. 제1 연결 전극(CNE1)은 제3 절연층(30) 및 제4 절연층(40) 사이에 배치된다. 제1 연결 전극(CNE1)이 상부 전극(UE)과 동일한 물질을 포함하는 경우, 제1 연결 전극(CNE1)은 상부 전극(UE)과 동시에 형성될 수 있다. 제1 연결 전극(CNE1)은 제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30)을 관통하여 차광 패턴(BP)에 접속될 수 있다.
제1 연결 전극(CNE1)은 차광 패턴(BP)에 전기적 신호를 전달한다. 본 실시예에서, 제1 연결 전극(CNE1)은 미 도시된 전원 라인과 연결되어 전원 전압(이하, 제1 전원 전압)을 차광 패턴(BP)에 제공할 수 있다.
제2 연결 전극(CNE2)은 상부 전극(UE)과 다른 층 상에 배치되어 상부 전극(UE)에 접속된다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50) 사이에 배치되고, 제4 절연층(40)을 관통하여 상부 전극(UE)에 접속될 수 있다. 제2 연결 전극(CNE2)이 입력 전극(IE) 및 출력 전극(OE)과 동일한 물질로 형성되는 경우, 제2 연결 전극(CNE2)은 입력 전극(IE) 및 출력 전극(OE)과 동시에 형성될 수 있다.
제2 연결 전극(CNE2)은 상부 전극(UE)에 전기적 신호를 전달한다. 본 실시예에서, 제2 연결 전극(CNE2)은 상부 전극(UE)에 제어 전극(CE)과 상이한 전압을 제공하거나, 제어 전극(CE)과 동일한 전압을 제공할 수도 있다.
제3 연결 전극(CNE3)은 출력 전극(OE)과 상이한 층 상에 배치되어 출력 전극(OE)에 접속된다. 제3 연결 전극(CNE3)은 제5 절연층(50) 및 제6 절연층(60) 사이에 배치되고 제5 절연층(50)을 관통하여 출력 전극(OE)에 접속될 수 있다. 제3 연결 전극(CNE3)은 출력 전극(OE)을 통해 출력되는 전기적 신호를 제1 박막 트랜지스터(T1) 외의 미 도시된 다른 소자에 전달할 수 있다. 또는, 본 발명의 일 실시예에 따른 전자 패널(EP)에 있어서, 연결 전극(CNE3)은 발광 소자(EMD)에 연결될 수도 있다.
발광 소자(EMD)는 제6 절연층(60) 상에 배치된다. 발광 소자(EMD)는 제3 방향(D3)을 따라 순차적으로 적층된 제1 전극(E1), 발광층(EL), 및 제2 전극(E2)을 포함한다.
제1 전극(E1)은 제6 절연층(60)을 사이에 두고 제1 박막 트랜지스터(T1)와 이격될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 제1 전극(E1)은 제6 절연층(60)을 관통하여 제1 박막 트랜지스터(T1)에 접속될 수도 있다. 이때, 제1 전극(E1)은 제3 연결 전극(CNE3)에 접속되거나 출력 전극(OE)에 직접 연결될 수도 있다.
화소 정의막(PDL)은 제6 절연층(60) 상에 배치된다. 화소 정의막(PDL)에는 개구부가 정의될 수 있다. 개구부는 제1 전극(E1)의 적어도 일부를 노출시킨다. 본 발명에 있어서, 화소 정의막(PDL) 중 제거되어 개구부가 형성된 영역은 발광 영역(EA)으로 정의되고, 개구부 이외의 잔존하는 영역은 비 발광 영역(NEA)으로 정의될 수 있다.
발광층(EL)은 제1 전극(E1) 상에 배치된다. 발광층(EL)은 발광 물질을 포함할 수 있다. 예를 들어, 발광층(EL)은 적색, 녹색, 및 청색을 발광하는 물질들 중 적어도 어느 하나의 물질로 구성될 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다. 또한, 발광층(EL)은 유기 발광 물질, 또는 양자점과 같은 무기 발광 물질을 포함할 수 있다. 발광층(EL)은 제1 전극(E1) 및 제2 전극(E2) 사이의 전위 차이에 응답하여 광을 발광할 수 있다.
제2 전극(E2)은 발광층(EL) 상에 배치된다. 제2 전극(E2)은 제1 전극(E1)과 대향될 수 있다. 제2 전극(E2)은 미 도시된 전원 단자와 연결되어 전원 전압을 수신할 수 있다. 발광 소자(EMD)는 제2 전극(E2)을 통해 제1 전원 전압과 상이한 제2 전원 전압을 수신한다.
제2 전극(E2)은 투과형 도전 물질 또는 반 투과형 도전 물질을 포함할 수 있다. 이에 따라, 발광층(EL)에서 생성된 광은 제2 전극(E2)을 통해 제3 방향(D3)을 향해 용이하게 출사될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 발광 소자(EMD)는 설계에 따라, 제1 전극(E1)이 투과형 또는 반 투과형 물질을 포함하는 배면 발광 방식으로 구동되거나, 전면과 배면 모두를 향해 발광하는 양면 발광 방식으로 구동될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
한편, 도시되지 않았으나, 발광 소자(EMD)는 발광층(EL)과 제1 전극(E1) 사이 및 발광층(EL)과 제2 전극(E2) 사이 중 적어도 어느 하나에 배치되는 적어도 하나의 유기층 또는 적어도 하나의 무기층을 더 포함할 수 있다. 유기층 또는 무기층은 제1 전극(E1)과 제2 전극(E2)으로부터 발광층(EL)에 유입되는 전하들의 이동을 제어하여 발광 소자(EMD)의 광 효율 및 수명을 향상시킬 수 있다.
봉지층(ECL)은 화소층(PXL) 상에 배치될 수 있다. 봉지층(ECL)은 발광 소자(EMD) 상에 배치되어 발광 소자(EMD)를 봉지한다. 도시되지 않았으나, 제2 전극(E2)과 봉지층(ECL) 사이에는 제2 전극(E2)을 커버하는 캡핑층이 더 배치될 수도 있다.
봉지층(ECL)은 제3 방향(D3)을 따라 순차적으로 적층된 제1 무기층(IOL1), 유기층(OL) 및 제2 무기층(IOL2)을 포함할 수 있다. 다만 이에 한정되지 않고, 봉지층(ECL)은 복수의 무기층들 및 유기층들을 더 포함할 수 있다.
제1 무기층(IOL1)은 제2 전극(E2)을 커버할 수 있다. 제1 무기층(IOL1)은 외부 수분이나 산소가 발광 소자(EMD)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(IOL1)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(IOL1)은 증착 공정을 통해 형성될 수 있다.
유기층(OL)은 제1 무기층(IOL1) 상에 배치되어 제1 무기층(IOL1)에 접촉할 수 있다. 유기층(OL)은 제1 무기층(IOL1) 상부를 평탄화시킬 수 있다. 제1 무기층(IOL1) 상면에 형성된 굴곡이나 제1 무기층(IOL1) 상에 존재하는 파티클(particle) 등은 유기층(OL)에 의해 커버되어 유기층(OL) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 또한, 유기층(OL)은 접촉하는 층들 사이의 응력을 완화시킬 수 있다. 유기층(OL)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.
제2 무기층(IOL2)은 유기층(OL) 상에 배치되어 유기층(OL)을 커버한다. 제2 무기층(IOL2)은 제1 무기층(IOL1) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 무기층(IOL2)은 유기층(OL)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 무기층(IOL2)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 무기층(IOL2)은 증착 공정을 통해 형성될 수 있다.
한편, 도시되지 않았으나, 봉지층(ECL)은 유리 기판을 포함할 수 있다. 이때, 봉지층(ECL)은 프릿 실(frit seal)을 통해 베이스 기판(BS) 상에 결합될 수 있다. 본 발명의 일 실시예에 따른 봉지층(ECL)은 발광소자(EMD)를 봉지할 수 있다면 다양한 형태로 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
또는, 도 4b에 도시된 것과 같이, 전자 패널(EP-11)은 도 4a에 도시된 제1 박막 트랜지스터(T1)와 상이한 제1 박막 트랜지스터(T1-1)를 포함하는 화소(PX1)를 포함할 수 있다. 제1 박막 트랜지스터(T1-1)에 있어서, 차광 패턴(BP1)은 입력 전극(IE1)과 접속될 수도 있다. 입력 전극(IE1)은 차광 패턴(BP1) 및 반도체 패턴(SP)에 동시에 접속될 수 있다. 제어 전극(CE)과 차광 패턴(BP1)이 동일한 전압을 유지함으로써, 반도체 패턴(SP)에 복수의 채널이 형성될 수 있다.
또는, 도 4c에 도시된 것과 같이, 전자 패널(EP-12)은 도 4a에 도시된 제1 박막 트랜지스터(T1)와 상이한 제1 박막 트랜지스터(T1-2)를 포함하는 화소(PX2)를 포함할 수 있다. 제1 박막 트랜지스터(T1-2)에 있어서, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 생략될 수 있다.
차광 패턴(BP2)은 도전성 물질을 포함할 수 있다. 이때, 차광 패턴(BP2)은 플로팅 패턴일 수 있다. 차광 패턴(BP2)은 인접하는 도전 패턴이나 도전 라인들과의 접속 없이 제1 절연층(10)에 의해 밀봉될 수 있다.
한편, 차광 패턴(BP2)은 절연 물질을 포함할 수도 있다. 이때, 스트레인 감지 패턴(SGP)은 차광 패턴(BP2)과 상이한 물질로 형성될 수 있다. 스트레인 감지 패턴(SGP)은 차광 패턴(BP2)과 독립적으로 형성될 수 있으므로, 차광 패턴(BP2)은 반도체 패턴(SP)에 입사되는 광을 차단할 수 있다면, 다양한 물질로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 발명의 일 실시예에 따른 전자 패널(EP, EP-11, EP-12)은 다양한 구조를 가진 제1 박막 트랜지스터(T1, T1-1, T1-2)를 포함할 수 있다. 또한, 본 발명의 일 실시예에 따른 전자 패널(EP, EP-11, EP-12)에 있어서, 스트레인 감지 패턴(SGP)은 차광 패턴(BP, BP1, BP2)과 동일 층 상에 배치된다. 이에 따라, 스트레인 감지 패턴(SGP) 형성을 위한 별도의 층이 추가되지 않더라도 차광 패턴(BP, BP1, BP2)과 동일 층에 형성함으로써, 공정이 단순화될 수 있다.
도 5는 본 발명의 일 실시예에 따른 전자 패널의 일부 구성을 도시한 평면도이다. 도 6a 및 도 6b는 본 발명의 일 실시예에 따른 전자 패널의 일부를 간략히 도시한 평면도이다. 도 5에는 단일의 스트레인 감지 센서(SSS)를 도시하였고, 도 6a 및 도 6b에는 액티브 영역(AA) 중 폴딩부(FP) 및 이에 인접하는 평면부(NFP)를 포함하는 일부 영역을 도시하였다. 이하, 도 5 내지 도 6b를 참조하여 본 발명에 대해 설명한다.
도 5에 도시된 것과 같이, 스트레인 감지 센서(SSS)는 스트레인 감지 패턴(SGP), 스트레인 감지 라인(SGL), 및 스트레인 감지 패드(SSP)를 포함할 수 있다. 상술한 바와 같이, 스트레인 감지 패턴(SGP)은 액티브 영역(AA)에 배치되고, 스트레인 감지 패드(SSP)는 주변 영역(NAA: 도 3a 참조)에 배치된다.
스트레인 감지 패턴(SGP)은 복수의 그리드 패턴들을 포함할 수 있다. 그리드 패턴들은 일 방향을 따라 배열되며 서로 연결되어 일체의 형상을 가진 스트레인 감지 패턴(SGP)을 구성할 수 있다.
스트레인 감지 패턴(SGP)에 의해 감지되는 감지 영역은 평면상에서 가로 너비(WD) 및 세로 길이(LD)에 의해 정의되는 사각 형상으로 제공될 수 있다. 도 3a에 도시된 스트레인 감지 패턴(SGP)은 감지 영역의 형상과 대응될 수 있다. 감지 영역의 가로 너비(WD, 이하 스트레인 감지 패턴의 가로 너비)는 그리드 패턴들이 배열된 방향에서 측정되며, 그리드 패턴들 최 외곽에 배치된 그리드 패턴들 사이의 최대 너비와 대응될 수 있다. 스트레인 감지 패턴의 가로 너비(WD)는 그리드 패턴들의 수나 그리드 패턴들 각각의 너비에 따라 달라질 수 있다.
감지 영역의 세로 길이(LD, 이하 스트레인 감지 패턴의 세로 길이)는 그리드 패턴들이 연장된 방향에서 측정되며, 그리드 패턴들 중 최 상단과 스트레인 감지 라인(SGL)의 끝 단 사이의 거리와 대응될 수 있다. 스트레인 감지 패턴의 세로 길이(LD)는 그리드 패턴들 각각의 길이에 따라 달라질 수 있다.
스트레인 감지 패턴(SSP)은 인가되는 외력에 의해 변형되는 형상을 가질 수 있다. 구체적으로, 스트레인 감지 패턴의 세로 길이(LD)와 가로 너비(WD)는 전자 패널이 폴딩됨에 따라 변형될 수 있다. 스트레인 감지 센서(SSS)는 스트레인 감지 패턴(SSP)의 물리적 변형에 따른 저항 변화를 통해 전자 패널의 폴딩 여부 및 폴딩 정도를 용이하게 감지할 수 있다.
스트레인 감지 라인(SGL)은 스트레인 감지 패턴(SGP)과 스트레인 감지 패드(SSP)를 연결한다. 스트레인 감지 라인(SGL)은 복수로 제공될 수 있다. 구체적으로, 스트레인 감지 라인(SGL)은 복수로 제공되어 스트레인 감지 패턴(SSP)의 일 단 및 타 단에 각각 연결될 수 있다.
스트레인 감지 패드(SSP)는 복수의 패드들(SSP1, SSP2)로 제공되어 스트레인 감지 라인들(SGL) 각각에 연결될 수 있다. 스트레인 감지 패드(SSP)는 회로 기판(CB: 도 3a 참조)을 통해 접속되어 스트레인 감지 패드(SSP)를 구동하기 위한 구동 신호를 수신하거나, 스트레인 감지 패드(SSP)에서 측정된 저항 변화를 회로 기판(CB)에 제공할 수 있다. 도시되지 않았으나, 회로 기판(CB)은 휘스톤 브릿지와 같은 저항 변화 측정 회로를 포함할 수 있다.
상술한 바와 같이, 스트레인 감지 패턴(SGP)은 폴딩부(FP)에 배치된다. 스트레인 감지 패턴(SGP)의 가로 너비(WD) 및 세로 길이(LD)는 폴딩부(FP)의 면적에 따라 달라질 수 있다.
도 6a 및 도 6에는 액티브 영역(AA) 중 4행 3열을 이루는 12 개의 발광 영역들(EA1~EA12)이 배치된 영역을 예시적으로 도시하였다. 이하, 도 6a 및 도 6b를 참조하여 본 발명에 대해 설명한다.
예를 들어, 도 6a에 도시된 것과 같이, 전자 패널(EP-2)에 있어서, 폴딩부(FP)는 2행 발광 영역들(EA4, EA5, EA6) 및 3행 발광 영역들(EA7, EA8, EA9)과 중첩하도록 제공될 수 있다. 이때, 스트레인 감지 패턴(SGP)의 세로 길이(LD)는 제1 방향(D1)을 따라 정의되며, 이격된 두 평면부들(NFP)에 각각 배치된 두 개의 발광 영역들 사이의 거리 이하로 제공될 수 있다.
예를 들어, 도 6a에 도시된 것과 같이, 폴딩부(FP)의 제1 방향(D1)에서의 너비가 제1 방향(D1)에서 이격되고 각각 평면부(NFP)에 배치된 두 개의 발광 영역들(EA1, EA10) 사이의 거리와 대응될 때, 스트레인 감지 패턴(SGP)의 세로 길이(LD)는 폴딩부(FP)의 제1 방향(D1)에서의 너비와 같거나 그 이하로 제공될 수 있다. 스트레인 감지 패턴(SGP)을 구성하는 복수의 그리드 패턴들 각각은 두 개의 발광 영역들을 에워싸는 크기 및 형상을 가질 수 있다. 예를 들어, 도 6a에 도시된 것과 같이, 폴딩부(FP)에 배치된 발광 영역들(EA4, EA5, EA6, EA7, EA8, EA9) 중 각 열에 배열된 발광 영역들은 각각 대응되는 그리드 패턴들에 의해 에워싸일 수 있다.
또는, 도 6b에 도시된 것과 같이, 전자 패널(EP-21)에 있어서, 폴딩부(FP-1)는 복수의 발광 영역들(EA1~EA12) 중 발광 영역들 사이에 제공될 수도 있다. 이때, 폴딩부(FP-1)는 제1 방향(D1)에서 인접하는 두 개의 발광 영역들, 예를 들어 도 6b에 도시된 발광 영역들(EA1~EA12) 중 2행에 배열된 발광 영역들(EA4, EA5, EA6)과 3행에 배열된 발광 영역들(EA7, EA8, EA9) 사이에 제공될 수 있다.
이에 따라, 폴딩부(FP-1)의 제1 방향(D1)에서의 너비는 발광 영역들 사이의 제1 방향(D1)에서의 이격 거리와 대응될 수 있다. 본 실시예에서, 스트레인 감지 패턴(SGP-1)의 제1 방향(D1)에서의 길이는 인접하는 두 개의 발광 영역들의 제1 방향(D1)에서의 거리 이하일 수 있다.
본 발명에 따르면, 폴딩부(FP)의 면적 및 형상에 따라 스트레인 감지 패턴(SSP)의 크기나 형상은 다양하게 설계될 수 있다. 본 발명에 따르면, 폴딩부(FP, FP-1)에 배치되는 스트레인 감지 패턴(SSP)을 폴딩부(FP, FP-1)의 형상과 대응되도록 설계함으로써, 다양한 폴딩부(FP, FP-1)를 가진 전자 패널에서도 폴딩 여부 및 폴딩 정도를 용이하게 감지할 수 있다.
도 7a는 본 발명에 따른 전자 패널의 일부를 간략히 도시한 평면도이고, 도 7b는 도 7a에 도시된 AA'를 따라 자른 단면도이다. 도 8a는 본 발명에 따른 전자 패널의 일부를 간략히 도시한 평면도이고, 도 8b는 도 8a에 도시된 BB'를 따라 자른 단면도이다. 도 7a 내지 도 8b에는 용이한 설명을 위해 일부 구성들을 생략하여 도시하였고, 도 7a 및 도 8a에는 도 6a와 대응되는 영역을 도시하였다. 이하, 도 7a 내지 도 8b를 참조하여 본 발명에 대해 설명한다.
도 7a 및 도 7b를 참조하면, 스트레인 감지 패턴(SGP)은 폴딩부(FP)에 배치된다. 본 실시예에서, 스트레인 감지 패턴(SGP)은 도 6a에 도시된 스트레인 감지 패턴(SGP)과 대응되는 형상으로 도시되었다. 본 실시예에서, 스트레인 감지 패턴(SGP)은 게이트 라인(GL, GL-A)과 동일 층 상에 배치될 수 있다. 도 6a에는 스트레인 감지 패턴(SGP)과 게이트 라인(GL, GL-A)을 함께 도시하였다.
전자 패널(EP-A)은 비 폴딩부(NFP)에 배치된 게이트 라인(GL)과 폴딩부(FP)에 배치된 게이트 라인(GL-A: 이하 폴딩 게이트 라인)을 포함할 수 있다. 게이트 라인(GL)과 폴딩 게이트 라인(GL-A)은 서로 상이한 구조로 설계될 수 있다.
예를 들어, 게이트 라인(GL)은 제2 방향(D2)을 따라 연장된 라인 형상을 가질 수 있다. 이와 달리, 폴딩 게이트 라인(GL-A)은 복수의 패턴들이 연결된 구조를 가질 수 있다. 예를 들어, 폴딩 게이트 라인(GL-A)은 복수의 제1 라인 패턴들(LP1) 및 복수의 제1 연결 패턴들(BRG)을 포함할 수 있다.
제1 라인 패턴들(LP1)은 각각이 제2 방향(D2)을 따라 연장되고 제2 방향(D2)에서 서로 이격되어 배열될 수 있다. 제1 라인 패턴들(LP1)은 스트레인 감지 패턴(SGP)과 동일한 층 상에 배치된다. 제1 라인 패턴들(LP1)은 폴딩부(FP)와 중첩하여 배치되고, 스트레인 감지 패턴(SGP)과 이격되어 배치될 수 있다. 이에 따라, 제1 라인 패턴들(LP1)은 스트레인 감지 패턴(SGP)과 전기적으로 절연될 수 있다.
제1 연결 패턴들(BRG)은 각각이 제2 방향(D2)을 따라 연장되고 제2 방향(D2)에서 서로 이격되어 배열된다. 제1 연결 패턴들(BRG)은 각각 인접하는 제1 라인 패턴들(LP1) 사이를 연결할 수 있다. 제1 연결 패턴들(BRG)은 스트레인 감지 패턴(SGP)과 중첩하여 배치된다.
제1 연결 패턴들(BRG)은 스트레인 감지 패턴(SGP)과 상이한 층 상에 배치될 수 있다. 본 실시예에서, 제1 연결 패턴들(BRG)은 제5 절연층(50)과 제6 절연층(60) 사이에 배치된 것으로 도시되었다. 제1 연결 패턴들(BRG)은 제3 내지 제5 절연층들(30, 40 50)을 관통하여 제1 라인 패턴들(LP1)에 연결될 수 있다. 이에 따라, 서로 이격된 제1 라인 패턴들(LP1)은 제1 연결 패턴들(BRG)을 통해 전기적으로 연결될 수 있다.
본 실시예에서, 데이터 라인들(DL)은 제4 절연층(40) 및 제5 절연층(50) 사이에 배치된다. 제1 연결 패턴들(BRG)은 데이터 라인들(DL)과도 다른 층 상에 배치될 수 있다. 이에 따라, 제1 라인 패턴들(LP1)은 데이터 라인들(DL) 및 스트레인 감지 패턴(SGP)으로부터 전기적으로 절연될 수 있다. 본 발명에 따르면, 전자 패널(EP-A)은 폴딩 게이트 라인(GL-A)을 포함함으로써, 스트레인 감지 패턴(SGP)과 동일 층 상에 배치되더라도 게이트 신호들을 폴딩부(FP)의 화소들에 안정적으로 제공할 수 있다. 스트레인 감지 패턴(SGP)은 게이트 라인들(GL, GL-A)로부터 전기적으로 절연되어 폴딩부(FP)의 폴딩 스트레스를 안정적으로 감지할 수 있다.
도 8a 및 도 8b를 참조하면, 전자 패널(EP-B)은 데이터 라인들(DL-A)을 포함할 수 있다. 데이터 라인들(DL-A)은 폴딩부(FP)와 중첩하여 배치될 수 있다. 데이터 라인들(DL-A) 각각은 복수의 제2 라인 패턴들(LP2) 및 제2 연결 패턴(BRD)을 포함할 수 있다.
제2 라인 패턴들(LP2)은 제1 방향(D1)을 따라 연장되고, 제1 방향(D1)에서 이격될 수 있다. 제2 라인 패턴들(LP2)은 스트레인 감지 패턴(SGP)과 동일 층 상에 배치된다. 제2 라인 패턴들(LP2)은 제4 절연층(40) 및 제5 절연층(50) 사이에 배치되고 스트레인 감지 패턴(SGP)으로부터 이격되어 배치될 수 있다.
제2 연결 패턴(BRD)은 제1 방향(D1)을 따라 연장되어 인접하는 제2 라인 패턴들(LP2)을 연결한다. 제2 연결 패턴(BRD)은 스트레인 감지 패턴(SGP)과 평면상에서 중첩할 수 있다. 제2 연결 패턴(BRD)은 제2 라인 패턴들(LP2) 및 스트레인 감지 패턴(SGP)과 상이한 층 상에 배치된다.
본 실시예에서, 제2 연결 패턴(BRD)은 제5 절연층(50) 및 제6 절연층(60) 사이에 배치된다. 게이트 라인들(GL)은 제2 절연층(20) 및 제3 절연층(30) 사이에 서로 이격되어 배치되고 데이터 라인들(DL-A)과 교차하는 것으로 도시되었다. 제2 연결 패턴(BRD)은 제5 절연층(50)을 관통하여 제2 라인 패턴들(LP2)에 연결될 수 있다. 이에 따라, 서로 이격되어 배치된 제2 라인 패턴들(LP2)은 제2 연결 패턴(BRD)을 통해 전기적으로 연결되어 데이터 신호를 안정적으로 전달할 수 있다.
본 발명에 따른 전자 패널(EP-B)은 데이터 라인들(DL-A)을 포함함으로써, 제2 라인 패턴들(LP2)과 동일 층 상에 스트레인 감지 패턴(SGP)을 형성할 수 있다. 본 발명에 따르면, 스트레인 감지 패턴(SGP)은 데이터 라인들(DL-A)로부터 전기적으로 절연되어 폴딩부(FP)의 폴딩 스트레스를 안정적으로 감지할 수 있다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 전자 패널의 단면도들이다. 도 9a 내지 도 9c에는 용이한 설명을 위해 도 4a에 도시된 영역과 대응되는 영역들을 도시하였다. 이하, 도 9a 내지 도 9c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 6b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 9a에 도시된 것과 같이, 전자 패널(EP-3)에 있어서, 스트레인 감지 패턴(SGP-G)은 제어 전극(CE)과 동일한 층 상에 배치될 수 있다. 스트레인 감지 패턴(SGP-G)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치되고, 제어 전극(CE)으로부터 이격될 수 있다.
본 실시예에서, 스트레인 감지 패턴(SGP-G)은 제어 전극(CE)과 동일 물질로 형성될 수 있다. 이때, 스트레인 감지 패턴(SGP-G)과 제어 전극(CE)은 하나의 마스크를 통해 동시에 패터닝될 수 있다. 이에 따라, 공정이 단순화되고 공정 비용이 절감될 수 있다.
또는, 도 9b에 도시된 것과 같이, 전자 패널(EP-31)에 있어서, 스트레인 감지패턴(SGP-S)은 입력 전극(IE) 또는 출력 전극(OE)과 동일한 층 상에 배치될 수 있다. 스트레인 감지 패턴(SGP-S)은 제4 절연층(40)과 제5 절연층(50) 사이에 배치되고, 입력 전극(IE) 및 출력 전극(OE)으로부터 이격될 수 있다.
본 실시예에서, 스트레인 감지 패턴(SGP-S)은 입력 전극(IE) 및 출력 전극(OE)과 동일 물질로 형성될 수 있다. 이때, 스트레인 감지 패턴(SGP-S)은 입력 전극(IE) 및 출력 전극(OE)과 하나의 마스크를 통해 동시에 패터닝될 수 있다. 이에 따라, 공정이 단순화되고 공정 비용이 절감될 수 있다.
또는, 도 9c에 도시된 것과 같이, 본 발명의 일 실시예에 따른 전자 패널(EP-32)에 있어서, 스트레인 감지 패턴(SGP-C)은 제3 연결 전극(CNE3)과 동일한 층 상에 배치될 수 있다. 스트레인 감지 패턴(SGP-C)은 제5 절연층(50)과 제6 절연층(60) 사이에 배치되고 제3 연결 전극(CNE3)으로부터 이격될 수 있다. 본 실시예에서, 스트레인 감지 패턴(SGP-C)은 제3 연결 전극(CNE3)과 동일 물질로 형성될 수 있다. 이때, 스트레인 감지 패턴(SGP-C)은 제3 연결 전극(CNE3)과 하나의 마스크를 통해 동시에 패터닝될 수 있다. 이에 따라, 공정이 단순화되고 공정 비용이 절감될 수 있다.
또는, 도시되지 않았으나, 스트레인 감지 패턴은 상부 전극(UE)과 동일한 층 상에 배치되거나 제1 전극(E1)과 동일한 층 상에 배치될 수도 있다. 본 발명에 따르면, 스트레인 감지 패턴(SGP-G, SGP-S, SGP-C)은 화소층(PXL)을 구성하는 도전 패턴들과 동일한 층 상에 배치될 수 있다. 이에 따라, 별도의 층이나 공정을 추가하지 않더라도 기존의 공정을 이용하여 스트레인 감지 패턴(SGP-G, SGP-S, SGP-C)을 형성할 수 있으므로, 공정이 단순화되고 공정 비용이 절감될 수 있다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 전자 패널의 평면도들이다. 도 10a 내지 도 10d에는 용이한 설명을 위해 일부 구성들을 생략하여 도시하였고, 폴딩부(FP)는 음영 처리하여 도시하였다. 이하, 도 10a 내지 도 10d를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 9c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 10a에 도시된 것과 같이, 전자 패널(EP-4)은 복수의 스트레인 감지 패턴들(SGPs)을 포함할 수 있다. 본 실시예에서는 스트레인 감지 패턴들(SGPs) 중 제1 패턴(P1), 제2 패턴(P2), 및 제3 패턴(P3)을 예시적으로 도시하였다.
제1 패턴(P1), 제2 패턴(P2), 및 제3 패턴(P3)은 폴딩 축(FX)이 연장된 방향을 따라 배열될 수 있다. 본 실시예에서, 제1 패턴(P1), 제2 패턴(P2), 및 제3 패턴(P3)은 제2 방향(D2)을 따라 서로 이격되어 배열된다. 상술한 바와 같이, 제1 패턴(P1), 제2 패턴(P2), 및 제3 패턴(P3) 각각은 복수의 패드들에 연결될 수 있으나, 용이한 설명을 위해 단일의 패드들(SSP)에 연결된 것으로 도시하였다.
또는, 도 10b에 도시된 것과 같이, 전자 패널(EP-41)에 있어서, 스트레인 감지 패턴들(SGPs1)은 서로 상이한 형상들을 가진 제1 패턴(P11), 제2 패턴(P21), 및 제3 패턴(P31)을 포함할 수 있다. 본 실시예에서, 중심부에 배치된 제2 패턴(P21)이 상대적으로 큰 면적을 가진 형상으로 도시되고, 가장 자리에 배치된 제1 패턴(P11) 및 제3 패턴(P31)은 상대적으로 작은 면적을 가진 것으로 도시되었다. 또한, 제1 패턴(P11)과 제3 패턴(P31)도 서로 상이한 면적을 가진 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제2 패턴(P21)이 제1 패턴(P11)이나 제3 패턴(P31)에 비해 상대적으로 작은 면적을 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
또는, 도 10c에 도시된 것과 같이, 전자 패널(EP-42)에 있어서, 스트레인 감지 패턴들(SGPs2)은 화소 패드들(PXP)과 상이한 위치에 배치된 스트레인 감지 패드들(SSP2)에 연결될 수 있다. 본 실시예에서, 스트레인 감지 패턴들(SGPs2)은 제2 방향(D2)을 따라 연장된 길이를 갖고, 제2 방향(D2)을 따라 배열된 제1 패턴(P12), 제2 패턴(P22), 및 제3 패턴(P32)을 포함할 수 있다.
스트레인 감지 패드들(SSP2)은 주변 영역(NAA) 중 폴딩부(FP)와 중첩하는 영역에 배치될 수 있다. 이에 따라, 스트레인 감지 패드들(SSP2)은 평면부(NFP1)에 배치된 화소 패드들(PXP)과 제1 방향(D1)에서 이격되어 배치될 수 있다. 스트레인 감지 라인들은 제2 방향(D2)을 따라 연장되어 스트레인 감지 패턴들(SGPs2)과 스트레인 감지 패드들(SSP2)을 연결한다.
또는, 도 10d에 도시된 것과 같이, 본 발명이 일 실시예에 따른 전자 패널(EP-43)은 크랙 감지 센서를 더 포함할 수 있다. 크랙 감지 센서는 전자 패널(EP-43)에 발생되는 크랙을 감지한다. 감지 센서는 복수의 크랙 감지 라인들(CSL1, CSL2) 및 복수의 크랙 감지 패드들(CSP1, SCP2)을 포함할 수 있다. 이에 따라, 크랙 발생 여부는 물론 크랙 발생 위치도 용이하게 감지될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 크랙 감지 라인들(CSL1, CSL2)은 단일로 제공될 수도 있다.
크랙 감지 라인들(CSL1, CSL2) 각각은 단일의 라인일 수 있다. 예를 들어, 크랙 감지 라인들(CSL1, CSL2) 중 제1 크랙 감지 라인(CSL1)은 제1 평면부(NFP1), 폴딩부(FP), 및 제2 평면부(NFP2)를 경유하여 다시 폴딩부(FP) 및 제1 평면부(NFP1)로 되돌아오는 라인으로, 일 단이 제1 입력 크랙 감지 패드(CSP11)와 연결되고 타 단이 제1 출력 크랙 감지 패드(CSP12)에 연결된다. 또한, 크랙 감지 라인들(CSL1, CSL2) 중 제2 크랙 감지 라인(CSL2)은 제1 평면부(NFP1) 및 폴딩부(FP)를 경유하여 다시 제1 평면부(NFP1)로 되돌아오는 라인으로, 일 단이 제2 입력 크랙 감지 패드들(CSP21) 와 연결되고 타 단이 제2 출력 크랙 감지 패드(CSP22) 에 연결된다.
크랙 감지 라인들(CSL1, CSL2)은 스트레인 감지 패턴(SGP)을 사이에 두고 제2 방향(D2)에서 서로 이격되어 배치될 수 있다. 본 실시예에서, 크랙 감지 라인들(CSL1, CSL2)은 스트레인 감지 패턴(SGP)과 동일 층에 배치될 수 있다. 크랙 감지 라인들(CSL1, CSL2)은 스트레인 감지 패턴(SGP)이 동일한 물질로 형성되는 경우, 크랙 감지 라인들(CSL1, CSL2)은 스트레인 감지 패턴(SGP)과 하나의 마스크를 통해 동시에 형성될 수 있어 공정 비용이 절감될 수 있다.
본 발명에 따르면, 전자 패널(EP-43)은 폴딩 여부 및 폴딩 정도를 감지하고, 폴딩 스트레스에 따른 전자 패널(EP-43) 손상 발생 시 이를 용이하게 감지할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 크랙 감지 라인들(CSL1, CSL2)은 전면(FS)에 배치될 수 있다면 다양한 위치에 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 11a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 11b는 본 발명이 일 실시예에 따른 전자 패널의 평면도이다. 도 11c는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역을 도시한 단면도이다. 용이한 설명을 위해, 도 11b에는 일부 구성을 생략하여 도시하였고, 도 11c에는 도 4a에 도시된 영역과 대응되는 영역을 도시하였다. 이하, 도 11a 내지 도 11c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 10d에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 11a에 도시된 것과 같이, 전자 장치(EA-T)는 전면(FS)에 영상(IM)을 표시하고 외부에서 인가되는 터치(TC)를 감지할 수 있다. 전자 장치(EA-T)는 제2 방향(D2)을 따라 연장된 폴딩 축(FX)을 중심으로 폴딩될 수 있다. 이에 대한 상세한 설명은 도 1에 도시된 전자 장치(EA: 도 1 참조)에 대한 설명과 중복되므로, 생략하기로 한다.
전자 장치 (EA-T)는 다양한 형태의 터치(TC)를 감지할 수 있다. 예를 들어, 터치(TC)는 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 전자 장치(EA)는 전자 장치(EA)에 접촉하는 입력은 물론, 근접하거나 인접하는 입력을 감지할 수도 있다. 본 실시예에서, 터치(TC)는 사용자의 손으로 도시되었다.
전자 장치(EA-T)는 전자 패널(EP-T) 및 회로 기판(CB)을 포함할 수 있다. 회로 기판(CB)은 전자 패널(EP-T)의 액티브 영역(AA)이 외부 터치(TC)를 감지하도록 활성화시키는 전기적 신호를 송/수신 할 수 있다. 이에 따라, 회로 기판(CB)은 영상(IM)을 표시하는 전기적 신호 및 터치(TC)를 감지하도록 구동하는 전기적 신호를 송/수신할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 전자 패널(EP-T)은 터치(TC)를 감지하기 위한 별도의 독립된 회로 기판을 더 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 11a 내지 도 11c를 참조하면, 전자 패널(EP-T)은 베이스 기판(BS), 화소층(PXL), 봉지층(ECL), 및 터치 감지층(TSL)을 포함한다. 터치 감지층(TSL)은 봉지층(ECL) 상에 배치될 수 있다. 베이스 기판(BS), 화소층(PXL), 및 봉지층(ECL)은 도 4a에 도시된 구성들과 대응되므로, 이하 중복된 설명은 생략하기로 한다. 도 11b에는 용이한 설명을 위해 봉지층(ECL)은 점선 처리하여 도시하였다.
도 11b를 참조하면, 봉지층(ECL) 상에 제1 감지 전극(TE1), 제2 감지 전극(TE2), 제1 신호 라인(SL1), 제2 신호 라인(SL21, SL22), 제1 패드(PD1), 제2 패드(PD2), 스트레인 감지 패턴(SGP-T), 스트레인 감지 라인(SGL-T), 및 스트레인 감지 패드(SSP-T)가 배치될 수 있다.
제1 감지 전극(TE1)은 제2 방향(D2)을 따라 연장된다. 제1 감지 전극(TE1)은 복수로 구비되어 제1 방향(D1)을 따라 배열될 수 있다. 제1 감지 전극(TE1)은 제1 방향(DR1)을 따라 배열된 복수의 제1 센서 패턴들(SP1) 및 제1 센서 패턴들(SP1) 사이에 배치되어 인접하는 제1 센서 패턴들(SP1)을 연결하는 제1 연결 패턴들(CP1)을 포함한다.
제2 감지 전극(TE2)은 제1 감지 전극(TE1)과 절연되도록 배치될 수 있다. 제2 감지 전극(TE2)은 제1 방향(D1)을 따라 연장된다. 제2 감지 전극(TE2)은 복수로 구비되어 제2 방향(D2)을 따라 배열될 수 있다. 제2 감지 전극(TE2)은 제1 방향(D1)을 따라 배열된 복수의 제2 센서 패턴들(SP2) 및 제2 센서 패턴들(SP2) 사이에 배치되어 인접하는 제2 센서 패턴들(SP2)을 연결하는 제2 연결 패턴들(CP2)을 포함한다.
터치 감지층(TSL)은 제1 감지 전극(TE1)과 제2 감지 전극(TE2) 사이의 상호 정전 용량의 변화를 감지하여 외부 입력(TC: 도 9a 참조)를 감지하거나, 제1 감지 전극(TE1)과 제2 감지 전극(TE2) 각각의 자기 정전 용량의 변화를 감지하여 외부 입력(TC)을 감지할 수 있다. 본 발명의 일 실시예에 따른 터치 감지층(TSL)은 다양한 방식으로 외부 입력(TC)을 감지할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 11c를 참조하면, 본 실시예에서, 제1 센서 패턴(SP1) 및 제2 센서 패턴(SP2) 각각은 복수의 메쉬 패턴들(SS)을 포함할 수 있다. 메쉬 패턴들(SS)은 각각이 제1 방향(D1) 및 제2 방향(D2)에 교차하고, 서로 교차하여 그물 형상을 이루는 패턴들일 수 있다. 메쉬 패턴들(SS)은 유연성을 가지므로, 전자 장치(EA-T)의 폴딩 동작에 따른 터치 감지층(TSL)의 손상을 방지할 수 있다.
한편, 제1 연결 패턴(CP1)은 메쉬 패턴들(SS)과 동일한 층 상에 배치되고, 제2 연결 패턴(CP2)은 메쉬 패턴들(SS)과 상이한 층 상에 배치될 수 있다. 예를 들어, 제1 연결 패턴(CP1)은 제1 터치 절연층(TL1) 및 제2 터치 절연층(TL2) 사이에 배치된 메쉬 패턴들(SS)로 구성되고, 제2 연결 패턴(CP2)은 제1 터치 절연층(TL1)과 봉지층(ECL) 사이에 배치된 브릿지 패턴(BR)으로 구성될 수 있다. 이에 따라, 제1 연결 패턴(CP1)과 제2 연결 패턴(CP2)은 서로의 단락이 방지되어 제1 센서 패턴(SP1)과 제2 센서 패턴(SP2)에 각각 안정적으로 연결될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제2 연결 패턴(CP2)과 제1 연결 패턴(CP1)의 적층 구조는 변경될 수도 있고, 제2 연결 패턴(CP2)도 메쉬 패턴들로 구성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 신호 라인(SL1)은 제1 감지 전극(TE1)에 연결된다. 제1 신호 라인(SL1)은 주변 영역(NAA)에 배치되어 외부에서 시인되지 않을 수 있다. 제2 신호 라인(SL2)은 제2 감지 전극(TE2)에 연결된다. 제2 신호 라인(SL2)은 주변 영역(NAA)에 배치되어 외부에서 시인되지 않을 수 있다.
본 실시예에서, 제2 신호 라인(SL2)은 제2 감지 전극(TE2)의 일 측에 연결되어 제2 패드(PD2)에 연결될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 터치 감지층(TSL)은 제2 감지 전극(TE2)의 타 측에 연결되어 추가로 제공되는 패드에 연결되는 신호 라인을 더 포함할 수도 있다. 제1 감지 전극(TE1)에 비해 제2 감지 전극(TE2)이 상대적으로 긴 연장 길이를 갖더라도 전 영역에 대해 전기적 신호가 균일하게 인가될 수 있다. 따라서, 터치 감지 층(TSL)은 형상에 구애 받지 않고, 액티브 영역(AA) 전체에 대해 고른 터치 감지 환경을 제공할 수 있다.
다만, 이는 예시적으로 도시한 것이고, 제1 감지 전극(TE1)의 양단도 두 개의 신호 라인들과 연결될 수도 있다. 본 발명의 일 실시예에 따른 터치 감지층(TSL)은 다양한 방식으로 구동될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 및 제2 패드들(PD1, PD2) 각각은 제1 신호 라인(SL1) 또는 제2 신호 라인(SL2)에 각각 대응되도록 연결되어 제1 감지 전극(TE1) 또는 제2 감지 전극(TE2)에 전기적으로 연결될 수 있다. 외부에서 제공되는 전기적 신호들은 제1 및 제2 패드들(PD1, PD2)을 통해 터치 감지층(TSL)에 제공될 수 있다.
메쉬 패턴(SS)은 제1 절연층(TL1) 및 제2 절연층(TL2) 사이에 배치된다. 메쉬 패턴(SS)은 평면상에서 발광층(EL)에 비 중첩하도록 배치될 수 있다. 메쉬 패턴(SS) 중 일부는 제1 터치 절연층(TL1)을 관통하여 브릿지 패턴(BR)에 연결될 수 있다. 본 실시예에서, 터치 센서 패턴(SS)은 메쉬 패턴들을 포함하는 것으로 도시되었다. 이에 따라, 터치 감지층(TSL)은 폴딩 축(FX)을 따라 용이하게 폴딩될 수 있다. 다만, 이는 예시적으로 도시된 것이고, 제1 감지 전극(TE1) 또는 제2 감지 전극(TE2)은 투명 전극을 포함할 수도 있으며, 발광층(EL)과 평면상에서 중첩하여 배치될 수도 있다.
한편, 본 실시예에 따른 전자 패널(EP-T)에 있어서, 스트레인 감지 패턴(SGP-T)은 터치 감지층(TSL)에 배치될 수 있다. 예를 들어, 스트레인 감지 패턴(SGP-T)은 메쉬 패턴(SS)과 동일한 층 상에 배치될 수 있다. 스트레인 감지 패턴(SGP-T)은 제1 터치 절연층(TL1)과 제2 터치 절연층(TL2)사이에 배치된다.
스트레인 감지 패턴(SGP-T)은 제1센서 패턴(SP1)과 제2 센서 패턴(SP2) 사이에 배치되어 제1센서 패턴(SP1)과 제2 센서 패턴(SP2)으로부터 평면상에서 이격된다. 스트레인 감지 패턴(SGP-T)은 제1센서 패턴(SP1) 및 제2 센서 패턴(SP2)과 전기적으로 절연될 수 있다. 본 실시예에서, 스트레인 감지 패턴(SGP-T)은 제1 방향(D1) 및 제2 방향(D2) 각각에 대해 경사진 "X"형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 스트레인 감지 패턴(SGP-T)은 제1센서 패턴(SP1) 및 제2 센서 패턴(SP2)으로부터 이격될 수 있다면, 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
스트레인 감지 패턴(SGP-T)은 폴딩부(FP)와 중첩한다. 본 실시예에서, 스트레인 감지 패턴(SGP-T)은 부분적으로 폴딩부(FP)와 중첩할 수 있다. 예를 들어, 스트레인 감지 패턴(SGP-T)은 폴딩부(FP) 및 제1 평면부(NFP1)와 동시에 중첩할 수 있다. 즉, 스트레인 감지 패턴(SGP-T)은 폴딩부(FP)와 제1 평면부(NFP1) 사이의 경계선에 중첩할 수 있다. 스트레인 감지 패턴(SGP-T)은 부분적으로 폴딩부(FP)와 중첩하더라도 폴딩부(FP)의 변형을 용이하게 감지할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 스트레인 감지 패턴(SGP-T)은 폴딩부(FP)에만 중첩하는 형상을 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
스트레인 감지 패턴(SGP-T)은 메쉬 패턴(SS)과 동일 물질로 형성될 수 있다. 이때, 스트레인 감지 패턴(SGP-T)은 터치 센서(SS)와 하나의 마스크를 통해 동시에 형성될 수 있어, 공정이 단순화되고 공정 비용이 절감될 수 있다.
스트레인 감지 라인(SGL-T)은 스트레인 감지 패턴(SGP-T)과 스트레인 감지 패드(SSP-T)를 연결한다. 스트레인 감지 라인(SGL-T)은 스트레인 감지 패턴(SGP-T)과 상이한 층 상에 배치될 수 있다. 본 실시예에서, 스트레인 감지 라인(SGL-T)은 브릿지 패턴(BR)과 동일 층 상에 배치된 것으로 도시되었다. 이때, 스트레인 감지 라인(SGL-T)은 브릿지 패턴(BR)과 동일 물질로 형성될 수 있고, 브릿지 패턴(BR)과 하나의 마스크를 통해 동시에 형성될 수도 있다.
스트레인 감지 패턴(SGP-T)은 제1 터치 절연층(TL1)을 관통하여 스트레인 감지 라인(SGL-T)에 접속될 수 있다. 스트레인 감지 패턴(SGP-T)은 메쉬 패턴(SS)과 다른 층 상에 배치된다. 이에 따라, 스트레인 감지 패턴(SGP-T)은 제1 센서 패턴(SP1) 및 제2 센서 패턴(SP2)과 평면상에서 중첩하도록 배치되어도 제1 센서 패턴(SP1) 및 제2 센서 패턴(SP2)과 전기적으로 절연될 수 있다.
한편, 이는 예시적으로 도시된 것이고, 스트레인 감지 라인(SGL-T)은 제1 센서 패턴(SP1) 및 제2 센서 패턴(SP2)과 전기적으로 절연될 수 있다면, 스트레인 감지 패턴(SGP-T) 상에 배치되거나, 스트레인 감지 패턴(SGP-T)과 동일 층 상에 배치될 수도 있고, 스트레인 감지 패턴(SGP-T)과 동시에 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 발명에 따르면, 스트레인 감지 패턴(SGP-T)은 다양한 위치에 배치될 수 있다. 스트레인 감지 패턴(SGP-T)은 터치 감지층(TSL)과 동일 층 상에 배치됨으로써, 별도의 층을 추가하지 않고 기존 공정을 이용하여 형성될 수 있다. 외부 터치(TC)를 감지하면서도 폴딩 특성에 대한 감지도 용이하게 할 수 있는 전자 장치(EA-T)가 제공될 수 있다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 전자 패널의 사시도들이다. 도 12c는 본 발명의 일 실시예에 따른 전자 패널의 평면도이다. 도 12a에는 펼쳐진 상태의 전자 패널(EP-D)을 도시하였고, 도 12b에는 폴딩 상태의 전자 패널(EP-D)을 도시하였다. 도 12c에는 용이한 설명을 위해 일부 구성을 생략하여 도시하였다. 이하, 도 12a 내지 도 12c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 9b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 12a에 도시된 것과 같이, 전자 패널(EP-D)은 복수의 폴딩축들(FX1, FX2)을 따라 폴딩될 수 있다. 폴딩축들(FX1, FX2)은 제2 방향(D2)을 따라 연장되고 제1 방향(D1)에서 서로 이격되어 배치된 제1 폴딩 축(FX1) 및 제2 폴딩 축(FX2)을 포함할 수 있다.
전자 패널(EP-D)은 제1 폴딩부(FP1), 제2 폴딩부(FP2), 제1 평면부(NFP11), 제2 평면부(NFP12), 및 제3 평면부(NFP13)를 포함할 수 있다. 제1 폴딩부(FP1)는 제1 폴딩 축(FX1)을 따라 폴딩되어 형상 변형이 발생되는 부분일 수 있다. 제2 폴딩부(FP2)는 제2 폴딩 축(FX2)을 따라 폴딩되어 형상 변형이 발생되는 영역일 수 있다.
제1 평면부(NFP11)는 제1 폴딩부(FP1)와 제2 폴딩부(FP2) 사이에 배치된다. 제2 평면부(NFP12)는 제2 폴딩부(FP2)에 인접하고 복수의 패드들(PD)이 배치되는 영역일 수 있다. 제3 평면부(NFP13)는 제1 폴딩부(FP1)에 인접한다. 제2 평면부(NFP12), 제2 폴딩부(FP2), 제1 평면부(NFP11), 제1 폴딩부(FP1), 및 제3 평면부(NFP13)는 제1 방향(D1)을 따라 순차적으로 배열되고 서로 연결되어 일체의 전자 패널(EP-D)을 형성한다.
본 실시예에 따른 전자 패널(EP-D)은 제1 폴딩부(FP1)에 배치된 제1 스트레인 감지 패턴(SGP1) 및 제2 폴딩부(FP2)에 배치된 제2 스트레인 감지 패턴(SGP2)을 포함할 수 있다. 제1 스트레인 감지 패턴(SGP1)과 제2 스트레인 감지 패턴(SGP2)은 각각 다른 스트레인 감지 패드들(SSP)에 연결되어 제1 폴딩부(FP1)의 폴딩과 제2 폴딩부(FP2)의 폴딩을 각각 독립적으로 감지할 수 있다.
본 실시예에 따른 전자 패널(EP-D)에 있어서, 제1 폴딩부(FP1)와 제2 폴딩부(FP2)는 폴딩 축들(FX1, FX2)에 대해 각각 상이한 방향으로 폴딩될 수 있다. 예를 들어, 도 12b에 도시된 것과 같이, 제1 폴딩부(FP1)는 전자 패널(EP-D)의 배면이 제1 폴딩 축(FX1)을 감싸는 방향으로 폴딩되고, 제2 폴딩부(FP2)는 전자 패널(EP-D)의 전면(FS)이 제2 폴딩 축(FX2)을 감싸는 방향으로 폴딩될 수 있다. 이에 따라, 제3 평면부(NFP13)는 외부로 노출되고, 제2 평면부(NFP12) 및 제1 평면부(NFP11)와 중첩하는 액티브 영역(AA)의 일부는 외부에서 시인되지 않을 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 폴딩부(FP1)와 제2 폴딩부(FP2) 각각의 폴딩 방향은 독립적으로 제어될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 12c에 도시된 것과 같이, 전자 패널(EP-D1)에 있어서, 제1 폴딩부(FP1) 및 제2 폴딩부(FP2) 각각에 복수의 스트레인 감지 패턴들(SGPs1, SGPs2)이 배치될 수 있다. 도 10c에는 제1 폴딩부(FP1)에 배치된 두 개의 스트레인 감지 패턴들(SGPs1) 및 제2 폴딩부(FP2)에 배치된 세 개의 스트레인 감지 패턴들(SGPs2)이 예시적으로 도시되었다. 본 발명에 따르면, 제1 폴딩부(FP1) 및 제2 폴딩부(FP2) 각각에 배치되는 스트레인 감지 패턴들(SGPs1, SGPs2)의 수, 형상, 및 배열은 독립적으로 설계될 수 있으며, 제1 폴딩부(FP1) 및 제2 폴딩부(FP2) 각각의 폴딩 여부나 폴딩 정도를 용이하게 감지할 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 전자 패널의 사시도들이다. 도 14a 및 도 14b는 본 발명의 일 실시예에 따른 전자 패널의 일부를 도시한 단면도들이다. 도 13a에는 펼쳐진 상태의 전자 패널(EP-B)을 도시하였고, 도 13b에는 폴딩된 상태의 전자 패널(EP-B)을 도시하였다. 도 14a에는 도 13a에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도를 도시하였고, 도 14b에는 전자 패널(EP-B1)의 영역 중 도 13a와 대응되는 영역의 단면도를 도시하였다. 이하, 도 13a 내지 도 14b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 12c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 13a 및 도 13b에 도시된 것과 같이, 전자 패널(EP-B)은 폴딩부(FP), 제1 평면부(NFP1), 제2 평면부(NFP2), 및 벤딩부(BP)를 포함할 수 있다. 폴딩부(FP)는 폴딩 축(FX)을 중심으로 폴딩되어 형상 변형이 발생되는 영역일 수 있다. 벤딩부(BP)는 벤딩축(BX)을 중심으로 벤딩되어 형상 변형이 발생되는 영역일 수 있다. 벤딩에 따른 형상 변형 정도는 폴딩에 따른 형상 변형 정도보다 상대적으로 작을 수 있다.
전자 패널(EP-B)은 전면(FS)이 폴딩 축(FX)을 에워싸는 방향으로 폴딩되고, 배면이 벤딩 축(BX)을 에워싸는 방향으로 벤딩될 수 있다. 이에 따라, 폴딩 방향은 벤딩 방향과 상이하게 나타날 수 있다. 다만, 이는 예시적으로 도시한 것이고, 폴딩 방향과 벤딩 방향은 동일하게 나타날 수도 있다.
도 14a에 도시된 것과 같이, 스트레인 감지 패턴(SGP)과 스트레인 감지 패드(SSP)는 서로 상이한 층 상에 배치될 수 있다. 또한, 스트레인 감지 라인(SSL)은 스트레인 감지 패턴(SGP)과 상이한 층 상에 배치될 수 있다.
구체적으로, 스트레인 감지 패턴(SGP)은 차광 패턴(BP)이 배치된 층과 동일한 층 상에 배치된 실시예로 도시되었다. 이때, 스트레인 감지 라인(SSL)은 제4 절연층(40) 및 제5 절연층(50) 사이에 배치될 수 있다. 스트레인 감지 라인(SSL)은 제1 내지 제4 절연층들(10, 20, 30, 40)을 관통하여 스트레인 감지 패턴(SGP)에 접속될 수 있다.
스트레인 감지 패드(SSP)는 스트레인 감지 라인(SSL)과 동일 층 상에 배치될 수 있다. 본 실시예에서, 스트레인 감지 패드(SSP)는 제4 절연층(40)과 제5 절연층(50) 사이에 배치된다. 제5 절연층(50) 및 제6 절연층(60) 중 일부는 오픈되어 스트레인 감지 패드(SSP)를 외부로 노출시킨다. 오픈된 공간을 통해 미 도시된 회로 기판(CB: 도 1 참조)이 스트레인 감지 패드(SSP)에 접속될 수 있다.
한편, 스트레인 감지 라인(SSL)은 스트레인 감지 패드(SSP)와 별도로 형성될 수 있다. 이에 따라, 스트레인 감지 라인(SSL)의 일부와 스트레인 감지 패드(SSP)는 중첩할 수 있고, 중첩된 영역에서 직접 접촉하여 접속될 수 있다.
한편, 본 실시예에서, 전자 패널(EP-B)은 스트레스 완화 패턴(SNP)을 더 포함할 수 있다. 스트레스 완화 패턴(SNP)은 제1 내지 제4 절연층(10, 20, 30, 40) 중 일부가 제거되어 베이스 기판(BS)을 오픈시킨 영역에 배치될 수 있다. 스트레인 감지 라인(SSL)은 스트레스 완화 패턴(SNP) 상에 배치될 수 있다. 본 실시예에서, 스트레인 완화 패턴(SNP)은 벤딩부(BP)에 배치될 수 있다.
스트레인 완화 패턴(SNP)은 제1 내지 제4 절연층들(10, 20, 30, 40)에 비해 상대적으로 연성이 높은 물질을 포함할 수 있고, 유기물을 포함할 수 있다. 이에 따라, 벤딩부(BP)의 벤딩이 용이하게 이루어지도록 하고, 벤딩부(BP)에 가해지는 벤딩 스트레스가 완화될 수 있다. 본 발명에 따르면, 스트레인 감지 라인(SSL)이 스트레인 완화 패턴(SNP) 상에 배치됨으로써, 벤딩 스트레스에 따른 스트레인 감지 라인(SSL)의 손상이 방지될 수 있다.
또는, 도 14b에 도시된 것과 같이, 전자 패널(EP-B1)은 복수의 스트레인 감지 라인들(SSL1, SSL2)을 포함하는 스트레인 감지 라인(SSL-1)을 포함할 수 있다. 스트레인 감지 라인들(SSL1, SSL2) 중 제1 감지 라인(SSL1)은 제4 절연층(40) 및 제5 절연층(50) 사이에 배치되고, 스트레스 완화 패턴(SNP) 상에 배치될 수 있다. 제1 감지 라인(SSL1)은 제1 내지 제4 절연층들(10, 20, 30, 40)을 관통하여 스트레인 감지 패턴(SGP)에 접속된다.
한편, 본 실시예에서, 스트레인 감지 패드(SSP-1)는 제1 감지 라인(SSL1)과 일체로 형성될 수 있다. 즉, 제1 감지 라인(SSL1) 중 제5 절연층(50) 및 제6 절연층(60)으로부터 오픈된 영역이 스트레인 감지 패드(SSP-1)로 정의될 수 있다. 본 발명에 따르면, 제1 감지 라인(SSL1)과 스트레인 감지 패드(SSP-1)가 동시에 형성될 수 있어 공정이 단순화되고 공정 비용이 감소될 수 있다.
스트레인 감지 라인들(SSL1, SSL2) 중 제2 감지 라인(SSL2)은 제5 절연층(50) 및 제6 절연층(60) 사이에 배치될 수 있다. 제2 감지 라인(SSL2)은 제5 절연층(50)을 관통하여 제1 감지 라인(SSL1)에 접속될 수 있다.
제1 감지 라인(SSL1)과 제2 감지 라인(SSL2)은 벤딩부(BP)에 배치될 수 있다. 이에 따라, 벤딩부(BP)에 가해지는 벤딩 스트레스로 인해 제1 감지 라인(SSL1)과 제2 감지 라인(SSL2) 중 어느 하나가 손상되더라도, 나머지 다른 하나의 감지 라인을 통해 스트레인 감지 패드(SSP-1)와 스트레인 감지 패턴(SGP)이 전기적으로 연결될 수 있으므로, 신뢰성이 향상될 수 있다.
본 발명에 따르면, 벤딩부(BP)를 더 포함하더라도, 벤딩 스트레스에 따른 스트레인 감지 센서의 신뢰성이 향상되도록 설계될 수 있다. 이에 따라, 벤딩이 발생되는 전자 패널(EP-B)에 있어서도 폴딩 정도에 대해 용이하게 감지할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
EP: 전자 패널 SGP: 스트레인 감지 패턴
FP: 폴딩부 FX: 폴딩 축

Claims (29)

  1. 평면부 및 상기 평면부의 일 측에 연결되어 일 방향을 따라 연장된 폴딩축을 중심으로 폴딩되는 폴딩부를 포함하고, 상기 폴딩축에 평행한 평면상에서 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 전면을 포함하는 베이스 기판;
    상기 전면 상에 배치되고 상기 액티브 영역에 배치된 복수의 화소들;
    상기 화소들을 커버하는 봉지층;
    상기 전면 상에 배치되고 상기 폴딩부 중 상기 액티브 영역과 중첩되는 영역에 배치된 스트레인 감지 패턴; 및
    상기 주변 영역에 배치된 복수의 화소 패드들을 포함하고,
    상기 스트레인 감지 패턴은 상기 베이스 기판과 상기 봉지층 사이에 배치되는 전자 장치.
  2. 제1 항에 있어서,
    상기 화소들 각각은,
    상기 베이스 기판 상에 배치된 복수의 박막 트랜지스터들; 및
    상기 박막 트랜지스터들 상에 배치되어 상기 박막 트랜지스터들 중 적어도 어느 하나에 연결되고, 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 유기발광소자를 포함하고,
    상기 박막 트랜지스터들 중 적어도 어느 하나는,
    반도체 패턴, 상기 반도체 패턴과 절연 교차하는 제어 전극, 상기 반도체 패턴의 일 측에 접속된 입력 전극, 상기 입력 전극으로부터 이격되고 상기 반도체 패턴의 타 측에 접속된 출력 전극, 및 상기 반도체 패턴을 사이에 두고 상기 제어 전극으로부터 이격된 차광 패턴을 포함하는 전자 장치.
  3. 제2 항에 있어서,
    상기 스트레인 감지 패턴은, 차광 패턴과 동일한 층 상에 배치된 전자 장치.
  4. 제3 항에 있어서,
    상기 차광 패턴은 도전성 물질을 포함하고,
    상기 스트레인 감지 패턴은 상기 차광 패턴과 동일한 물질을 포함하는 전자 장치.
  5. 제4 항에 있어서,
    상기 차광 패턴은 상기 제어 전극에 접속된 전자 장치.
  6. 제4 항에 있어서,
    상기 차광 패턴은 전원 전압을 수신하는 전자 장치.
  7. 제3 항에 있어서,
    상기 차광 패턴은 절연 물질을 포함하고,
    상기 스트레인 감지 패턴은 상기 차광 패턴과 상이한 물질을 포함하는 전자 장치.
  8. 제2 항에 있어서,
    상기 스트레인 감지 패턴은 상기 제어 전극, 상기 입력 전극, 상기 출력 전극, 및 상기 제1 전극 중 적어도 어느 하나와 동일 층 상에 배치되는 전자 장치.
  9. 제2 항에 있어서,
    상기 화소들의 발광층들은 평면상에서 서로 이격된 복수의 발광 영역들을 정의하고,
    상기 스트레인 감지 패턴은 상기 발광 영역들과 평면상에서 비 중첩하는 전자 장치.
  10. 제9 항에 있어서,
    상기 스트레인 감지 패턴은 복수로 제공되고,
    상기 복수의 스트레인 감지 패턴은 서로 상이한 형상을 가진 전자 장치.
  11. 제1 항에 있어서,
    상기 주변 영역에 배치되고 상기 화소 패드들로부터 이격된 스트레인 감지 패드;
    상기 화소들과 상기 화소 패드들을 연결하는 복수의 신호 라인들; 및
    상기 스트레인 감지 패턴과 상기 스트레인 감지 패드를 연결하는 스트레인 감지 라인을 더 포함하는 전자 장치.
  12. 제11 항에 있어서,
    상기 신호 라인들은
    상기 화소들 각각에 게이트 전압들을 제공하는 복수의 게이트 라인들;
    상기 화소들 각각에 데이터 전압들을 제공하는 복수의 데이터 라인들; 및
    상기 화소들 각각에 전원 전압들을 제공하는 복수의 전원 라인들을 포함하고,
    상기 스트레인 감지 패턴은 상기 신호 라인들 중 어느 하나와 동일 층 상에 배치되는 전자 장치.
  13. 제12 항에 있어서,
    상기 스트레인 감지 패턴과 상기 스트레인 감지 패드는 서로 상이한 층 상에 배치되는 전자 장치.
  14. 제12 항에 있어서,
    상기 스트레인 감지 라인은, 절연층을 사이에 두고 상기 스트레인 감지 패턴 또는 상기 스트레인 감지 패드로부터 이격되고,
    상기 스트레인 감지 라인은, 상기 절연층을 관통하여 상기 스트레인 감지 패턴 또는 상기 스트레인 감지 패드에 접속되는 전자 장치.
  15. 제12 항에 있어서,
    상기 스트레인 감지 라인은 절연층을 사이에 두고 이격된 복수의 라인들을 포함하고,
    상기 라인들은 상기 절연층을 관통하여 연결되는 전자 장치.
  16. 제15 항에 있어서,
    상기 베이스 기판은 상기 일 방향에 교차하는 방향을 따라 상기 폴딩부로부터 이격되고, 상기 폴딩 축과 평행한 벤딩 축을 중심으로 벤딩되는 벤딩부를 더 포함하고,
    상기 스트레인 감지 라인은 상기 벤딩부를 경유하여 상기 스트레인 감지 패드에 연결되는 전자 장치.
  17. 제12 항에 있어서,
    상기 스트레인 감지 패턴과 상기 스트레인 감지 패드는 서로 동일한 층 상에 배치되는 전자 장치.
  18. 제12 항에 있어서,
    상기 화소 패드들은 상기 주변 영역 중 상기 평면부에 배치되고, 상기 스트레인 감지 패드는 상기 주변 영역 중 상기 폴딩부에 배치되는 전자 장치.
  19. 제1 항에 있어서,
    상기 폴딩부는 상기 일 방향에 교차하는 방향을 따라 배열된 복수로 구비되고,
    상기 스트레인 감지 패턴은 복수로 제공되어 상기 복수의 폴딩부들 각각에 배치되는 전자 장치.
  20. 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 전면을 포함하는 베이스 기판;
    상기 전면 상에 배치되고 상기 액티브 영역에 배치되고, 반도체 패턴, 복수의 도전 패턴들, 및 복수의 절연층들을 포함하는 화소층;
    상기 화소층 상에 배치되고, 터치 센서를 포함하는 터치 감지층;
    상기 전면 상에 배치되고 상기 액티브 영역에 배치된 스트레인 감지 패턴; 및
    상기 주변 영역에 배치되고, 상기 스트레인 감지 패턴과 전기적으로 연결된 스트레인 감지 패드를 포함하고,
    상기 스트레인 감지 패턴은 상기 화소층의 도전 패턴들 및 상기 터치 센서 중 어느 하나와 동일한 층 상에 배치되는 전자 장치.
  21. 제20 항에 있어서,
    상기 도전 패턴들은 상기 반도체 패턴에 중첩하는 제어 전극, 상기 반도체 패턴을 사이에 두고 상기 제어 전극으로부터 이격된 차광 패턴, 상기 반도체 패턴의 일 측에 접속된 입력 전극, 및 상기 반도체 패턴의 타 측에 접속된 출력 전극을 포함하고,
    상기 스트레인 감지 패턴은 상기 도전 패턴들 중 동일 층 상에 배치된 도전 패턴으로부터 평면상에서 이격되는 전자 장치.
  22. 제20 항에 있어서,
    상기 액티브 영역은 평면상에서 이격된 복수의 발광 영역들 및 상기 발광 영역들에 인접한 비 발광 영역을 포함하고,
    상기 스트레인 감지 패턴은 상기 비 발광 영역에 중첩하고 상기 발광 영역들로부터 이격된 전자 장치.
  23. 평면상에서 복수의 발광 영역들을 포함하는 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역으로 구분되고, 복수의 신호 배선들을 포함하는 전자 패널;
    상기 액티브 영역에 배치된 스트레인 감지 패턴; 및
    상기 주변 영역에 배치되고, 상기 스트레인 감지 패턴과 전기적으로 연결되는 스트레인 감지 패드를 포함하고,
    상기 스트레인 감지 패턴은 상기 신호 배선들 중 어느 하나와 동일 층 상에 배치되고 동일한 물질을 포함하는 전자 장치.
  24. 제23 항에 있어서,
    상기 신호 배선들은,
    일 방향을 따라 연장된 게이트 라인;
    상기 일 방향과 교차하는 방향을 따라 연장된 데이터 라인; 및
    상기 게이트 라인 및 상기 데이터 라인과 절연된 전원 라인을 포함하는 전자 장치.
  25. 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판;
    상기 액티브 영역에서 서로 이격되어 배치되고, 각각이 박막 트랜지스터, 표시 소자, 및 상기 박막 트랜지스터 하 측에 배치되어 평면상에서 상기 박막 트랜지스터와 중첩하는 하부 도전층을 포함하는 복수의 화소들;
    상기 액티브 영역에 배치되고 상기 화소들 중 둘 이상의 화소들에 인접하도록 연장된 크랙 감지 패턴; 및
    상기 주변 영역에 배치되고 상기 크랙 감지 패턴과 전기적으로 연결되는 크랙 감지 패드를 포함하고,
    상기 크랙 감지 패턴은 상기 하부 도전층과 동일한 층 상에 배치된 전자 장치.
  26. 제25 항에 있어서,
    상기 박막 트랜지스터는,
    반도체 패턴;
    상기 반도체 패턴을 사이에 두고 상기 하부 도전층으로부터 이격된 제어 전극;
    상기 반도체 패턴의 일 측에 접속된 입력 전극; 및
    상기 반도체 패턴의 타 측에 접속된 출력 전극을 포함하는 전자 장치.
  27. 제26 항에 있어서,
    상기 하부 도전층은 상기 제어 전극과 동일한 전압을 제공받는 전자 장치.
  28. 제26 항에 있어서,
    상기 하부 도전층은 상기 입력 전극과 동일한 전압을 제공받는 전자 장치.
  29. 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판;
    상기 액티브 영역에서 서로 이격되어 배치되고, 각각이 박막 트랜지스터 및 표시 소자를 포함하는 복수의 화소들;
    상기 베이스 기판에 배치된 스트레인 감지 패턴; 및
    상기 베이스 기판에 배치되고 상기 스트레인 감지 패턴으로부터 이격된 크랙 감지 패턴을 포함하고,
    상기 스트레인 감지 패턴과 상기 크랙 감지 패턴은 상기 액티브 영역에 배치되고, 동일 층 상에 배치된 전자 장치.
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