KR102467760B1 - Variable low resistance line non-volatile memory device and operating method thereof - Google Patents

Variable low resistance line non-volatile memory device and operating method thereof Download PDF

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KR102467760B1
KR102467760B1 KR1020200185219A KR20200185219A KR102467760B1 KR 102467760 B1 KR102467760 B1 KR 102467760B1 KR 1020200185219 A KR1020200185219 A KR 1020200185219A KR 20200185219 A KR20200185219 A KR 20200185219A KR 102467760 B1 KR102467760 B1 KR 102467760B1
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손종화
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브이메모리 주식회사
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H01L27/2436—

Abstract

본 발명의 일 실시예는 변동 저저항 라인 메모리 소자 및 이의 동작 방법으로서, 자발 분극성 재료를 포함하는 베이스와, 상기 베이스에 인접하도록 배치된 게이트와, 상기 게이트를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스에 형성되고 서로 다른 방향의 분극을 갖는 적어도 두 개의 분극 영역과, 선택적으로 상기 서로 다른 방향의 분극을 갖는 분극 영역들의 경계에 대응하는 변동 저저항 라인과, 상기 변동 저저항 라인에 접하도록 위치하는 제1 전극과, 상기 변동 저저항 라인에 접하도록 위치하는 제2 전극을 포함하고, 상기 변동 저저항 라인은 상기 베이스의 영역 중 상기 변동 저저항 라인과 인접한 다른 영역보다 전기적 저항이 낮은 영역으로 형성되는 메모리 소자 및 이의 동작 방법을 개시한다.An embodiment of the present invention is a variable low-resistance line memory device and an operating method thereof, comprising a base including a spontaneously polarizable material, a gate disposed adjacent to the base, and applying an electric field to the base through the gate. at least two polarization regions formed on the base and having polarization in different directions, and optionally a variable low-resistance line corresponding to a boundary of the polarization regions having polarization in different directions, and contacting the variable low-resistance line. and a first electrode positioned in contact with the variable low-resistance line, wherein the variable low-resistance line is a region of the base having a lower electrical resistance than other regions adjacent to the variable low-resistance line. Disclosed is a memory device formed of and a method of operating the same.

Description

변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법{Variable low resistance line non-volatile memory device and operating method thereof}Variable low resistance line non-volatile memory device and operating method thereof

개시된 실시예들은 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법에 관한 것이다.The disclosed embodiments relate to a variable low-resistance line non-volatile memory device and an operating method thereof.

기술의 발전 및 사람들의 생활의 편의에 대한 관심이 증가함에 따라 다양한 전자 제품에 대한 개발 시도가 활발해지고 있다.As technology advances and people's interest in the convenience of life increases, attempts to develop various electronic products are becoming more active.

또한 이러한 전자 제품은 갈수록 소형화되고 있고 집적화되고 있으며, 사용되는 장소가 광범위하게 증가하고 있다.In addition, these electronic products are increasingly being miniaturized and integrated, and the places where they are used are increasing widely.

이러한 전자 제품은 다양한 전기 소자를 포함하고, 예를 들면 CPU, 메모리, 기타 다양한 전기 소자를 포함한다. 이러한 전자 소자들은 다양한 종류의 전기 회로를 포함할 수 있다.These electronic products include various electrical devices, for example, CPUs, memories, and other various electrical devices. These electronic devices may include various types of electrical circuits.

예를 들면 컴퓨터, 스마트폰 뿐만 아니라 IoT를 위한 가정용 센서 소자, 인체 공학용 바이오 전자 소자 등 다양한 분야의 제품에 전기 소자가 사용된다.For example, electrical devices are used in products in various fields, such as computers, smart phones, home sensor devices for IoT, and bio-electronic devices for ergonomics.

최근의 기술 발달 속도와 사용자들의 생활 수준의 급격한 향상에 따라 이러한 전기 소자의 사용과 응용 분야가 급격하게 늘어나 그 수요도 이에 따라 증가하고 있다.With the recent speed of technological development and the rapid improvement of users' living standards, the use and application fields of these electric devices are rapidly increasing, and the demand for them is also increasing accordingly.

이러한 추세에 따라 흔히 사용하고 있는 다양한 전기 소자들에 쉽고 빠르게 적용하는 전기 회로를 구현하고 제어하는데 한계가 있다.In accordance with this trend, there is a limit to implementing and controlling an electric circuit that can be easily and quickly applied to various electric devices that are commonly used.

한편, 메모리 소자, 특히 비휘발성 메모리 소자는 컴퓨터 뿐 아니라, 카메라, 통신기기 등 다양한 전자 장치의 정보 기억 및/또는 처리 장치로서 폭넓게 이용되고 있다.Meanwhile, memory devices, particularly non-volatile memory devices, are widely used as information storage and/or processing devices of various electronic devices such as computers, cameras, and communication devices.

이러한 메모리 소자는, 특히 수명과 속도의 면에서 많은 개발이 이루어지고 있는 데, 대부분의 과제는 메모리 수명과 속도의 확보에 있으나, 각 메모리 소자의 특수한 한계로 인해 한계가 있는 상황이다.These memory devices are being developed particularly in terms of lifespan and speed. Most of the tasks are to secure memory lifespan and speed, but there are limitations due to the special limitations of each memory device.

기존의 실리콘계 메모리 소자에 대한 연구에 더하여 최근에는 강유전체 메모리(Fe-RAM), 저항 변화 메모리(ReRAM), 상 변화 메모리(P-RAM), 등이 차세대 메모리로 연구되고 있다.In addition to studies on conventional silicon-based memory devices, ferroelectric memories (Fe-RAM), resistive memory (ReRAM), phase change memories (P-RAM), and the like have recently been studied as next-generation memories.

강유전체 메모리는 종래의 DRAM과 유사한 원리를 이용하는 데, 캐패시터 중간의 유전막으로 강유전체를 사용하는 것으로, 강유전체에 전계를 인가하면 캐패시터에 전하가 축적된다. 이러한 강유전체 메모리는 소자의 고집적화에 따라 강유전체 분극을 활용해야 함으로 축전기의 크기를 작게 하는 것에는 한계가 있다. 이에 따라 메모리 소자의 크기를 일정크기 이하로 줄일 수 없으므로 데이타 저장용량에 있어서 한계를 가진다.The ferroelectric memory uses a principle similar to that of the conventional DRAM. A ferroelectric is used as a dielectric film in the middle of a capacitor. When an electric field is applied to the ferroelectric, electric charges are accumulated in the capacitor. Such a ferroelectric memory has limitations in reducing the size of a capacitor because ferroelectric polarization must be utilized according to the high integration of devices. Accordingly, since the size of the memory device cannot be reduced below a certain size, the data storage capacity is limited.

저항 변화 메모리는 금속의 이온화 또는 산소 결핍에 의해 스위칭 특성이 일어나도록 하는 것인 데, 결국 저항 변화를 위해 물질의 변화가 이루어져야 하기 때문에 소자의 열화 문제 등이 생길 수 있다.In the resistance change memory, switching characteristics are caused by ionization of metal or lack of oxygen. In the end, since a material must be changed to change resistance, problems such as deterioration of the device may occur.

상 변화 메모리는 Ge-Sb-Te계의 상변화막의 비저항이 비정질 상태와 결정 상태에서 서로 다른 점을 이용하는 것으로, 물질의 상 변화를 이용하는 것인 만큼 역시 장시간 사용에 따른 소자의 열화 문제가 발생될 수 있다. Phase change memory uses the difference in specific resistance of Ge-Sb-Te-based phase-change films in amorphous and crystalline states. can

상기와 같은 종래의 차세대 메모리 소자들의 경우 소자의 집적도 문제, 소자의 수명 문제, 및/또는 메모리 속도의 한계 등 여전히 많은 한계들을 갖고 있는 상황이다.In the case of the conventional next-generation memory devices as described above, there are still many limitations such as device integration problems, device lifespan problems, and/or memory speed limitations.

본 발명의 실시예는, 상기와 같은 문제, 한계 및/또는 필요를 해결하기 위한 것으로, 데이터의 보존 기간이 길고, 메모리 속도가 높으며, 소자 집적도를 향상시킬 수 있는 메모리 소자 및 이의 동작 방법을 제공하는 데에 목적이 있다.Embodiments of the present invention are to solve the above problems, limitations and / or needs, to provide a memory device and its operating method capable of providing a long data retention period, high memory speed, and improved device integration. has a purpose to

상기와 같은 목적을 달성하기 위하여, 본 발명의 실시예는, 자발 분극성 재료를 포함하는 베이스와, 상기 베이스에 인접하도록 배치된 복수의 게이트와, 상기 게이트를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스에 형성되고 서로 다른 방향의 분극을 갖는 복수의 분극 영역과, 상기 각 게이트에 이격되도록 위치하는 복수의 제1 전극과, 상기 각 게이트 및 제1 전극에 이격되도록 위치하는 복수의 제2 전극과, 선택적으로 상기 서로 다른 방향의 분극을 갖는 분극 영역들의 경계에 대응하고, 상기 각 제1 전극과 각 제2 전극을 전기적으로 및 선택적으로 연결하도록 구비된 변동 저저항 라인을 포함하고, 상기 변동 저저항 라인은 상기 베이스의 영역 중 상기 변동 저저항 라인과 인접한 다른 영역보다 전기적 저항이 낮은 영역으로 형성되는 비휘발성 메모리 소자를 제공할 수 있다.In order to achieve the above object, an embodiment of the present invention provides a base including a spontaneously polarizable material, a plurality of gates disposed adjacent to the base, and applying an electric field to the base through the gate to A plurality of polarization regions formed on a base and having polarizations in different directions, a plurality of first electrodes positioned to be spaced apart from each of the gates, and a plurality of second electrodes positioned to be spaced apart from each of the gates and the first electrode; , optionally comprising a variable low-resistance line provided to electrically and selectively connect each of the first electrodes and each of the second electrodes, corresponding to boundaries of the polarization regions having polarizations in different directions; The resistance line may be formed in a region of the base having a lower electrical resistance than other regions adjacent to the variable low-resistance line.

또 다른 실시예에 따르면, 상기 제1 전극과 상기 제2 전극은 서로 쌍을 이루도록 대응될 수 있다.According to another embodiment, the first electrode and the second electrode may correspond to each other to form a pair.

또 다른 실시예에 따르면, 상기 변동 저저항 라인은 상기 제1 전극과 제2 전극의 쌍 사이에서 선택적으로 이동 가능하도록 구비될 수 있다.According to another embodiment, the variable low-resistance line may be provided to be selectively movable between the pair of the first electrode and the second electrode.

또 다른 실시예에 따르면, 상기 분극 영역은, 제1 방향의 분극을 갖는 제1 영역과, 선택적으로 상기 제1 방향과 다른 제2 방향의 분극을 갖는 제2 영역을 포함하고, 상기 제1 영역과 제2 영역은 선택적으로 변경될 수 있다.According to another embodiment, the polarization region includes a first region having a polarization in a first direction, and optionally a second region having a polarization in a second direction different from the first direction, wherein the first region and the second region may be selectively changed.

또 다른 실시예에 따르면, 상기 베이스는 강유전성 재료를 포함할 수 있다.According to another embodiment, the base may include a ferroelectric material.

또 다른 실시예에 따르면, 상기 변동 저저항 라인은 상기 게이트를 통하여 인가된 전기장이 제거되어도 유지될 수 있다.According to another embodiment, the variable low-resistance line may be maintained even when an electric field applied through the gate is removed.

본 발명의 다른 실시예는 또한, 자발 분극성 재료를 포함하는 베이스와, 상기 베이스에 인접하도록 배치된 제1 게이트 및 제2 게이트와, 상기 제1 및 제2 게이트에 이격되고 상기 베이스에 접하도록 배치되는 복수의 제1 전극 및 복수의 제2 전극을 포함하는 비휘발성 메모리 소자에 대하여, 상기 베이스에 제1 방향의 분극을 갖는 제1 분극 영역을 형성하는 단계와, 상기 제1 게이트를 통하여 상기 베이스에 제1 전압을 인가하여, 상기 제1 분극 영역 중 상기 제1 게이트에 인접하게 상기 제1 방향과 다른 제2 방향의 분극을 갖는 제2 분극 영역을 형성하는 단계와, 상기 제1 게이트를 통하여 상기 베이스에 상기 제1 전압을 제1 시간 동안 유지하여 상기 제2 분극 영역을 성장시켜, 상기 제1 분극 영역과 제2 분극 영역의 사이에 위치하고 상기 제1 전극 중 하나 및 상기 제2 전극 중 하나와 각각 전기적으로 연결된 변동 저저항 라인을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 동작 방법을 제공할 수 있다.Another embodiment of the present invention also provides a base comprising a spontaneously polarizable material, a first gate and a second gate disposed adjacent to the base, spaced apart from the first and second gates and in contact with the base. forming a first polarization region having a polarization in a first direction on the base of a nonvolatile memory device including a plurality of first electrodes and a plurality of second electrodes; forming a second polarization region having a polarization in a second direction different from the first direction adjacent to the first gate in the first polarization region by applying a first voltage to a base; The first voltage is maintained at the base for a first time to grow the second polarization region, which is located between the first polarization region and the second polarization region and is located between one of the first electrode and the second electrode. It is possible to provide a method of operating a non-volatile memory device including forming variable low-resistance lines electrically connected to each other.

또 다른 실시예에 따르면, 상기 제2 게이트를 통하여 상기 베이스에 제2 전압을 제2 시간 동안 인가하여 상기 제1 분극 영역 중 상기 제2 게이트에 인접한 제1 분극 영역을 상기 제2 분극 영역으로 성장시켜, 상기 변동 저저항 라인을 상기 제1 전극 중 하나 및 상기 제2 전극 중 하나와 각각 전기적으로 연결되도록 하는 단계를 더 포함할 수 있다.According to another embodiment, a first polarization region adjacent to the second gate among the first polarization region is grown into the second polarization region by applying a second voltage to the base through the second gate for a second time period. The method may further include electrically connecting the variable low-resistance line to one of the first electrodes and one of the second electrodes, respectively.

또 다른 실시예에 따르면, 상기 제1 게이트를 통하여 상기 베이스에 상기 제1 전압을 제3 시간 동안 인가하여 상기 제2 분극 영역 중 상기 제1 게이트에 인접한 제2 분극 영역을 상기 제1 분극 영역으로 성장시켜, 상기 변동 저저항 라인을 상기 제1 전극 중 하나 및 상기 제2 전극 중 하나와 각각 전기적으로 연결되도록 하는 단계를 더 포함할 수 있다.According to yet another embodiment, the first voltage is applied to the base through the first gate for a third time so that a second polarization region adjacent to the first gate among the second polarization regions is converted to the first polarization region. The method may further include growing and electrically connecting the variable low-resistance line to one of the first electrodes and one of the second electrodes, respectively.

또 다른 실시예에 따르면, 상기 제1 게이트를 통하여 상기 베이스에 제2 전압을 인가하여, 제1 게이트에 인접한 제2 분극 영역을 상기 제1 방향의 분극을 갖는 제1 분극 영역으로 변환하는 단계와, 상기 제1 게이트를 통하여 상기 베이스에 상기 제2 전압을 제4 시간 동안 유지하여 상기 제1 분극 영역을 성장시켜, 상기 제1 분극 영역이 상기 변동 저저항 라인을 지나도록 하는 단계를 더 포함할 수 있다.According to another embodiment, applying a second voltage to the base through the first gate to convert a second polarization region adjacent to the first gate into a first polarization region having a polarization in the first direction; and maintaining the second voltage on the base through the first gate for a fourth time to grow the first polarization region so that the first polarization region passes the variable low-resistance line. can

또 다른 실시예에 따르면, 상기 제2 게이트를 통하여 상기 베이스에 제2 전압 제5 시간 동안 인가하여, 제2 게이트에 인접한 제1 분극 영역을 상기 제2 분극 영역의 방향으로 성장시키고, 상기 변동 저저항 라인이 상기 제1 전극 및 제2 전극과 연결되지 않도록 하는 단계를 더 포함할 수 있다.According to another embodiment, a second voltage is applied to the base through the second gate for a fifth time to grow a first polarization region adjacent to the second gate in a direction of the second polarization region, and The method may further include preventing a resistance line from being connected to the first electrode and the second electrode.

전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.Other aspects, features and advantages other than those described above will become apparent from the following drawings, claims and detailed description of the invention.

상기한 바와 같은 본 발명의 실시예들에 따르면, 데이터의 보존 기간이 길고, 메모리 속도가 빠르며, 소자 집적도를 향상시킬 수 있는 메모리 소자를 제공할 수 있다.According to the embodiments of the present invention as described above, it is possible to provide a memory device having a long data retention period, high memory speed, and improved device integration.

또한, 복수 종류의 데이터에 대한 기록이 저장 가능해 지기 때문에 소자의 집적도를 더욱 높일 수 있다.In addition, since it is possible to record a plurality of types of data, the degree of integration of elements can be further increased.

도 1은 본 발명의 일 실시예에 관한 전자 소자를 도시한 개략적인 평면도이다.
도 2는 도 1의 I-I선을 따라 절취한 단면도이다.
도 3은 도 2의 K의 확대도이다.
도 4a 내지 도 4c는 도 1의 전자 소자 관련, 전류 경로 범위 제어 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 관한 메모리 소자를 도시한 개략적인 평면도이다.
도 6은 도 5의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 관한 메모리 소자를 도시한 개략적인 평면도이다.
도 8은 도 7의 III-III선을 따라 절취한 단면도이다.
도 9는 제1 분극 영역과 변동 저저항 라인의 전압 및 전류 관계를 도시한 그래프이다.
도 10은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 11은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 12는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 13은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 14는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 15는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.
도 16은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.
도 17은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.
도 18은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.
도 19는 도 18의 IV-IV선을 따라 절취한 단면도이다.
도 20a 내지 도 20d는 도 18의 메모리 소자 관련, 전류 경로 범위 제어 방법을 설명하기 위한 도면이다.
도 21은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.
도 22는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.
도 23a 내지 도 23f는 도 22의 메모리 소자의 동작 방법을 설명하기 위한 도면들이다.1 is a schematic plan view showing an electronic device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line II of FIG. 1 .
FIG. 3 is an enlarged view of K in FIG. 2 .
4A to 4C are diagrams for explaining a method for controlling a current path range in relation to the electronic device of FIG. 1 .
5 is a schematic plan view illustrating a memory device according to an exemplary embodiment of the present invention.
6 is a cross-sectional view taken along line II-II of FIG. 5;
7 is a schematic plan view illustrating a memory device according to another exemplary embodiment of the present invention.
8 is a cross-sectional view taken along line III-III of FIG. 7 .
9 is a graph showing a relationship between voltage and current between a first polarization region and a variable low-resistance line.
10 is a cross-sectional view of a variable low-resistance line memory device according to another exemplary embodiment.
11 is a cross-sectional view of a variable low-resistance line memory device according to another exemplary embodiment.
12 is a cross-sectional view of a variable low-resistance line memory device according to another exemplary embodiment.
13 is a cross-sectional view of a variable low resistance line memory device according to another exemplary embodiment.
14 is a cross-sectional view of a variable low resistance line memory device according to another exemplary embodiment.
15 is a plan view of a variable low resistance line memory device according to another exemplary embodiment.
16 is a plan view of a variable low resistance line memory device according to another exemplary embodiment.
17 is a plan view of a variable low resistance line memory device according to another exemplary embodiment.
18 is a plan view of a variable low-resistance line memory device according to another exemplary embodiment.
19 is a cross-sectional view taken along line IV-IV of FIG. 18;
20A to 20D are diagrams for explaining a method of controlling a current path range in relation to the memory device of FIG. 18 .
21 is a plan view of a variable low resistance line memory device according to another exemplary embodiment.
22 is a plan view of a variable low resistance line memory device according to another exemplary embodiment.
23A to 23F are diagrams for explaining a method of operating the memory device of FIG. 22 .

이하 첨부된 도면들에 도시된 본 발명에 관한 실시예를 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.Hereinafter, the configuration and operation of the present invention will be described in detail with reference to embodiments of the present invention shown in the accompanying drawings.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다. Since the present invention can apply various transformations and have various embodiments, specific embodiments will be illustrated in the drawings and described in detail in the detailed description. Effects and features of the present invention, and methods for achieving them will become clear with reference to the embodiments described later in detail together with the drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various forms.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, and when describing with reference to the drawings, the same or corresponding components are assigned the same reference numerals, and overlapping descriptions thereof will be omitted. .

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. In the following embodiments, terms such as first and second are used for the purpose of distinguishing one component from another component without limiting meaning.

이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. In the following examples, expressions in the singular number include plural expressions unless the context clearly dictates otherwise.

이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. In the following embodiments, terms such as include or have mean that features or components described in the specification exist, and do not preclude the possibility that one or more other features or components may be added.

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. In the drawings, the size of components may be exaggerated or reduced for convenience of description. For example, since the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of description, the present invention is not necessarily limited to the illustrated bar.

이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다. In the following embodiments, the x-axis, y-axis, and z-axis are not limited to the three axes of the Cartesian coordinate system, and may be interpreted in a broad sense including these. For example, the x-axis, y-axis, and z-axis may be orthogonal to each other, but may refer to different directions that are not orthogonal to each other.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다. When an embodiment is otherwise implementable, a specific process sequence may be performed differently from the described sequence. For example, two processes described in succession may be performed substantially simultaneously, or may be performed in an order reverse to the order described.

도 1은 본 발명의 일 실시예에 따른 전기장을 이용한 전류 경로 범위 제어 방법을 구체적으로 설명하기 위한 평면도이고, 도 2는 도 1의 I-I선을 따라 절취한 단면도이고, 도 3은 도 2의 K 부분의 확대도이다.1 is a plan view for specifically explaining a method for controlling a current path range using an electric field according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along line II in FIG. 1, and FIG. 3 is K in FIG. This is an enlarged view of the part.

도 1 및 도 2을 참조하면 본 실시예의 전자 소자(10)는 활성층(11), 인가 전극(12), 변동 저저항 라인(VL)을 포함할 수 있다.Referring to FIGS. 1 and 2 , the electronic device 10 of this embodiment may include an active layer 11 , an applied electrode 12 , and a variable low resistance line VL.

활성층(11)은 자발 분극성 재료를 포함할 수 있다. 예를 들면 활성층(11)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(11)은 전기장의 존재 시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.The active layer 11 may include a spontaneously polarizable material. For example, the active layer 11 may include an insulating material and a ferroelectric material. That is, the active layer 11 may include a material having spontaneous electric polarization (electric dipole) that can be reversed in the presence of an electric field.

선택적 실시예로서 활성층(11)은 페로브스카이트 계열 물질을 포함할 수 있고, 예를 들면 BaTiO3 , SrTiO3 , BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.As an optional embodiment, the active layer 11 may include a perovskite-based material, for example, BaTiO 3 , SrTiO 3 , BiFe3, PbTiO3, PbZrO3, and SrBi2Ta2O9.

또한 다른 예로서 활성층(11)은 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 활성층(11)은 CH3NH3PbI3, CH3NH3PbIxCl3 -x, MAPbI3 , CH3NH3PbIxBr3-x, CH3NH3PbClxBr3 -x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3 -x, HC(NH2)2PbIxBr3 -x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1- yPbI3, (CH3NH3)(HC(NH2)2)1- yPbIxCl3 -x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1- yPbClxBr3 -x　(0=x, y≤=1)를 포함할 수 있다.In addition, as another example, the active layer 11 has an ABX3 structure, A may include an alkyl group of CnH2n+1, and at least one material selected from inorganic materials such as Cs and Ru capable of forming a perovskite solar cell structure, and B may include one or more materials selected from the group consisting of Pb, Sn, Ti, Nb, Zr, and Ce, and X may include a halogen material. As a specific example, the active layer 11 may include CH 3 NH 3 PbI 3 , CH 3 NH 3 PbI x Cl 3 -x , MAPbI 3 , CH 3 NH 3 PbI x Br 3-x , CH 3 NH 3 PbClxBr 3 -x , HC (NH 2 ) 2 PbI 3 , HC(NH 2 ) 2 PbI x Cl 3 -x , HC(NH 2 ) 2 PbI x Br 3 -x , HC(NH 2 ) 2 PbCl x Br 3-x , (CH 3 NH 3 )(HC(NH 2 ) 2 ) 1 - y PbI 3 , (CH 3 NH 3 )(HC(NH 2 ) 2 ) 1 - y PbI x Cl 3 -x , (CH 3 NH 3 )(HC( NH 2 ) 2 ) 1-y PbI x Br 3-x , or (CH 3 NH 3 )(HC(NH 2 ) 2 ) 1 - y PbCl x Br 3 -x (0=x, y≤=1) can include

기타 다양한 강유전성 재료를 이용하여 활성층(11)을 형성할 수 있는 바, 이에 대한 모든 예시의 설명은 생략한다. 또한 활성층(11)을 형성 시 강유전성 재료에 기타 다양한 물질을 도핑하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.Since the active layer 11 may be formed using various other ferroelectric materials, a description of all examples thereof will be omitted. In addition, when forming the active layer 11, ferroelectric materials may be doped with various other materials to include additional functions or improve electrical characteristics.

활성층(11)은 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 활성층(11)은 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.The active layer 11 has spontaneous polarization and can control the degree and direction of polarization according to the application of an electric field. In addition, the active layer 11 may maintain a polarized state even when the applied electric field is removed.

인가 전극(12)은 활성층(11)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를 들면 전압을 활성층(11)에 인가할 수 있다.The applying electrode 12 may be formed to apply an electric field to the active layer 11 , and may apply, for example, a voltage to the active layer 11 .

선택적 실시예로서 인가 전극(12)은 활성층(11)의 상면에 접하도록 형성될 수 있다.As an optional embodiment, the application electrode 12 may be formed to contact the upper surface of the active layer 11 .

또한, 인가 전극(12)은 활성층(11)에 다양한 크기의 전압을 인가할 수 있고 전압 인가의 시간을 제어할 수 있도록 형성될 수 있다. In addition, the application electrode 12 may be formed to apply voltages of various sizes to the active layer 11 and to control the voltage application time.

선택적 실시예로서 인가 전극(12)은 게이트 전극일 수 있다.As an alternative embodiment, the applying electrode 12 may be a gate electrode.

예를 들면 인가 전극(12)은 전원(미도시) 또는 전원 제어부와 전기적으로 연결될 수 있다.For example, the application electrode 12 may be electrically connected to a power source (not shown) or a power controller.

인가 전극(12)은 다양한 재료를 포함할 수 있고, 전기적 도전성이 높은 재료를 포함할 수 있다. 예를 들면 다양한 금속을 이용하여 인가 전극(12)을 형성할 수 있는 데, 알루미늄, 크롬, 티타늄, 탄탈, 몰리브덴, 텅스텐, 네오디뮴, 스칸듐 또는 구리를 함유하도록 형성할 수 있다. 또는 이러한 재료들의 합금을 이용하여 형성하거나 이러한 재료들의 질화물을 이용하여 형성할 수도 있다.The applying electrode 12 may include various materials and may include a material having high electrical conductivity. For example, the application electrode 12 may be formed using various metals, and may be formed to contain aluminum, chromium, titanium, tantalum, molybdenum, tungsten, neodymium, scandium, or copper. Alternatively, it may be formed using an alloy of these materials or a nitride of these materials.

또한 선택적 실시예로서 인가 전극(12)은 적층체 구조를 포함할 수도 있다.Also, as an optional embodiment, the applied electrode 12 may include a laminate structure.

도시하지 않았으나 선택적 실시예로서 인가 전극(12)과 활성층(11)의 사이에 하나 이상의 절연층이 더 배치될 수도 있다.Although not shown, as an optional embodiment, one or more insulating layers may be further disposed between the applying electrode 12 and the active layer 11 .

변동 저저항 라인(VL)은 활성층(11)에 형성된 영역으로서 전류가 흐를 수 있는 영역이고, 또한 도 1에 도시한 것과 같이 인가 전극(12)의 주변에 선형의 루프를 갖는 전류의 패쓰로 형성될 수 있다.The variable low-resistance line VL is a region formed in the active layer 11 and is a region through which current can flow. Also, as shown in FIG. 1 , it is formed as a current path having a linear loop around the applying electrode 12 . It can be.

구체적으로 변동 저저항 라인(VL)은 활성층(11)의 영역 중 변동 저저항 라인(VL)과 인접한 다른 영역보다 전기적 저항이 낮아진 영역이다.Specifically, the variable low-resistance line VL is a region in which the electrical resistance is lower than other regions adjacent to the variable low-resistance line VL among the regions of the active layer 11 .

또한, 인가 전극(12)을 통한 변동 저저항 라인(VL)을 형성한 후에, 인가 전극(12)을 통한 전기장을 제거하여도, 예를 들면 전압을 제거하여도 활성층(11)의 분극 상태는 유지되므로 변동 저저항 라인(VL)은 유지되고, 전류의 패쓰를 형성한 상태를 유지할 수 있다.In addition, after the variable low resistance line VL is formed through the applying electrode 12, even if the electric field through the applying electrode 12 is removed, for example, even if the voltage is removed, the polarization state of the active layer 11 remains. Since the variable low-resistance line VL is maintained, a state in which a current path is formed can be maintained.

이를 통하여 다양한 전자 소자를 구성할 수 있다.Through this, various electronic devices can be configured.

변동 저저항 라인(VL)은 높이(HVL)을 갖고, 이러한 높이(HVL)는 활성층(11)의 전체의 두께에 대응될 수 있다.The variable low-resistance line VL has a height HVL, and this height HVL may correspond to the entire thickness of the active layer 11 .

이러한 변동 저저항 라인(VL)의 높이(HVL)는 인가 전극(12)을 통해 가해지는 전기장의 세기, 예를 들면 전압의 크기에 비례할 수 있다. 적어도 이러한 전기장의 크기는 활성층(11)이 갖는 고유의 항전기장보다 클 수 있다.The height HVL of the variable low-resistance line VL may be proportional to the strength of the electric field applied through the applying electrode 12, for example, the magnitude of the voltage. At least, the magnitude of this electric field may be greater than the intrinsic coercive electric field of the active layer 11 .

변동 저저항 라인(VL)은 인가 전극(12)을 통하여 전압이 활성층(11)에 인가되면 형성되는 영역이고, 인가 전극(12)의 제어를 통하여 변동, 예를 들면 생성, 소멸, 이동할 수 있다.The variable low-resistance line VL is a region formed when a voltage is applied to the active layer 11 through the applying electrode 12, and can be varied, for example, generated, extinguished, or moved through the control of the applied electrode 12. .

활성층(11)은 제1 분극 방향을 갖는 제1 분극 영역(11R)을 포함할 수 있고, 변동 저저항 라인(VL)은 이러한 제1 분극 영역(11R)의 경계에 형성될 수 있다.The active layer 11 may include a first polarization region 11R having a first polarization direction, and the variable low-resistance line VL may be formed at a boundary of the first polarization region 11R.

또한, 활성층(11)은 제1 분극 영역(11R)에 인접하도록 제2 분극 방향을 갖는 제2 분극 영역(11F)을 포함할 수 있고, 변동 저저항 라인(VL)은 이러한 제2 분극 영역(11F)의 경계에 형성될 수 있다. 제2 방향은 적어도 제1 방향과 상이한 방향일 수 있고, 예를 들면 제1 방향과 반대 방향일 수 있다.In addition, the active layer 11 may include a second polarization region 11F having a second polarization direction adjacent to the first polarization region 11R, and the variable low-resistance line VL is such a second polarization region ( 11F) may be formed at the boundary. The second direction may be at least a direction different from the first direction, and may be, for example, a direction opposite to the first direction.

예를 들면 변동 저저항 라인(VL)은 제1 분극 영역(11R)과 제2 분극 영역(11F)의 사이 경계에 형성될 수 있다.For example, the variable low-resistance line VL may be formed at a boundary between the first polarization region 11R and the second polarization region 11F.

변동 저저항 라인(VL)은 일 방향, 즉, 마주하는 두 개의 변동 저저항 라인(VL) 사이의 폭(WVL)을 가질 수 있고, 이는 변동 저저항 라인(VL)의 이동 거리에 비례할 수 있고, 이는 후술한다.The variable low-resistance line VL may have a width WVL between two opposing variable low-resistance lines VL, which may be proportional to a moving distance of the variable low-resistance line VL. Yes, which will be described later.

선택적 실시예로서 도 3에서 볼 수 있듯이 변동 저저항 라인(VL)은 소정의 평면 방향 두께(TVL)를 가질 수 있는 데, 이는 0.3nm를 중심으로 +/-0.2nm일 수 있다.As an alternative embodiment, as shown in FIG. 3 , the variable low-resistance line VL may have a predetermined planar thickness TVL, which may be +/−0.2 nm around 0.3 nm.

도 4a 내지 도 4c는 도 1의 전자 소자에 대하여 전류 경로 범위 제어 방법을 설명하기 위한 도면이다.4A to 4C are diagrams for explaining a method of controlling a current path range for the electronic device of FIG. 1 .

도 4a를 참조하면, 활성층(11)은 제1 분극 방향을 갖는 제1 분극 영역(11R)을 포함할 수 있다. 상기 제1 분극 영역(11R)은 활성층(11)을 구성하는 물질 자체의 특성에 의해 형성되는 것일 수 있다. 선택적 실시예로서 인가 전극(12)을 통한 초기화 전기장을 인가하여 도 4a와 같은 활성층(11)의 분극 상태를 형성할 수 있다.Referring to FIG. 4A , the active layer 11 may include a first polarization region 11R having a first polarization direction. The first polarization region 11R may be formed by the characteristics of the material constituting the active layer 11 itself. As an optional embodiment, a polarization state of the active layer 11 as shown in FIG. 4A may be formed by applying an initialization electric field through the applying electrode 12 .

그리고 나서 도 4b를 참조하면, 활성층(11)에 제2 분극 영역(11F)이 형성된다. 구체적 예로서 인가 전극(12)의 폭에 대응하도록 적어도 인가 전극(12)과 중첩된 영역에 우선 제2 분극 영역(11F)이 형성될 수 있다. Then, referring to FIG. 4B , a second polarization region 11F is formed in the active layer 11 . As a specific example, the second polarization region 11F may be first formed in an area overlapping at least with the applying electrode 12 to correspond to the width of the applying electrode 12 .

인가 전극(12)을 통하여 활성층(11)의 항전기장보다 크고, 또한 적어도 활성층(11)의 두께 전체에 대응하도록 제2 분극 영역(11F)의 높이(HVL)가 형성될 수 있을 정도의 크기의 전기장을 활성층(11)에 인가할 수 있다.It is larger than the coercive electric field of the active layer 11 through the applied electrode 12 and has a size sufficient to allow the height HVL of the second polarization region 11F to correspond to at least the entire thickness of the active layer 11. An electric field may be applied to the active layer 11 .

이러한 인가 전극(12)을 통한 전기장의 인가를 통하여 활성층(11)의 제1 분극 영역(11R)의 일 영역에 대한 분극 방향을 바꾸어 제2 분극 영역(11F)으로 변하게 할 수 있다.By applying an electric field through the applying electrode 12, the polarization direction of one region of the first polarization region 11R of the active layer 11 may be changed into the second polarization region 11F.

선택적 실시예로서 제2 분극 영역(11F)의 높이(HVL)방향으로의 성장 속도는 매우 빠를 수 있는 데, 예를 들면 약 1km/sec(초)의 속도를 갖고 성장할 수 있다.As an alternative embodiment, the growth rate of the second polarization region 11F in the height (HVL) direction may be very fast, for example, it may grow with a speed of about 1 km/sec (sec).

그리고 나서 계속적으로 인가 전극(12)을 통한 전기장을 유지하면, 즉 시간이 지나면 제2 분극 영역(11F)은 수평 방향(H), 즉 높이(HVL)과 직교하는 방향으로 이동하여 그 크기가 커질 수 있다. 즉, 활성층(11)의 제1 분극 영역(11R)의 일부 영역을 점진적으로 제2 분극 영역(11F)으로 변환할 수 있으며, 일 실시예에 따르면, 변환된 제2 분극 영역(11F)은 활성층(11) 전체 두께에 걸쳐 형성되고 인가 전극(12)의 하부로부터 수평 방향(H)으로 확장되어 형성될 수 있다.Then, if the electric field is continuously maintained through the applying electrode 12, that is, as time passes, the second polarization region 11F moves in the horizontal direction H, that is, in the direction orthogonal to the height HVL, and increases in size. can That is, a partial region of the first polarization region 11R of the active layer 11 may be gradually converted into the second polarization region 11F. According to an embodiment, the converted second polarization region 11F is the active layer (11) It may be formed throughout the entire thickness and extend from the lower portion of the applying electrode 12 in the horizontal direction (H).

선택적 실시예로서 제2 분극 영역(11F)의 수평 방향(H)으로의 성장 속도는 매우 빠를 수 있는데, 예를 들면 1m/sec(초)의 속도를 갖고 성장할 수 있다.As an alternative embodiment, the growth rate of the second polarization region 11F in the horizontal direction H may be very fast, for example, it may grow at a speed of 1 m/sec (sec).

이를 통하여 변동 저저항 라인(VL)의 크기를 제어할 수 있는데, 이러한 크기는 예를 들면 제2 분극 영역(11F)의 일 방향 폭(WVL)과 제2 분극 영역(11F)의 성장 거리에 대응하므로 성장 속력과 전기장 유지 시간에 비례할 수 있다. 예를 들면 성장 거리는 성장 속력과 전기장 유지 시간의 곱에 비례할 수 있다.Through this, the size of the variable low-resistance line VL can be controlled. This size corresponds to, for example, the width WVL in one direction of the second polarization region 11F and the growth distance of the second polarization region 11F. Therefore, it can be proportional to the growth rate and the holding time of the electric field. For example, the growth distance may be proportional to the product of the growth rate and the holding time of the electric field.

또한, 제2 분극 영역(11F)의 성장 속력은 높이(HVL)방향으로의 성장 속도와 수평 방향(H)으로의 성장 속도의 합에 비례할 수 있다.In addition, the growth rate of the second polarization region 11F may be proportional to the sum of the growth rate in the height (HVL) direction and the growth rate in the horizontal direction (H).

그러므로 변동 저저항 라인(VL)의 크기는 전기장 유지 시간을 제어하여 원하는 대로 조절할 수 있다.Therefore, the size of the variable low-resistance line VL can be adjusted as desired by controlling the holding time of the electric field.

구체적으로 도 4c에 도시한 것과 같이 제2 분극 영역(11F)은 넓게 퍼져서 커지고, 그에 따라 변동 저저항 라인(VL)도 인가 전극(12)으로부터 멀리 떨어지는 방향으로 이동할 수 있다.Specifically, as shown in FIG. 4C , the second polarization region 11F spreads and becomes large, and accordingly, the variable low-resistance line VL may also move in a direction away from the applied electrode 12 .

본 실시예는 인가 전극을 통하여 활성층에 전기장을 가하여 활성층에 제1 분극 방향과 다른 제2 분극 방향을 갖는 제2 분극 영역을 형성하고, 이러한 제1 분극 영역과 제2 분극 영역의 사이의 경계에 해당하는 변동 저저항 라인을 형성할 수 있다. 이러한 변동 저저항 라인은 저항이 낮은, 즉 저항이 감소한 영역으로서 전류의 패쓰가 될 수 있어 전자 소자를 용이하게 형성할 수 있다.In this embodiment, a second polarization region having a second polarization direction different from the first polarization direction is formed in the active layer by applying an electric field to the active layer through an applied electrode, and at the boundary between the first polarization region and the second polarization region A corresponding variable low-resistance line can be formed. Such a variable low-resistance line is a region of low resistance, that is, a reduced resistance, and can be a path of current, so that an electronic device can be easily formed.

또한, 본 실시예는 인가 전극을 통한 전기장의 크기를 제어하여, 예를 들면 전압의 크기를 제어하여 변동 저저항 라인의 높이를 정할 수 있고, 구체적으로 활성층의 전체 두께에 대응하는 높이를 갖도록 제어할 수 있다.In addition, in this embodiment, the height of the variable low-resistance line can be determined by controlling the magnitude of the electric field through the applied electrode, for example, by controlling the magnitude of the voltage, and specifically controlled to have a height corresponding to the entire thickness of the active layer. can do.

또한, 인가 전극을 통한 전기장을 유지하는 시간을 제어하여 변동 저저항 라인의 크기, 예를 들면 폭을 결정할 수 있다. 이러한 변동 저저항 라인의 크기의 제어를 통하여 전류의 흐름의 패쓰의 크기를 용이하게 제어할 수 있다.In addition, the size of the variable low-resistance line, for example, the width, can be determined by controlling the time for maintaining the electric field through the applied electrode. Through the control of the size of the variable low-resistance line, the size of the current flow path can be easily controlled.

또한, 인가 전극을 통한 전기장을 제거하여도 분극 영역의 분극 상태는 유지되므로 전류의 패쓰를 용이하게 유지할 수 있고, 인가 전극을 통한 전기장을 지속적으로 유지하여 분극 영역이 확대되면 이미 형성되어 있던 변동 저저항 라인은 저항이 낮아져 전류가 흐르지 않게 될 수 있다.In addition, since the polarization state of the polarization region is maintained even when the electric field through the applied electrode is removed, the current path can be easily maintained. Resistance of the resistance line may be lowered so that current may not flow.

이를 통하여 전류의 패쓰에 대한 소멸을 제어할 수 있고, 결과적으로 전류의 흐름에 대한 용이한 제어를 할 수 있다.Through this, it is possible to control the extinction of the path of the current, and as a result, it is possible to easily control the flow of the current.

전술한 바와 같은 전자 소자는 다음과 같은 변동 저저항 라인 메모리 소자로 구현될 수 있다.The electronic device as described above may be implemented as a variable low-resistance line memory device as follows.

도 5는 본 발명의 일 실시예에 관한 변동 저저항 라인 메모리 소자(100)의 평면도이고, 도 6은 도 5의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다.FIG. 5 is a plan view of a variable low resistance line memory device 100 according to an embodiment of the present invention, and FIG. 6 is a cross-sectional view taken along line II-II of FIG. 5 .

도 5 및 도 6을 참조하면, 상기 변동 저저항 라인 메모리 소자(100)는, 베이스(110), 게이트(120), 제1 전극(131) 및 제2 전극(132)을 포함할 수 있다.5 and 6 , the variable low resistance line memory device 100 may include a base 110, a gate 120, a first electrode 131 and a second electrode 132.

상기 베이스(110)는 전술한 활성층 물질을 포함할 수 있는 데, 예컨대 자발 분극성 재료를 포함할 수 있다. 예를 들면 베이스(110)는 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 베이스(110)는 전기장의 존재 시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.The base 110 may include the above-described active layer material, for example, a spontaneous polarization material. For example, the base 110 may include an insulating material and may include a ferroelectric material. That is, the base 110 may include a material having a spontaneous electric polarization (electric dipole) that can be reversed in the presence of an electric field.

선택적 실시예로서 베이스(110)는 페로브스카이트 계열 물질을 포함할 수 있고, 예를 들면 BaTiO3 , SrTiO3 , BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.As an optional embodiment, the base 110 may include a perovskite-based material, for example, BaTiO 3 , SrTiO 3 , BiFe 3 , PbTiO 3 , PbZrO 3 , and SrBi 2 Ta 2 O 9 .

또한 다른 예로서 베이스(110)는 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 베이스(110)는 CH3NH3PbI3, CH3NH3PbIxCl3 -x, MAPbI3 , CH3NH3PbIxBr3-x, CH3NH3PbClxBr3 -x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3 -x, HC(NH2)2PbIxBr3 -x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1- yPbI3, (CH3NH3)(HC(NH2)2)1- yPbIxCl3 -x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1- yPbClxBr3 -x　(0=x, y≤=1)를 포함할 수 있다.In addition, as another example, the base 110 has an ABX3 structure, A may include an alkyl group of CnH2n+1, and one or more materials selected from inorganic materials such as Cs and Ru capable of forming a perovskite solar cell structure, and B may include one or more materials selected from the group consisting of Pb, Sn, Ti, Nb, Zr, and Ce, and X may include a halogen material. As a specific example, the base 110 is CH 3 NH 3 PbI 3 , CH 3 NH 3 PbI x Cl 3 -x , MAPbI 3 , CH 3 NH 3 PbI x Br 3-x , CH 3 NH 3 PbClxBr 3 -x , HC (NH 2 ) 2 PbI 3 , HC(NH 2 ) 2 PbI x Cl 3 -x , HC(NH 2 ) 2 PbI x Br 3 -x , HC(NH 2 ) 2 PbCl x Br 3-x , (CH 3 NH 3 )(HC(NH 2 ) 2 ) 1 - y PbI 3 , (CH 3 NH 3 )(HC(NH 2 ) 2 ) 1 - y PbI x Cl 3 -x , (CH 3 NH 3 )(HC( NH 2 ) 2 ) 1-y PbI x Br 3-x , or (CH 3 NH 3 )(HC(NH 2 ) 2 ) 1 - y PbCl x Br 3 -x (0=x, y≤=1) can include

기타 다양한 강유전성 재료를 이용하여 베이스(110)를 형성할 수 있는 바, 이에 대한 모든 예시의 설명은 생략한다. 또한 베이스(110)를 형성 시 강유전성 재료에 기타 다양한 물질을 도핑하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.Since the base 110 may be formed using various other ferroelectric materials, a description of all examples thereof will be omitted. In addition, when forming the base 110, ferroelectric materials may be doped with various other materials to include additional functions or improve electrical characteristics.

베이스(110)는 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 베이스(110)는 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.The base 110 has spontaneous polarization and can control the degree and direction of polarization according to the application of an electric field. In addition, the base 110 may maintain a polarized state even when the applied electric field is removed.

상기 베이스(110)는, X-Y 평면 방향으로 서로 인접하게 위치하는 제1 분극 영역(110R)과 제2 분극 영역(110F)을 포함할 수 있다. 상기 제1 분극 영역(110R)은 제1 방향의 분극을 가질 수 있는 데, 상기 제1 방향은 베이스(110)의 두께 방향, 즉 제1 분극 영역(110R)과 제2 분극 영역(110F)이 배치된 방향에 수직한 Z-방향일 수 있다. The base 110 may include a first polarization region 110R and a second polarization region 110F positioned adjacent to each other in the X-Y plane direction. The first polarization region 110R may have polarization in a first direction, and the first direction is the thickness direction of the base 110, that is, the first polarization region 110R and the second polarization region 110F are It may be in the Z-direction perpendicular to the direction of placement.

상기 제2 분극 영역(110F)은 제1 분극 영역(110R)에 대해 두께에 수직한 방향, 즉 X-Y 평면 방향으로 인접하게 위치하는 데, 상기 제2 분극 영역(110F)은 선택적으로 제1 방향과 반대되는 제2 방향으로 정렬된 분극을 가질 수 있다.The second polarization region 110F is adjacent to the first polarization region 110R in a direction perpendicular to the thickness, that is, in an X-Y plane direction. It may have polarization aligned in an opposite second direction.

상기 제2 분극 영역(110F) 상에는 게이트(120)가 위치할 수 있다. 상기 게이트(120)는 도면에 도시되지는 않았지만 별도의 장치에 연결되어 게이트 신호를 인가받을 수 있다.A gate 120 may be positioned on the second polarization region 110F. Although not shown in the drawing, the gate 120 may be connected to a separate device to receive a gate signal.

상기 제2 분극 영역(110F)이 제1 분극 영역(110R)과는 다른 방향, 예컨대 반대 방향의 분극을 이룰 수 있는 것은, 상기 게이트(120)에 인가되는 전압에 의해 가능해진다.The polarization of the second polarization region 110F in a direction different from that of the first polarization region 110R, for example, in an opposite direction, is made possible by the voltage applied to the gate 120 .

이렇게 서로 반대되는 방향의 분극을 갖는 제1 분극 영역(110R)과 제2 분극 영역(110F)의 사이에 변동 저저항 라인(140)이 형성될 수 있다. 상기와 같은 변동 저저항 라인(140)은 제1 분극 영역(110R) 및/또는 제2 분극 영역(110F)에 비해 저항이 매우 작은 영역이 되며, 이 영역을 통해 전류의 흐름이 형성될 수 있다.The variable low-resistance line 140 may be formed between the first polarization region 110R and the second polarization region 110F having polarizations in opposite directions. The variable low-resistance line 140 as described above becomes a region having a very low resistance compared to the first polarization region 110R and/or the second polarization region 110F, and current may flow through this region. .

이러한 변동 저저항 라인(140)은 다음의 일 실시예에 따라 형성될 수 있다.Such variable low-resistance line 140 may be formed according to the following embodiment.

먼저, 자발 분극성 재료를 포함하는 베이스(110)가 전체적으로 제1 방향의 분극을 갖도록 할 수 있다. 반드시 베이스(110) 전체가 제1 방향의 분극을 갖는 것에 한정되는 것은 아니며, 베이스(110)의 적어도 게이트(120)에 대향되는 일정 면적이 제1 방향의 분극을 가질 수 있다. 선택적으로 이렇게 제1 방향 분극을 갖도록 하는 것은 게이트(120)에 초기화 전기장을 인가하여 형성할 수 있다.First, the base 110 including the spontaneously polarizable material may have polarization in the first direction as a whole. The entire base 110 is not necessarily limited to having polarization in the first direction, and at least a certain area of the base 110 facing the gate 120 may have polarization in the first direction. Optionally, polarization in the first direction may be formed by applying an initialization electric field to the gate 120 .

이 상태에서 게이트(120)에 제1 전압을 제1 시간 동안 인가하여 게이트(120)를 통해 베이스(110)에 전기장을 가함에 따라 게이트(120)에 대향되는 일정 면적이 제2 방향으로 분극이 변하게 된다. 분극의 방향이 바뀌도록 게이트(120)에 가하는 전기장은 제1 전압에 의해 조절될 수 있는 데, 즉, 베이스(110)를 형성하는 자발 분극성 재료의 항전기장보다 큰 전기장이 인가되도록 제1 전압을 가할 수 있다. In this state, as a first voltage is applied to the gate 120 for a first time and an electric field is applied to the base 110 through the gate 120, a certain area opposite to the gate 120 is polarized in the second direction. It will change. The electric field applied to the gate 120 to change the polarization direction may be controlled by the first voltage, that is, the first voltage is applied such that a coercive electric field greater than the coercive electric field of the spontaneously polarizable material forming the base 110 is applied. can be added.

상기 베이스(110)는 제1 두께(t1)를 갖도록 할 수 있다. 이 때 상기 제1 두께(t1) 전체에 걸쳐 제2 분극 영역(110F)이 형성되며, 상기 제1 두께(t1)에 따라 게이트(120)에 인가되는 제1 전압의 크기를 조절할 수 있다. 일 실시예에 따르면, 제1 두께(t1)와 게이트(120)에 인가되는 제1 전압의 크기는 비례할 수 있다. 즉, 제1 두께(t1)가 두꺼울 경우 제1 전압을 크게 할 수 있다.The base 110 may have a first thickness t1. At this time, the second polarization region 110F is formed over the entire first thickness t1, and the magnitude of the first voltage applied to the gate 120 can be adjusted according to the first thickness t1. According to an embodiment, the first thickness t1 and the magnitude of the first voltage applied to the gate 120 may be proportional to each other. That is, when the first thickness t1 is large, the first voltage may be increased.

상기 변동 저저항 라인(140)도 도 6에서 볼 수 있듯이, 제1 두께(t1) 전체에 걸쳐 형성될 수 있다. As shown in FIG. 6 , the variable low-resistance line 140 may also be formed over the entire first thickness t1.

이렇게 형성되는 제2 분극 영역(110F)의 면적은 게이트(120)에 제1 전압이 가해지는 제1 시간에 의해 비례하여 결정될 수 있다.The area of the second polarization region 110F thus formed may be determined in proportion to the first time when the first voltage is applied to the gate 120 .

따라서 원하는 면적 및/또는 크기의 제2 영역(12)을 형성하기 위해서는 해당 강유전체 물질에 대한 적당한 게이트 전압, 시간, 및 제2 영역(12)의 제1 두께(t1)를 실험 및/또는 계산에 의해 미리 결정할 수 있다.Therefore, in order to form the second region 12 having a desired area and/or size, an appropriate gate voltage, time, and first thickness t1 of the second region 12 for the corresponding ferroelectric material are required through experiments and/or calculations. can be determined in advance by

이렇게 제2 분극 영역(110F)의 분극 방향이 제1 방향에서 제2 방향으로 변하면, 제1 방향의 분극을 갖는 제1 분극 영역(110R)과 제2 방향의 분극을 갖는 제2 분극 영역(110F)의 사이에 소정 너비의 변동 저저항 라인(140)이 형성될 수 있다. 이 변동 저저항 라인(140)은 게이트(120)를 중심으로 형성될 수 있다. 상기 변동 저저항 라인(140)의 너비는 대략 0.3nm일 수 있는 데, 반드시 이에 한정되는 것은 아니며, 0.3nm를 중심으로 +/-0.2nm의 너비를 가질 수 있다.When the polarization direction of the second polarization region 110F changes from the first direction to the second direction, the first polarization region 110R having polarization in the first direction and the second polarization region 110F having polarization in the second direction ), a variable low-resistance line 140 having a predetermined width may be formed. The variable low-resistance line 140 may be formed around the gate 120 . The variable low-resistance line 140 may have a width of about 0.3 nm, but is not necessarily limited thereto, and may have a width of +/−0.2 nm centered on 0.3 nm.

도 9는 상기 제1 분극 영역과 변동 저저항 라인에서 전압을 증가함에 따라 전류가 변하는 상태를 나타낸 것이다. 변동 저저항 라인(140)은 제1 분극 영역(110R)에 비해 저항이 매우 작기 때문에 전압 인가에 따라 전류의 흐름이 원활히 일어남을 알 수 있다. 도면으로 도시하지는 않았지만, 상기 변동 저저항 라인(140)은 제2 분극 영역(110F)에 비해서도 저항이 매우 작기 때문에 이를 통한 전류의 흐름이 원활히 일어날 수 있다.9 illustrates a state in which current changes as voltage is increased in the first polarization region and the variable low-resistance line. Since the resistance of the variable low-resistance line 140 is very small compared to that of the first polarization region 110R, it can be seen that current flows smoothly when voltage is applied. Although not shown in the drawing, since the resistance of the variable low-resistance line 140 is very small compared to that of the second polarization region 110F, current can flow smoothly therethrough.

상기와 같이 형성되는 변동 저저항 라인(140)은 시간이 지나도 지워지지 않을 수 있다. The variable low-resistance line 140 formed as described above may not be erased over time.

이렇게 형성된 변동 저저항 라인(140)에 접하도록 제1 전극(131)와 제2 전극(132)을 위치시킨다. 이 경우, 상기 변동 저저항 라인(140)을 통해 제1 전극(131)로부터 제2 전극(132)으로 전류의 흐름이 형성될 수 있다. 따라서 이 때 데이터 쓰기가 가능해 지며, 예컨대 1로 읽힐 수 있다. 일 실시예에 따르면, 상기 제1 전극(131)은 소스가 되고, 상기 제2 전극(132)은 드레인이 될 수 있는 데, 소스와 드레인은 서로 바뀌어도 무방하다. 이는 본 명세서의 모든 실시예에 그대로 적용될 수 있다.The first electrode 131 and the second electrode 132 are placed in contact with the variable low-resistance line 140 thus formed. In this case, current may flow from the first electrode 131 to the second electrode 132 through the variable low-resistance line 140 . Therefore, data can be written at this time, and can be read as 1, for example. According to an embodiment, the first electrode 131 may be a source and the second electrode 132 may be a drain, but the source and drain may be interchanged. This can be applied as it is to all embodiments of the present specification.

선택적으로, 상기 변동 저저항 라인(140), 게이트(120)에 가해진 전압에 의해 제2 분극 영역(110F)의 분극 방향이 다시 제1 분극 영역(110R)의 분극 방향과 같아지도록 함으로써 지워질 수 있다.Optionally, the voltage applied to the variable low-resistance line 140 and the gate 120 can be erased by making the polarization direction of the second polarization region 110F the same as that of the first polarization region 110R. .

즉, 게이트(120)에 제2 전압을 인가하여 제2 분극 영역(110F)의 분극 방향이 다시 제1 방향으로 할 수 있다. 이 후 제2 전압을 제2 시간 동안 유지하여 제1 방향으로 분극이 바뀌는 영역을 평면 방향으로 성장시킬 수 있으며, 제1 방향으로 분극이 바뀐 영역이 상기 변동 저저항 라인(140)을 지나가 제1 분극 영역(110R)에까지 연장되면 변동 저저항 라인(140)이 소멸될 수 있다. 이 경우 제1 전극(131)로부터 제2 전극(132)으로 전류가 흐를 수 없고, 따라서 이 때 데이터 지우기가 가능해 지며, 0으로 읽혀질 수 있다. That is, the polarization direction of the second polarization region 110F may return to the first direction by applying the second voltage to the gate 120 . Thereafter, a second voltage may be maintained for a second time to grow a region in which the polarization is changed in the first direction in a planar direction, and the region in which the polarization is changed in the first direction passes through the variable low-resistance line 140 to form the first When extended to the polarization region 110R, the variable low-resistance line 140 may disappear. In this case, current cannot flow from the first electrode 131 to the second electrode 132, so data can be erased at this time and can be read as 0.

이 때, 상기 제2 전압은 상기 제1 전압과 상이한 전압이 될 수 있는 데, 일 실시예에 따른 제1 전압과 동일 크기에 반대 극성의 전압일 수 있다. 상기 제2 시간은 적어도 상기 제1 시간 이상일 수 있다. 즉, 제1 시간 이상의 제2 시간 동안 제2 전압을 인가하여 제1 분극 영역(110R)이 변동 저저항 라인(140)을 지나 충분히 성장되도록 함으로써 변동 저저항 라인(140)을 소멸시킬 수 있다.In this case, the second voltage may be a voltage different from the first voltage, and may have the same magnitude as the first voltage and a voltage of opposite polarity according to an embodiment. The second time period may be at least equal to or longer than the first time period. That is, the variable low-resistance line 140 may be extinguished by applying the second voltage for a second time period equal to or longer than the first time period so that the first polarization region 110R sufficiently grows past the variable low-resistance line 140 .

상기와 같이 형성된 변동 저저항 라인 메모리 소자는, 전술한 변동 저저항 라인(140)이 게이트(120)에 전원이 꺼지더라도 그 상태를 유지할 수 있기 때문에 비휘발성 메모리 소자로서 사용될 수 있다. The variable low-resistance line memory device formed as described above can be used as a non-volatile memory device because the above-described variable low-resistance line 140 can maintain its state even when power to the gate 120 is turned off.

상기 변동 저저항 라인 메모리 소자는 약 1012회 이상의 쓰기/지우기가 가능하기 때문에, 기존 반도체 소자 기반의 메모리 소자에 비해 약 107배 이상의 메모리 수명을 가질 수 있다.Since the variable low-resistance line memory device can write/erase more than about 10 12 times, it can have a memory lifespan that is about 10 7 times longer than that of a memory device based on a conventional semiconductor device.

메모리 속도도, 상기 변동 저저항 라인 메모리 소자는 약 10-9 sec가 될 수 있어 기존 반도체 소자 기반의 메모리 소자에 비해 약 106배의 메모리 속도를 올릴 수 있다.As for the memory speed, the variable low-resistance line memory device can be about 10 −9 sec, so the memory speed can be increased by about 10 6 times compared to memory devices based on conventional semiconductor devices.

이처럼 상기 변동 저저항 라인 메모리 소자는 매우 탁월한 속도와 수명을 갖는 메모리 소자가 될 수 있다.As such, the variable low-resistance line memory device may be a memory device having very excellent speed and lifespan.

기존의 강유전체 메모리의 경우 강유전체의 분극을 이용하기 때문에 강유전체 소자의 크기를 줄이는 것에 한계가 있었지만, 상기 변동 저저항 라인 메모리 소자는 분극을 직접적으로 사용하지 않고 저저항 라인의 특성만을 상용하기 때문에 집적도를 더욱 높일 수 있다는 장점이 있다.In the case of conventional ferroelectric memory, there is a limit to reducing the size of a ferroelectric element because it uses ferroelectric polarization, but the variable low resistance line memory device does not directly use polarization and uses only the characteristics of a low resistance line, so the degree of integration It has the advantage of being higher.

또한, 게이트 전압, 및/또는 인가 시간에 따라 상기 변동 저저항 라인(140)이 형성되는 위치를 조절할 수 있기 때문에, 다양한 메모리 소자의 설계가 가능하고, 강유전체를 이용한 기존의 강유전체 메모리 소자에 비해 박형화를 이룰 수 있다. 뿐만 아니라, 메모리 설계의 자유도가 높아지기 때문에 소자의 집적도를 높일 수 있다는 장점이 있다.In addition, since the position where the variable low-resistance line 140 is formed can be adjusted according to the gate voltage and/or application time, various memory devices can be designed and thinner than conventional ferroelectric memory devices using ferroelectrics. can achieve In addition, since the degree of freedom in memory design is increased, there is an advantage in that the degree of integration of devices can be increased.

이렇게 형성되는 변동 저저항 라인(140)은 도 5에서 볼 수 있듯이 게이트(120)를 중심으로 폐루프상으로 형성될 수 있는 데, 이 폐루프상의 일부에 제1 전극(131) 및 제2 전극(132)을 배치함으로써 제1 전극(131)와 제2 전극(132)을 연결하는 선은 두 개가 될 수 있다. 그러나 반드시 이에 한정되는 것은 아니며, 베이스의 평면 방향 일 변에 게이트를 위치시키고 인접한 다른 두 변이 제1 전극과 제2 전극을 배치시키면 상기 변동 저저항 라인은 제1 전극과 제2 전극을 연결하는 단일의 선이 될 수 있다.As shown in FIG. 5, the variable low-resistance line 140 formed in this way may be formed in a closed loop shape centered on the gate 120, and the first electrode 131 and the second electrode are part of the closed loop. By disposing 132, the number of lines connecting the first electrode 131 and the second electrode 132 may be two. However, it is not necessarily limited thereto, and if the gate is located on one side of the base in the planar direction and the first electrode and the second electrode are disposed on the other two adjacent sides, the variable low-resistance line is a single line connecting the first electrode and the second electrode. can be a line of

상기와 같은 제1 전극(131) 및 제2 전극(132)은 베이스(110) 상에 패터닝되어 형성되는 전극 구조일 수 있는 데, 본 발명은 반드시 이에 한정되는 것은 아니고, 도면에 도시하지는 않았지만 베이스(110)를 덮는 절연막에 형성된 비아 홀을 통해 변동 저저항 라인(140)과 컨택되는 것일 수 있다.The first electrode 131 and the second electrode 132 as described above may be an electrode structure formed by being patterned on the base 110, but the present invention is not necessarily limited thereto, and although not shown in the drawings, the base It may be in contact with the variable low-resistance line 140 through a via hole formed in the insulating film covering (110).

도 7은 본 발명의 다른 실시예에 관한 메모리 소자를 도시한 개략적인 평면도이고, 도 8은 도 7의 III-III선을 따라 절취한 단면도이다.FIG. 7 is a schematic plan view illustrating a memory device according to another embodiment of the present invention, and FIG. 8 is a cross-sectional view taken along line III-III of FIG. 7 .

도 7 및 도 8을 참조하면 본 실시예의 메모리 소자(200)는 베이스(210), 게이트(220), 변동 저저항 라인(240), 제1 전극(231) 및 제2 전극(232)을 포함할 수 있다.Referring to FIGS. 7 and 8 , the memory device 200 of this embodiment includes a base 210, a gate 220, a variable low resistance line 240, a first electrode 231 and a second electrode 232. can do.

설명의 편의를 위하여 전술한 실시예와 상이한 점을 중심으로 설명하기로 한다.For convenience of explanation, it will be described focusing on different points from the above-described embodiment.

제1 전극(231) 및 제2 전극(232)은 베이스(210)상에 형성될 수 있고, 예를 들면 게이트(220)와 이격되도록 베이스(210)의 면 중 게이트(220)이 형성된 면의 반대면에 형성될 수 있다. The first electrode 231 and the second electrode 232 may be formed on the base 210, for example, on a surface of the base 210 on which the gate 220 is formed so as to be spaced apart from the gate 220. can be formed on the opposite side.

게이트(220)는 베이스(210)의 상면에, 제1 전극(231) 및 제2 전극(232)은 베이스(210)의 하면에 형성될 수 있다.The gate 220 may be formed on an upper surface of the base 210 , and the first electrode 231 and the second electrode 232 may be formed on a lower surface of the base 210 .

선택적 실시예로서 제1 전극(231) 및 제2 전극(232)은 베이스(210)와 접하도록 형성될 수 있다.As an optional embodiment, the first electrode 231 and the second electrode 232 may be formed to contact the base 210 .

제1 전극(231) 및 제2 전극(232)은 다양한 도전성 재료를 이용하여 형성할 수 있다. The first electrode 231 and the second electrode 232 may be formed using various conductive materials.

제1 전극(231) 및 제2 전극(232)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.A description of the material forming the first electrode 231 and the second electrode 232 may be the same as or modified from that described in the foregoing embodiment, and thus a detailed description thereof will be omitted.

도 8을 참조하면 게이트(220)을 통하여 전압이 베이스(210)에 인가되면 베이스(210)의 적어도 일 영역은 제2 분극 영역(210F)을 포함할 수 있다.Referring to FIG. 8 , when a voltage is applied to the base 210 through the gate 220 , at least one region of the base 210 may include the second polarization region 210F.

변동 저저항 라인(VL)은 이러한 제2 분극 영역(210F)의 경계선의 측면에 대응하는 영역에 형성될 수 있고, 도 7을 참조하면 게이트(220)을 중심으로 게이트(220)을 둘러싸는 선형으로 형성될 수 있다.The variable low-resistance line VL may be formed in a region corresponding to the side of the boundary of the second polarization region 210F, and referring to FIG. can be formed as

또한, 변동 저저항 라인(240)은 제2 분극 영역(210F)의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 제2 분극 영역(210F)의 측면으로부터 멀어지는 방향으로 두께를 가질 수 있고, 선택적 실시예로서 이러한 두께는 0.3nm를 중심으로 +/-0.2nm일 수 있다.In addition, the variable low-resistance line 240 may be formed to correspond to the entire side surface of the boundary line of the second polarization region 210F, may have a thickness in a direction away from the side surface of the second polarization region 210F, and selectively As an example, this thickness may be +/−0.2 nm centered on 0.3 nm.

베이스(210)의 제2 분극 영역(210F)의 경계에 형성된 변동 저저항 라인(240)은 베이스(210)의 다른 영역에 비하여 저항이 낮은 영역으로 변할 수 있다. 예를 들면 변동 저저항 라인(240)은 베이스(210)의 제2 분극 영역(210F) 및 변동 저저항 라인(240)의 주변의 베이스(210)의 제1 분극 영역(210)R)보다 낮은 저항을 가질 수 있다.The variable low-resistance line 240 formed at the boundary of the second polarization region 210F of the base 210 may change to a region having lower resistance than other regions of the base 210 . For example, the variable low-resistance line 240 is lower than the second polarization region 210F of the base 210 and the first polarization region 210 of the base 210 around the variable low-resistance line 240 (R). may have resistance.

이를 통하여 변동 저저항 라인(240)은 전류의 통로를 형성할 수 있다.Through this, the variable low-resistance line 240 may form a passage of current.

선택적 실시예로서 변동 저저항 라인(240)은 베이스(210)에 구비된 복수의 도메인월의 일 영역에 대응될 수 있다.As an optional embodiment, the variable low-resistance line 240 may correspond to one region of a plurality of domain walls provided in the base 210 .

또한, 이러한 변동 저저항 라인(240)은 제2 분극 영역(210F)의 분극 상태가 유지되면 계속 유지될 수 있다. 즉, 게이트(220)을 통하여 베이스(210)에 인가된 전압을 제거하여도 변동 저저항 라인(240)의 상태, 즉 저저항 상태는 유지될 수 있다.In addition, the variable low-resistance line 240 may be continuously maintained when the polarization state of the second polarization region 210F is maintained. That is, even if the voltage applied to the base 210 through the gate 220 is removed, the state of the variable low-resistance line 240, that is, the low-resistance state can be maintained.

변동 저저항 라인(240)을 통하여 전류의 통로가 형성될 수 있다. A passage of current may be formed through the variable low-resistance line 240 .

또한 구체적인 예로서 제1 전극(231) 및 제2 전극(232)가 변동 저저항 라인(240)에 대응되도록 형성되고, 예를 들면 제1 전극(231) 및 제2 전극(232)이 서로 이격된 채 변동 저저항 라인(240)의 하면과 접하도록 배치될 수 있다.In addition, as a specific example, the first electrode 231 and the second electrode 232 are formed to correspond to the variable low resistance line 240, and for example, the first electrode 231 and the second electrode 232 are spaced apart from each other. It may be arranged to contact the lower surface of the variable low-resistance line 240 while remaining.

이를 통하여 제1 전극(231) 및 제2 전극(232)을 통하여 전류가 흐를 수 있다.Through this, current may flow through the first electrode 231 and the second electrode 232 .

본 실시예의 메모리 소자는 베이스의 일면에 게이트를 형성하고 타면에 제1,2 전극을 형성하여 메모리 소자의 정밀한 패터닝 및 미세화를 용이하게 진행할 수 있고, 설계 마진 및 자유도를 높일 수 있다.In the memory device of this embodiment, a gate is formed on one side of the base and first and second electrodes are formed on the other side of the base, so that precise patterning and miniaturization of the memory device can be easily performed, and design margins and degrees of freedom can be increased.

도 10은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(300)를 도시한 단면도로서, 기판(330)에 제1 전극(331)와 제2 전극(332)이 형성되고, 기판(330) 상에 자발 분극성 재료를 포함하는 베이스(310)를 배치할 수 있다. 상기 기판(330)은 반도체 웨이퍼, 일 실시예에 따르면 실리콘 웨이퍼로 형성될 수 있다. 그리고 상기 제1 전극(331)와 제2 전극(332)은 웨이퍼에 이온 도핑으로 형성할 수 있다. 물론, 도면에 도시하지는 않았지만, 상기 제1 전극(331)와 제2 전극(332)에는 별도의 비아를 통해 외부 신호선이 연결될 수 있다.10 is a cross-sectional view of a variable low-resistance line memory device 300 according to another embodiment, in which a first electrode 331 and a second electrode 332 are formed on a substrate 330, and the substrate 330 ), a base 310 including a spontaneously polarizable material may be disposed on. The substrate 330 may be formed of a semiconductor wafer, or a silicon wafer according to one embodiment. In addition, the first electrode 331 and the second electrode 332 may be formed on a wafer by ion doping. Of course, although not shown in the drawings, external signal lines may be connected to the first electrode 331 and the second electrode 332 through separate vias.

이러한 구조에서는 기판(330)에 형성된 제1 전극(331) 및 제2 전극(332)의 영역에 대응되게 변동 저저항 라인(340)이 위치할 수 있도록 게이트 전압, 및 인가 시간 정할 수 있다.In this structure, the gate voltage and application time may be determined so that the variable low-resistance line 340 may be positioned corresponding to the regions of the first electrode 331 and the second electrode 332 formed on the substrate 330 .

상기와 같은 기판(330)과 베이스(310)는 별도의 접착층에 의해 접합될 수 있는 데, 반드시 이에 한정되는 것은 아니고, 기판(330) 상에 베이스(310)가 성막될 수도 있다. 이렇게 기판(330) 상에 박막으로 베이스(310)를 구현함으로써, 메모리 소자(300)를 더욱 박형화할 수 있고, 기존의 메모리 소자 공정을 이용할 수 있어 제조 공정의 효율을 더욱 올릴 수 있다.The substrate 330 and the base 310 as described above may be bonded by a separate adhesive layer, but it is not necessarily limited thereto, and the base 310 may be formed on the substrate 330 . By implementing the base 310 as a thin film on the substrate 330 in this way, the memory device 300 can be further thinned, and the efficiency of the manufacturing process can be further increased because the existing memory device process can be used.

이상 설명한 실시예들은 제1 영역 및 제2 영역이 동일한 두께를 갖는 경우를 나타내었으나, 본 발명은 반드시 이에 한정되는 것은 아니다. 도 11은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(400)를 도시한 단면도로서, 기판(430)에 제1 전극(431)와 제2 전극(432)이 형성되고, 기판(430) 상에 자발 분극성 재료를 포함하는 베이스(410)가 배치될 수 있다. 도 11에서 볼 수 있는 실시예의 메모리 소자(400)는, 제1 분극 영역(410R)이 제2 분극 영역(410F)의 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다. 이 제2 두께(t2)는 게이트(420)에 가해지는 전압에 의해 분극의 방향이 스위칭되지 않는 두께가 되며, 이에 따라 변동 저저항 라인(440)은 제1 두께(t1)와 제2 두께(t2)의 경계가 되는 위치에 형성될 수 있다.The above-described embodiments show the case where the first region and the second region have the same thickness, but the present invention is not necessarily limited thereto. 11 is a cross-sectional view of a variable low-resistance line memory device 400 according to another embodiment, in which a first electrode 431 and a second electrode 432 are formed on a substrate 430, and the substrate 430 ), a base 410 including a spontaneously polarizable material may be disposed. In the memory device 400 of the embodiment shown in FIG. 11 , the first polarization region 410R may have a second thickness t2 that is greater than the first thickness t1 of the second polarization region 410F. The second thickness t2 is a thickness at which the polarization direction is not switched by the voltage applied to the gate 420, and thus the variable low-resistance line 440 has the first thickness t1 and the second thickness ( t2) may be formed at a boundary.

전술한 바와 같이 게이트(420)에 인가되는 전압을 제1 두께(t1)에 대하여 분극 스위칭이 이뤄지는 전압으로 셋팅할 수 있으므로, 베이스(410)에 제2 두께(t2)로 형성되는 영역을 만듦으로써, 게이트(420)에 인가되는 전압의 세기, 시간에 의해서도 제2 두께(t2)에는 변동 저저항 라인(440)이 형성되지 않고, 제1 두께(t1)로 이루어진 영역에만 변동 저저항 라인(440)이 형성되도록 할 수 있다.As described above, since the voltage applied to the gate 420 can be set to a voltage at which the polarization switching is performed with respect to the first thickness t1, a region formed with the second thickness t2 is formed in the base 410. , the intensity of the voltage applied to the gate 420 and the time, the variable low-resistance line 440 is not formed in the second thickness t2, and the variable low-resistance line 440 is formed only in the area made of the first thickness t1. ) can be formed.

즉, 도 11에서 볼 수 있듯이, 변동 저저항 라인(440)은 제1 두께(t1)와 제2 두께(t2)의 경계가 되는 위치에 형성될 수 있다.That is, as shown in FIG. 11 , the variable low-resistance line 440 may be formed at a boundary between the first thickness t1 and the second thickness t2.

도 12는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(500)를 도시한 단면도로서, 기판(530)에 제1 전극(531)와 제2 전극(532)이 형성되고, 기판(530) 상에 자발 분극성 재료를 포함하는 베이스(510)가 배치될 수 있다. 도 12에 도시된 실시예의 메모리 소자(500)도 도 11에 도시된 실시예와 같이 제1 분극 영역(510R)이 제2 분극 영역(510F)의 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다.12 is a cross-sectional view of a variable low-resistance line memory device 500 according to another embodiment, in which a first electrode 531 and a second electrode 532 are formed on a substrate 530, and the substrate 530 ), a base 510 including a spontaneously polarizable material may be disposed. In the memory device 500 of the embodiment shown in FIG. 12, as in the embodiment shown in FIG. 11, the first polarization region 510R has a second thickness greater than the first thickness t1 of the second polarization region 510F ( t2).

이 때, 게이트(520)에 전압이 인가되는 시간에 따라, 도 12에서 볼 수 있듯이, 제1 두께(t1)와 제2 두께(t2)의 경계로부터 제1 두께(t1)가 형성된 내측에 위치할 수 있다. 따라서 이러한 구조의 메모리 소자(500)에서 제1 전극(531)와 제2 전극(532)은 제1 두께(t2)와 제2 두께(t2)의 경계보다 안쪽에 형성할 수 있다. 이에 따라 게이트(520) 전압의 세기 및/또는 그 시간의 변경에 따라 변동 저저항 라인(540)의 형성 위치가 변경되더라도, 변동 저저항 라인(540)과 제1 전극(531)/제2 전극(532)이 전기적으로 연결될 수 있다.At this time, according to the time for which the voltage is applied to the gate 520, as can be seen in FIG. 12, the position is located on the inside where the first thickness t1 is formed from the boundary between the first thickness t1 and the second thickness t2. can do. Therefore, in the memory device 500 having this structure, the first electrode 531 and the second electrode 532 may be formed inside the boundary between the first thickness t2 and the second thickness t2. Accordingly, even if the formation position of the variable low-resistance line 540 is changed according to the change in the voltage of the gate 520 and/or the time, the variable low-resistance line 540 and the first electrode 531/second electrode 532 may be electrically connected.

이상 설명한 실시예들에서 게이트는 베이스 상에 인접하여 형성되었으나, 본 발명은 반드시 이에 한정되는 것은 아니며, 도 13에 도시된 본 발명의 또 다른 일 실시예의 메모리 소자(600)와 같이, 베이스(610)와 게이트(620) 사이에 다른 막(650)이 더 위치할 수 있다. 상기 막(650)은 절연막일 수 있는 데, 베이스(610)를 형성하는 강유전체 물질과 다른 물질일 수 있다.In the embodiments described above, the gate is formed adjacent to the base, but the present invention is not necessarily limited thereto, and like the memory device 600 of another embodiment of the present invention shown in FIG. 13, the base 610 ) and the gate 620, another layer 650 may be further positioned. The layer 650 may be an insulating layer, and may be a material different from a ferroelectric material forming the base 610 .

이 경우에도 게이트(6720)에 인가되는 전압에 의한 전기장의 영향으로 베이스(610)의 분극 방향이 스위칭되도록 할 수 있으며, 이 때, 분극 방향이 스위칭될 수 있는 게이트(620) 전압 및/또는 시간은 미리 실험 및/또는 계산에 의해 얻어질 수 있다.Even in this case, the polarization direction of the base 610 can be switched under the influence of an electric field caused by the voltage applied to the gate 6720. In this case, the voltage and/or time of the gate 620 at which the polarization direction can be switched can be obtained in advance by experiments and/or calculations.

도 14는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(700)를 도시한 단면도로서, 기판(730)에 제1 전극(731)와 제2 전극(732)이 형성되고, 기판(730) 상에 자발 분극성 재료를 포함하는 베이스(710)가 배치될 수 있다. 14 is a cross-sectional view of a variable low-resistance line memory device 700 according to another embodiment, in which a first electrode 731 and a second electrode 732 are formed on a substrate 730, and the substrate 730 ), a base 710 including a spontaneously polarizable material may be disposed.

도 14에 도시된 실시예에 따르면, 베이스(710)에 대향된 제1 게이트(721)와 베이스(710)를 중심으로 제1 게이트(721)와 반대측에 위치하는 제2 게이트(722)를 포함할 수 있다.According to the embodiment shown in FIG. 14, a first gate 721 facing the base 710 and a second gate 722 located on the opposite side of the first gate 721 with respect to the base 710 are included. can do.

이 경우, 제1 게이트(721)에 의해 베이스(710)의 분극 방향을 스위칭하여 변동 저저항 라인(740)을 형성할 수 있다. 이에 따라 데이터 쓰기가 가능해진다.In this case, the variable low-resistance line 740 may be formed by switching the polarization direction of the base 710 by the first gate 721 . Accordingly, data writing becomes possible.

제2 게이트(722)에 의해 제2 분극 영역(710F)의 분극 방향을 제1 분극 영역(710R)과 같아지도록 다시 스위칭함으로써 변동 저저항 라인(740)을 제거할 수 있다. 이에 따라 데이터 지우기가 가능해진다.The variable low-resistance line 740 may be removed by switching the polarization direction of the second polarization region 710F to be the same as that of the first polarization region 710R by the second gate 722 . This makes it possible to erase data.

이처럼 제1 게이트(721) 및 제2 게이트(722)에 의해 0/1로 데이터를 읽을 수 있다.As such, data can be read as 0/1 by the first gate 721 and the second gate 722 .

이상 설명한 바와 같은 변동 저저항 라인들은 도 1, 도 5에서 볼 수 있듯이 게이트를 중심으로 폐루프상으로 형성될 수 있는 데, 이 폐루프상의 일부에 제1 전극 및 제2 전극을 중첩되게 배치함으로써 제1 전극과 제2 전극을 연결하는 선은 두 개가 될 수 있다.As can be seen in FIGS. 1 and 5 , the variable low-resistance lines as described above may be formed in a closed loop around the gate. There may be two lines connecting the first electrode and the second electrode.

그러나 반드시 이에 한정되는 것은 아니며, 도 15에 도시된 일 실시예에 따른 메모리 소자(800)는, 베이스(810) 상의 일 변에 게이트(820)를 위치시키고 인접한 다른 두 변에 제1 전극(831)과 제2 전극(832)을 배치시키면 상기 변동 저저항 라인(840)은 제1 전극(831)와 제2 전극(832)을 연결하는 직선 형상이 될 수 있다.However, it is not necessarily limited thereto, and the memory device 800 according to the embodiment shown in FIG. 15 places the gate 820 on one side of the base 810 and the first electrode 831 on the other two adjacent sides. ) and the second electrode 832, the variable low-resistance line 840 may have a straight line connecting the first electrode 831 and the second electrode 832.

따라서 이 경우 변동 저저항 라인(840)의 건너편은 제1 분극 영역(810R), 변동 저저항 라인(840)과 게이트(820)의 사이 영역은 제2 분극 영역(810F)이 될 수 있다.Accordingly, in this case, the opposite side of the variable low-resistance line 840 may be the first polarization region 810R, and the region between the variable low-resistance line 840 and the gate 820 may be the second polarization region 810F.

도 16에는 또 다른 일 실시예에 따른 비휘발성 메모리 소자(900)가 도시되어 있다. 도 16에 도시된 실시예와 같이 게이트(920)를 베이스(910) 상면의 일 모서리에 배치하고, 제1 전극(931)과 제2 전극(932)을 인접한 다른 모서리에 각각 배치시킬 경우, 상기 변동 저저항 라인(940)은 제1 전극(931)과 제2 전극(932)을 굴곡진 형태로 연결하는 선이 될 수 있다. 따라서 변동 저저항 라인(940)과 게이트(920)의 사이가 제2 분극 영역(910F)이 되고, 변동 저저항 라인(940)의 외측은 제1 분극 영역(910R)이 될 수 있다.16 shows a non-volatile memory device 900 according to another embodiment. 16, when the gate 920 is disposed at one corner of the upper surface of the base 910 and the first electrode 931 and the second electrode 932 are disposed at other adjacent corners, respectively, the The variable low-resistance line 940 may be a line connecting the first electrode 931 and the second electrode 932 in a curved shape. Accordingly, the second polarization region 910F may be between the variable low-resistance line 940 and the gate 920 , and the outside of the variable low-resistance line 940 may be the first polarization region 910R.

도 17은 또 다른 일 실시예에 따른 비휘발성 메모리 소자(1000)를 도시한 것이다.17 illustrates a non-volatile memory device 1000 according to another embodiment.

도 17을 참조하면, 일 실시예에 따르면, 베이스(1010)에 인접하도록 배치된 제1 게이트(1021) 및 제2 게이트(1022)를 포함할 수 있다. 상기 제1 게이트(1021)와 제2 게이트(1022)는 서로 이격된 것일 수 있는 데, 일 실시예에 따르면 제1 게이트(1021)와 제2 게이트(1022)는 서로 대향되는 것일 수 있다. 제1 게이트(1021)와 제2 게이트(1022)가 대향된 방향에 교차되는 방향으로 제1 전극(1031)와 제2 전극(1032)이 대향 배치될 수 있다.Referring to FIG. 17 , according to an embodiment, a first gate 1021 and a second gate 1022 disposed adjacent to the base 1010 may be included. The first gate 1021 and the second gate 1022 may be spaced apart from each other, but according to an embodiment, the first gate 1021 and the second gate 1022 may be opposite to each other. The first electrode 1031 and the second electrode 1032 may be disposed to face each other in a direction crossing the direction in which the first gate 1021 and the second gate 1022 face each other.

이러한 구조에서 베이스(1010)는 제1 방향의 분극을 갖는 제1 분극 영역(1010R)일 수 있는 데, 상기 제1 분극 영역(1010R)은 베이스(1010) 자체 특성에 의한 것일 수 있고, 선택적으로 베이스(1010)에 형성된 영역일 수 있다.In this structure, the base 1010 may be a first polarization region 1010R having polarization in a first direction. The first polarization region 1010R may be due to the characteristics of the base 1010 itself, and optionally It may be a region formed on the base 1010 .

상기 제1 게이트(1021)를 통해 상기 베이스(1010)에 제1-1 전압을 제1-1 시간 동안 유지할 경우, 베이스(1010)의 제1 분극 영역(1010R) 중 제1 게이트(1021)에 인접한 영역은 제2 방향의 분극을 갖는 제2-1 분극 영역(1010F1)이 되고, 제1 분극 영역(1010R)과 제2-1 분극 영역(1010F1)의 경계에 제1 변동 저저항 라인(1041)이 형성될 수 있다.When the 1-1 voltage is maintained on the base 1010 through the first gate 1021 for the 1-1 time, the first gate 1021 in the first polarization region 1010R of the base 1010 The adjacent region becomes the 2-1st polarization region 1010F1 having polarization in the second direction, and the first variable low-resistance line 1041 is formed at the boundary between the 1st polarization region 1010R and the 2-1st polarization region 1010F1. ) can be formed.

상기 제2 게이트(1022)를 통해 상기 베이스(1010)에 제1-2 전압을 제1-2 시간 동안 유지할 경우, 베이스(1010)의 제1 영역(1010) 중 제2 게이트(1122)에 인접한 영역은 제2 방향의 분극을 갖는 제2-2 영역(1010F2)이 되고, 제1 분극 영역(1010R)과 제2-2 분극 영역(1010F2)의 경계에 제2 변동 저저항 라인(1042)이 형성될 수 있다.When the 1-2 voltage is maintained on the base 1010 through the second gate 1022 for a 1-2 time period, the second gate 1122 of the first region 1010 of the base 1010 is adjacent to the The region becomes a 2-2 region 1010F2 having a polarization in the second direction, and a second variable low-resistance line 1042 is formed at the boundary between the first polarization region 1010R and the 2-2 polarization region 1010F2. can be formed

상기와 같은 제1-1 전압과 제1-2 전압 및 제1-1 시간 및 제1-2 시간은 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)이 각각 제1 전극(1131) 및 제2 전극(1132)에 전기적으로 연결될 수 있는 전압과 시간이 될 수 있다.The 1-1st voltage, the 1-2nd voltage, the 1-1st time and the 1-2nd time are the first variable low-resistance line 1041 and the second variable low-resistance line 1042, respectively. It may be a voltage and time electrically connected to the electrode 1131 and the second electrode 1132 .

일 실시예에 따르면, 상기 제1-1 시간과 제1-2 시간은 동일한 시간일 수 있다. 이 경우 제1 전극(1031)와 제2 전극(1032)은 제1 게이트(1021)와 제2 게이트(1022)의 대략 절반의 위치에 위치할 수 있게 된다.According to one embodiment, the first-first time and the first-second time may be the same time. In this case, the first electrode 1031 and the second electrode 1032 can be positioned at approximately half of the positions of the first gate 1021 and the second gate 1022 .

그러나 본 발명은 반드시 이에 한정되는 것은 아니며, 상기 제1-1 시간과 제1-2 시간은 서로 다른 시간일 수 있다. 예컨대, 제1 전극(1031)와 제2 전극(1032)이 제1 게이트(1021)에 더 가까울 경우 제1-1 시간은 제1-2 시간보다 짧을 수 있다.However, the present invention is not necessarily limited thereto, and the first-first time and the first-second time may be different from each other. For example, when the first electrode 1031 and the second electrode 1032 are closer to the first gate 1021, the 1-1st time period may be shorter than the 1-2th time period.

또한 제1-1 시간과 제1-2 시간은 동시에 진행되는 것일 수 있다. 즉, 제1 게이트(1021)와 제2 게이트(1022)에 동시에 전압을 인가하여 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)을 만들 수 있다.Also, time 1-1 and time 1-2 may proceed simultaneously. That is, the first variable low-resistance line 1041 and the second variable low-resistance line 1042 may be formed by simultaneously applying a voltage to the first gate 1021 and the second gate 1022 .

선택적으로, 제1-1 시간과 제1-2 시간은 이시에 진행될 수 있다. 즉, 제1 게이트(1021)와 제2 게이트(1022)에 이시에 전압을 인가하여 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)을 필요에 따라 선택적으로 만들 수 있다.Optionally, time 1-1 and time 1-2 may proceed at this time. That is, by applying a voltage to the first gate 1021 and the second gate 1022 at this time, the first variable low-resistance line 1041 and the second variable low-resistance line 1042 can be selectively made as needed. .

상기 제1-1 전압과 제1-2 전압은 동일한 전압일 수 있다. 상기 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)이 형성되는 베이스(1010)의 두께가 동일할 경우 제1-1 전압과 제1-2 전압은 동일한 전압일 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)이 형성되는 영역에서의 베이스(1010)의 두께가 다를 경우 1-1 전압과 제1-2 전압은 상이한 전압일 수 있다.The 1-1st voltage and the 1-2nd voltage may be the same voltage. When the thickness of the base 1010 on which the first variable low-resistance line 1041 and the second variable low-resistance line 1042 are formed is the same, the 1-1 voltage and the 1-2 voltage may be the same voltage. . However, it is not necessarily limited to this, and when the thickness of the base 1010 is different in the region where the first variable low-resistance line 1041 and the second variable low-resistance line 1042 are formed, the voltage 1-1 and the voltage 1-2 The voltages can be different voltages.

전술한 실시예에서 설명한 바와 같이 제2 전압을 인가하여 변동 저저항 라인들을 지우는 경우에도 마찬가지로 진행할 수 있다.As described in the foregoing embodiment, when the variable low-resistance lines are erased by applying the second voltage, the same process can be performed.

즉, 제1 게이트(1021)를 통해 상기 베이스(1010)에 제2-1 전압을 제2-1 시간 동안 유지함으로써, 제1 변동 저저항 라인(1041)을 삭제할 수 있다. 또 제2 게이트(1022)를 통해 상기 베이스(1010)에 제2-2 전압을 제2-2 시간 동안 유지함으로써, 제2 변동 저저항 라인(1042)을 삭제할 수 있다.That is, the first variable low-resistance line 1041 may be deleted by maintaining the 2-1 voltage to the base 1010 through the first gate 1021 for the 2-1 th time. In addition, the second variable low-resistance line 1042 may be deleted by maintaining the 2-2 voltage to the base 1010 for a 2-2 time period through the second gate 1022 .

상기 제2-1 시간과 제2-2 시간은 동일한 시간일 수 있다. 이 경우 제1 전극(1031)와 제2 전극(1032)은 제1 게이트(1021)와 제2 게이트(1022)의 대략 절반의 위치에 위치할 수 있게 된다.The 2-1st time and the 2-2nd time may be the same time. In this case, the first electrode 1031 and the second electrode 1032 can be positioned at approximately half of the positions of the first gate 1021 and the second gate 1022 .

그러나 본 발명은 반드시 이에 한정되는 것은 아니며, 상기 제2-1 시간과 제2-2 시간은 서로 다른 시간일 수 있다. 예컨대, 제1 전극(1031)와 제2 전극(1032)이 제1 게이트(1021)에 더 가까울 경우 제2-1 시간은 제2-2 시간보다 짧을 수 있다.However, the present invention is not necessarily limited thereto, and the 2-1st time and 2-2nd time may be different from each other. For example, when the first electrode 1031 and the second electrode 1032 are closer to the first gate 1021, the 2-1st time may be shorter than the 2-2nd time.

제2-1 시간과 제2-2 시간은 동시에 진행되는 것일 수 있다. 즉, 제1 게이트(1021)와 제2 게이트(1022)에 동시에 전압을 인가하여 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)을 동시에 삭제할 수 있다.Time 2-1 and time 2-2 may proceed simultaneously. That is, the first variable low-resistance line 1041 and the second variable low-resistance line 1042 may be simultaneously deleted by simultaneously applying a voltage to the first gate 1021 and the second gate 1022 .

선택적으로, 제2-1 시간과 제2-2 시간은 이시에 진행될 수 있다. 즉, 제1 게이트(1021)와 제2 게이트(1022)에 이시에 전압을 인가하여 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)을 필요에 따라 선택적으로 삭제할 수 있다.Optionally, the 2-1st time and the 2-2nd time may proceed at this time. That is, by applying a voltage to the first gate 1021 and the second gate 1022 at this time, the first variable low-resistance line 1041 and the second variable low-resistance line 1042 can be selectively deleted as needed. .

상기 제2-1 전압과 제2-2 전압은 동일한 전압일 수 있다. 상기 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)이 형성되는 베이스(1010)의 두께가 동일할 경우 제2-1 전압과 제2-2 전압은 동일한 전압일 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 제1 변동 저저항 라인(1041) 및 제2 변동 저저항 라인(1042)이 형성되는 영역에서의 베이스(1010)의 두께가 다를 경우 제2-1 전압과 제2-2 전압은 상이한 전압일 수 있다.The 2-1 voltage and the 2-2 voltage may be the same voltage. When the thickness of the base 1010 on which the first variable low-resistance line 1041 and the second variable low-resistance line 1042 are formed is the same, the 2-1 voltage and the 2-2 voltage may be the same voltage. . However, it is not necessarily limited thereto, and when the thickness of the base 1010 is different in the region where the first variable low-resistance line 1041 and the second variable low-resistance line 1042 are formed, the 2-1 voltage and the 2-1 voltage The 2 voltages can be different voltages.

도 18은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(1100)의 평면도이고, 도 19는 도 18의 IV-IV 선을 따라 절취한 단면도이다.FIG. 18 is a plan view of a variable low-resistance line memory device 1100 according to another exemplary embodiment, and FIG. 19 is a cross-sectional view taken along line IV-IV of FIG. 18 .

도 18 및 도 19를 참조하면, 상기 변동 저저항 라인 메모리 소자(1100)는, 베이스(1110), 게이트(1120), 제1 전극(1131), 복수의 제2 전극(1132) 및 복수의 변동 저저항 라인(1140)을 포함할 수 있다.18 and 19, the variable low-resistance line memory device 1100 includes a base 1110, a gate 1120, a first electrode 1131, a plurality of second electrodes 1132, and a plurality of fluctuations. A low resistance line 1140 may be included.

베이스(1110)는 전술한 실시예들과 마찬가지로, 자발 분극성 재료를 포함할 수 있다. 게이트(1120)는 베이스(1110)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를 들면 전압을 베이스(1110)에 인가할 수 있다.The base 1110 may include a spontaneously polarizable material, similar to the above-described embodiments. The gate 1120 may be formed to apply an electric field to the base 1110, and for example, a voltage may be applied to the base 1110.

선택적 실시예로서 게이트(1120)은 베이스(1110)의 상면에 접하도록 형성될 수 있다.As an optional embodiment, the gate 1120 may be formed to contact the upper surface of the base 1110 .

베이스(1110)는 서로 다른 방향의 분극을 갖는 복수의 분극 영역들을 포함할 수 있다. The base 1110 may include a plurality of polarization regions having polarization in different directions.

일 실시예에 따르면, 상기 베이스(1110)는 제1-1 분극 영역(1110R1), 및 제1-2 분극 영역(1110R2)을 갖는 제1 분극 영역을 포함할 수 있다. According to an embodiment, the base 1110 may include a first polarization region including a 1-1 polarization region 1110R1 and a 1-2 polarization region 1110R2.

일 실시예에 따르면, 상기 베이스(1110)는 제2-1 분극 영역(1110F1), 및 제2-2 분극 영역(1110F2)을 갖는 제2 분극 영역을 포함할 수 있다.According to an embodiment, the base 1110 may include a second polarization region having a 2-1 polarization region 1110F1 and a 2-2 polarization region 1110F2 .

게이트(1120) 직하부에 위치하는 제2-2 분극 영역(1110F2)으로부터 외측 방향으로 제1-2 분극 영역(1110R2), 제2-1 분극 영역(1110F1), 제1-1 분극 영역(1110R1)이 교대로 위치할 수 있다. 그리고 각 분극 영역들의 사이에 제1 변동 저저항 라인(1141) 내지 제3 변동 저저항 라인(1143)이 위치할 수 있다.From the 2-2 polarization region 1110F2 located directly below the gate 1120, the 1-2 polarization region 1110R2, the 2-1 polarization region 1110F1, and the 1-1 polarization region 1110R1 outward. ) may be alternately located. In addition, the first variable low-resistance line 1141 to the third variable low-resistance line 1143 may be positioned between the polarization regions.

제1 변동 저저항 라인(1141)은 제1-1 분극 영역(1110R1)과 제2-1 분극 영역(1110F1)의 사이에 위치할 수 있다.The first variable low-resistance line 1141 may be positioned between the 1-1st polarization region 1110R1 and the 2-1st polarization region 1110F1.

제2 변동 저저항 라인(1142)은 제2-1 분극 영역(1110F1)과 제1-2 분극 영역(1110R2)의 사이에 위치할 수 있다.The second variable low-resistance line 1142 may be positioned between the 2-1st polarization region 1110F1 and the 1-2nd polarization region 1110R2.

제3 변동 저저항 라인(1143)은 제1-2 분극 영역(1110R2)과 제2-2 분극 영역(1110F2)의 사이에 위치할 수 있다.The third variable low-resistance line 1143 may be positioned between the 1-2 polarization region 1110R2 and the 2-2 polarization region 1110F2.

이러한 복수의 분극 영역들은 다음의 방법으로 제어될 수 있다.These plural polarization regions can be controlled in the following way.

도 20a를 참조하면, 베이스(1110)는 제1 분극 방향을 갖는 제1 분극 영역(1110R)을 포함할 수 있다. 선택적 실시예로서 게이트(1120)를 통한 초기화 전기장을 인가하여 도 20a와 같은 베이스(1110)의 분극 상태를 형성할 수 있다.Referring to FIG. 20A , a base 1110 may include a first polarization region 1110R having a first polarization direction. As an optional embodiment, a polarization state of the base 1110 as shown in FIG. 20A may be formed by applying an initialization electric field through the gate 1120 .

그리고 나서 도 20b를 참조하면, 베이스(1110)에 제2 분극 영역(1110F)을 형성한다. 구체적 예로서 게이트(1120)에 제1 전압을 인가하여 게이트(1120)의 폭에 대응하도록 게이트(1120)와 중첩된 영역에 우선 제2 분극 영역(1110F)을 형성한 후 제1 전압을 제1 시간 동안 유지하여 수평 방향으로 성장시켜 도 20b와 같은 상태를 형성할 수 있다. Then, referring to FIG. 20B , a second polarization region 1110F is formed on the base 1110 . As a specific example, a first voltage is applied to the gate 1120 to form a second polarization region 1110F in an area overlapping the gate 1120 to correspond to the width of the gate 1120, and then applying the first voltage to the first polarization region 1110F. It is maintained for a period of time and grown in a horizontal direction to form a state as shown in FIG. 20B.

이 때, 도 20a의 제1 분극 영역(1120R)은 축소되어 도 20b와 같은 형태의 제1-1 분극 영역(1110R1)으로 변할 수 있다.At this time, the first polarization region 1120R of FIG. 20A may be reduced and changed to a 1-1 polarization region 1110R1 as shown in FIG. 20B.

제1-1 분극 영역(1110R1)과 제2 분극 영역(1110F)의 사이에 제1 변동 저저항 라인(1141)이 형성될 수 있다.A first variable low-resistance line 1141 may be formed between the 1-1st polarization region 1110R1 and the second polarization region 1110F.

도 20c를 참조하면 베이스(1110)에 제1-2 분극 영역(1110R2)을 형성한다. 구체적인 예로서, 게이트(1120)에 제2 전압을 인가하여 게이트(1120)의 폭에 대응하도록 게이트(1120)와 중첩된 영역에 우선 제1-2 분극 영역(1110R2)을 형성한 후 제2 전압을 제2 시간 동안 유지하여 수평 방향으로 성장시켜 도 20c와 같은 상태를 형성할 수 있다. 상기 제2 전압은 제1 전압과 동일한 크기로 반대 극성의 전기장을 일이킬 수 있는 전압일 수 있고, 제2 시간은 제1 시간 미만일 수 있다. 이에 따라 제1-2 분극 영역(1110R2)이 형성되는 영역은 제1 변동 저저항 라인(1141) 내측의 제2-1 분극 영역(1110F1) 내일 수 있다. Referring to FIG. 20C , a 1-2 polarization region 1110R2 is formed on the base 1110 . As a specific example, a first-second polarization region 1110R2 is first formed in an area overlapping the gate 1120 to correspond to the width of the gate 1120 by applying a second voltage to the gate 1120, and then applying the second voltage to the gate 1120. It can be maintained for a second time to grow in a horizontal direction to form a state as shown in FIG. 20c. The second voltage may be a voltage capable of generating an electric field of opposite polarity with the same magnitude as the first voltage, and the second time may be less than the first time. Accordingly, the region where the 1-2nd polarization region 1110R2 is formed may be within the 2-1st polarization region 1110F1 inside the first variable low-resistance line 1141 .

또한, 이를 통하여 도 20b의 제2 분극 영역(1110F)은 크기가 축소되어 도 20c에 도시된 형태의 제2-1 분극 영역(1110F1)로 변할 수 잇다.Also, through this, the second polarization region 1110F of FIG. 20B may be reduced in size and changed to the 2-1 polarization region 1110F1 shown in FIG. 20C.

이렇게 형성된 제1-2 분극 영역(1110R2)과 제2-1 분극 영역(1110F1)의 사이에는 제2 변동 저저항 라인(1142)이 형성될 수 있다.A second variable low-resistance line 1142 may be formed between the 1-2 polarization region 1110R2 and the 2-1 polarization region 1110F1 thus formed.

이러한 분극 상태를 유지하므로 제1 변동 저저항 라인(1141) 및 제2 변동 저저항 라인(1142)은 그대로 유지될 수 있다.Since this polarization state is maintained, the first variable low-resistance line 1141 and the second variable low-resistance line 1142 may be maintained as they are.

그리고 나서 도 20d를 참조하면, 베이스(1110)에 제2-2 분극 영역(1110F2)을 형성한다. 구체적인 예로서, 게이트(1120)에 제3 전압을 인가하여 게이트(1120)의 폭에 대응하도록 게이트(1120)와 중첩된 영역에 우선 제2-2 분극 영역(1110F2)을 형성한 후 제3 전압을 제3 시간 동안 유지하여 수평 방향으로 성장시켜 도 20d와 같은 상태를 형성할 수 있다. 상기 제3 전압은 제2 전압과 동일한 크기로 반대 극성의 전기장을 일이킬 수 있는 전압일 수 있고, 제3 시간은 제2 시간 미만일 수 있다. 이에 따라 제2-2 분극 영역(1110F2)이 형성되는 영역은 제2 변동 저저항 라인(1142) 내측의 제1-2 분극 영역(1110R1) 내일 수 있다. 상기 제3 전압은 상기 제1 전압과 동일한 전압일 수 있다.Then, referring to FIG. 20D , a 2-2 polarization region 1110F2 is formed on the base 1110 . As a specific example, a 2-2 polarization region 1110F2 is first formed in an area overlapping the gate 1120 to correspond to the width of the gate 1120 by applying a third voltage to the gate 1120, and then applying the third voltage to the gate 1120. It can be maintained for a third time to grow in a horizontal direction to form a state as shown in FIG. 20d. The third voltage may be a voltage capable of generating an electric field of opposite polarity with the same magnitude as the second voltage, and the third time period may be shorter than the second time period. Accordingly, the region where the 2-2nd polarization region 1110F2 is formed may be within the 1-2nd polarization region 1110R1 inside the second variable low-resistance line 1142 . The third voltage may be the same voltage as the first voltage.

또한, 이를 통하여 도 20c의 제1-2 분극 영역(1110R2)은 크기가 축소되어 도 20d에 도시된 형태의 제1-2 분극 영역(1110R2)으로 변할 수 잇다.In addition, through this, the 1-2 polarization region 1110R2 of FIG. 20C may be reduced in size and changed to the 1-2 polarization region 1110R2 shown in FIG. 20D.

이렇게 형성된 제2-2 분극 영역(1110F2)과 제1-2 분극 영역(1110F2)의 사이에는 제3 변동 저저항 라인(1143)이 형성될 수 있다.A third variable low-resistance line 1143 may be formed between the 2-2 polarization region 1110F2 and the 1-2 polarization region 1110F2 thus formed.

이러한 분극 상태를 유지하므로 제1 변동 저저항 라인(1141) 내지 제3 변동 저저항 라인(1143)은 그대로 유지될 수 있다.Since this polarization state is maintained, the first variable low-resistance line 1141 to the third variable low-resistance line 1143 may be maintained as they are.

이러한 분극 구조 및 변동 저저항 라인들의 형성 구조에서, 도 18에서 볼 수 있듯이, 제1 전극(1131)을 제1 변동 저저항 라인(1141) 내지 제3 변동 저저항 라인(1143)에 모두 걸쳐지도록 형성할 수 있다. 그리고 제2 전극은, 제1 변동 저저항 라인(1141)에만 전기적으로 연결되는 제2-1 전극(1132a), 제2 변동 저저항 라인(1142)에만 전기적으로 연결되는 제2-2 전극(1132b) 및 제3 변동 저저항 라인(1143)에만 전기적으로 연결되는 제2-3 전극(1132c)을 포함할 수 있다.In this polarization structure and the formation structure of variable low-resistance lines, as shown in FIG. can form The second electrode includes a 2-1 electrode 1132a electrically connected only to the first variable low-resistance line 1141 and a 2-2 electrode 1132b electrically connected only to the second variable low-resistance line 1142. ) and the second-third electrodes 1132c electrically connected only to the third variable low-resistance line 1143.

본 실시예는 게이트(1120)를 통하여 베이스(1110)에 전기장을 가하여 복수의 서로 다른 방향의 분극 영역들을 교대로 형성할 수 있고, 이에 따라 복수의 변동 저저항 라인을 형성할 수 있어, 이 복수의 변동 저저항 라인을 전류 패쓰로 사용할 수 있다.In this embodiment, a plurality of polarization regions in different directions may be alternately formed by applying an electric field to the base 1110 through the gate 1120, thereby forming a plurality of variable low-resistance lines. A variation of the low resistance line can be used as a current path.

이렇게 복수의 변동 저저항 라인을 흐르는 전류량을 각각 측정함으로써 복수의 데이터 읽기가 가능해진다. 예컨대, 상기 실시예에서 제1 전극(1131), 제1 변동 저저항 라인(1141), 제2-1 전극(1132a)을 따라 측정되는 전류량에 따라 제1 데이터가 읽혀질 수 있다. 또, 제1 전극(1131), 제2 변동 저저항 라인(1142), 제2-2 전극(1132b)을 따라 측정되는 전류량에 따라 제2 데이터가 읽혀질 수 있다. 제1 전극(1131), 제3 변동 저저항 라인(1143), 제2-3 전극(1132c)을 따라 측정되는 전류량에 따라 제3 데이터가 읽혀질 수 있다. 그리고, 상기 제1 변동 저저항 라인(1141) 내지 제3 변동 저저항 라인(1143)을 모두 소멸시킴으로써 데이터 지우기가 가능해지며, 0으로 읽혀질 수 있다.In this way, by measuring the amount of current flowing through the plurality of variable low-resistance lines, respectively, it is possible to read a plurality of data. For example, in the above embodiment, the first data may be read according to the amount of current measured along the first electrode 1131, the first variable low-resistance line 1141, and the 2-1 electrode 1132a. In addition, the second data may be read according to the amount of current measured along the first electrode 1131, the second variable low resistance line 1142, and the 2-2 electrode 1132b. Third data may be read according to the amount of current measured along the first electrode 1131, the third variable low resistance line 1143, and the second-third electrodes 1132c. Data can be erased by extinguishing all of the first variable low-resistance line 1141 to the third variable low-resistance line 1143 and can be read as 0.

상기와 같이 형성된 복수의 변동 저저항 라인은 게이트(1120)에 초기화 전압을 인가하여 소멸시킬 수 있다.The plurality of variable low-resistance lines formed as described above may be extinguished by applying an initialization voltage to the gate 1120 .

즉, 상기 실시예에서 게이트(1120)에 제4 전압을 인가하여 게이트(1120)에 인접한 제2-2 분극 영역(1110F2)의 분극 방향을 다시 제1 방향으로 할 수 있다. 이 후 제4 전압을 제4 시간 동안 유지하여 제1 방향으로 분극이 바뀌는 영역을 평면 방향으로 성장시킬 수 있으며, 제1 방향으로 분극이 바뀐 영역이 상기 제1 변동 저저항 라인(1141)을 지나가 제1-1 분극 영역(1110R1)에까지 연장되면 모든 변동 저저항 라인들이 소멸될 수 있다. 이 때, 상기 제4 전압은 상기 제2 전압과 동일한 전압일 수 있다. 상기 제4 시간은 적어도 제1 시간 이상일 수 있다.That is, in the above embodiment, the polarization direction of the 2-2 polarization region 1110F2 adjacent to the gate 1120 may be changed back to the first direction by applying a fourth voltage to the gate 1120 . Thereafter, a fourth voltage may be maintained for a fourth time to grow a region in which the polarization is changed in the first direction in a plane direction, and the region in which the polarization is changed in the first direction passes through the first variable low-resistance line 1141. When extending to the 1-1st polarization region 1110R1, all variable low-resistance lines may disappear. In this case, the fourth voltage may be the same voltage as the second voltage. The fourth time period may be at least equal to or longer than the first time period.

상기 실시예에서는 제1 변동 저저항 라인(1141) 내지 제3 변동 저저항 라인(1143)의 3개의 변동 저저항 라인이 형성되는 예를 나타내었으나, 본 발명은 반드시 이에 한정되는 것은 아니고, 다양한 숫자의 변동 저저항 라인을 형성하고, 이에 맞추어 제2 전극의 개수를 설계할 수 있다.In the above embodiment, an example in which three variable low-resistance lines of the first variable low-resistance line 1141 to the third variable low-resistance line 1143 are formed has been shown, but the present invention is not necessarily limited thereto, and various numbers It is possible to form a variable low-resistance line of , and design the number of second electrodes accordingly.

도 21은 도 18에 도시된 메모리 소자의 다른 실시예를 도시한 것으로, 도 21에 도시된 변동 저저항 라인 메모리 소자(1200)는 베이스의 일 변에 걸쳐 제1 전극(1231)이 형성되고, 제2 전극들도 한 쌍의 변동 저저항 라인들 중 하나의 라인에 걸치도록 위치할 수 있다. 이에 따라 소자의 집적도를 더욱 높일 수 있다.FIG. 21 shows another embodiment of the memory device shown in FIG. 18. In the variable low-resistance line memory device 1200 shown in FIG. 21, a first electrode 1231 is formed across one side of a base, The second electrodes may also be positioned to span one of the pair of variable low-resistance lines. Accordingly, the degree of integration of the device can be further increased.

도 22는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.22 is a plan view of a variable low resistance line memory device according to another exemplary embodiment.

도 22를 참조하면, 상기 일 실시예에 따른 변동 저저항 라인 메모리 소자(1300)는, 베이스(1310), 복수의 게이트(1320), 복수의 제1 전극(1331), 복수의 제2 전극(1332) 및 변동 저저항 라인(1340)을 포함할 수 있다.Referring to FIG. 22 , the variable low-resistance line memory device 1300 according to the embodiment includes a base 1310, a plurality of gates 1320, a plurality of first electrodes 1331, a plurality of second electrodes ( 1332) and a variable low resistance line 1340.

베이스(1310)는 전술한 실시예들과 마찬가지로, 자발 분극성 재료를 포함할 수 있다. 게이트(1320)는 베이스(1310)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를 들면 전압을 베이스(1310)에 인가할 수 있다.The base 1310 may include a spontaneously polarizable material, similar to the above-described embodiments. The gate 1320 may be formed to apply an electric field to the base 1310, and for example, a voltage may be applied to the base 1310.

선택적 실시예로서 게이트(1320)들은 베이스(1310)의 상면에 접하도록 형성될 수 있다.As an optional embodiment, the gates 1320 may be formed to contact the upper surface of the base 1310 .

선택적 실시예로서 게이트(1320)들은 서로 이격된 제1 게이트(1321) 및 제2 게이트(1322)를 포함할 수 있다. 일 실시예에 따르면, 상기 제1 게이트(1321)와 제2 게이트(1322)는 서로 대향될 수 있다.As an optional embodiment, the gates 1320 may include a first gate 1321 and a second gate 1322 spaced apart from each other. According to an embodiment, the first gate 1321 and the second gate 1322 may face each other.

선택적 실시예로서, 상기 복수의 제1 전극(1331)은 상기 게이트들(1320)과 이격되도록 위치하는 데, 서로 이격된 제1-1 전극(1331a) 내지 제1-4 전극(1331d)을 포함할 수 있다. 일 실시예에 따르면, 제1 게이트(1321)로부터 제2 게이트(1322)의 방향으로 제1-1 전극(1331a) 내지 제1-4 전극(1331d)이 순서대로 정렬된 것일 수 있다. 즉, 제1-1 전극(1331a)이 제1 게이트(1321)에 가깝게 위치하고 제1-4 전극(1331d)이 제2 게이트(1322)에 가깝게 위치할 수 있다.As an optional embodiment, the plurality of first electrodes 1331 are positioned to be spaced apart from the gates 1320, and include 1-1 electrodes 1331a to 1-4 electrodes 1331d spaced apart from each other. can do. According to an embodiment, the 1-1 electrodes 1331a to 1-4 electrodes 1331d may be sequentially aligned in a direction from the first gate 1321 to the second gate 1322 . That is, the 1-1 electrode 1331a may be positioned close to the first gate 1321 and the 1-4 electrode 1331d may be positioned close to the second gate 1322 .

선택적 실시예로서, 상기 복수의 제2 전극(1332)은 상기 게이트들(1320)과 이격되도록 위치하는 데, 서로 이격된 제2-1 전극(1332a) 내지 제2-4 전극(1332d)을 포함할 수 있다. 일 실시예에 따르면, 제1 게이트(1321)로부터 제2 게이트(1322)의 방향으로 제2-1 전극(1332a) 내지 제2-4 전극(1332d)이 순서대로 정렬된 것일 수 있다. 즉, 제2-1 전극(1332a)이 제1 게이트(1321)에 가깝게 위치하고 제2-4 전극(1332d)이 제2 게이트(1322)에 가깝게 위치할 수 있다. As an optional embodiment, the plurality of second electrodes 1332 are positioned to be spaced apart from the gates 1320, and include 2-1 electrodes 1332a to 2-4 electrodes 1332d spaced apart from each other. can do. According to an embodiment, the 2-1 electrode 1332a to 2-4 electrode 1332d may be sequentially aligned in a direction from the first gate 1321 to the second gate 1322 . That is, the 2-1 electrode 1332a may be positioned close to the first gate 1321 and the 2-4 electrode 1332d may be positioned close to the second gate 1322 .

일 실시예에 따르면, 상기 제1 전극들(1331)과 제2 전극들(1332)은 서로 대향된 것일 수 있다. 즉, 제1-1 전극(1331a)과 제2-1 전극(1332a)이 서로 대향되고, 제1-2 전극(1331b)과 제2-2 전극(1332b)이 서로 대향되고, 제1-3 전극(1331c)과 제2-3 전극(1332c)이 서로 대향되고, 제1-4 전극(1331d)과 제2-4 전극(1332d)이 서로 대향될 수 있다.According to one embodiment, the first electrodes 1331 and the second electrodes 1332 may be opposed to each other. That is, the 1-1 electrode 1331a and the 2-1 electrode 1332a face each other, the 1-2 electrode 1331b and the 2-2 electrode 1332b face each other, and the 1-3 electrode 1331b faces each other. The electrode 1331c and the second-third electrode 1332c may face each other, and the first-fourth electrode 1331d and the second-fourth electrode 1332d may face each other.

일 실시예에 따르면, 상기 제1 게이트(1321)와 제2 게이트(1322)의 사이 영역에 제1 전극들(1331)과 제2 전극들(1332)이 배치될 수 있다. According to an embodiment, first electrodes 1331 and second electrodes 1332 may be disposed in a region between the first gate 1321 and the second gate 1322 .

상기 베이스(1310)는 서로 다른 방향의 분극을 갖는 복수의 분극 영역들을 포함할 수 있다. The base 1310 may include a plurality of polarized regions having polarizations in different directions.

상기 베이스(1310)는 제1 분극 영역(1310R)과 제2 분극 영역(1310F)을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 게이트(1321)에 인접하게 제2 분극 영역(1310F)이 위치하고, 제2 게이트(1322)에 인접하게 제1 분극 영역(1310R)이 위치할 수 있다.The base 1310 may include a first polarization region 1310R and a second polarization region 1310F. According to an embodiment, the second polarization region 1310F may be positioned adjacent to the first gate 1321 and the first polarization region 1310R may be positioned adjacent to the second gate 1322 .

제1 분극 영역(1310R)과 제2 분극 영역(1310F)의 사이에는 변동 저저항 라인(1340)이 위치할 수 있다. 상기 변동 저저항 라인(1340)은 복수의 제1 전극(1331)과 제2 전극들(1332) 중 서로 대향된 제1 전극과 제2 전극을 전기적으로 연결하도록 위치할 수 있다. A variable low-resistance line 1340 may be positioned between the first polarization region 1310R and the second polarization region 1310F. The variable low-resistance line 1340 may be positioned to electrically connect first and second electrodes facing each other among the plurality of first electrodes 1331 and second electrodes 1332 .

이러한 변동 저저항 라인(1340)은 복수의 게이트(1320)에 인가하는 전압 및 시간에 따라 복수의 제1 전극(1331)과 제2 전극들(1332)의 사이에서 위치가 변할 수 있다. 따라서 도 22에 도시된 실시예와 같이 각각 네 개의 제1 전극(1331)과 제2 전극(1332)이 있는 구조에서는 네 종류의 데이터를 기록 및 읽을 수 있고, 변동 저저항 라인(1340)을 삭제함으로써 0의 데이터로 읽을 수 있다.The position of the variable low-resistance line 1340 may change between the plurality of first electrodes 1331 and the second electrodes 1332 according to the voltage and time applied to the plurality of gates 1320 . Therefore, in the structure in which there are four first electrodes 1331 and four second electrodes 1332, respectively, as in the embodiment shown in FIG. 22, four types of data can be written and read, and the variable low-resistance line 1340 can be deleted. By doing so, it can be read as 0 data.

이러한 메모리 소자(1300)의 보다 구체적인 동작 방법은 다음과 같다. 도 23a 내지 도 23f는 도 22의 메모리 소자의 동작 방법을 설명하기 위한 도면들이다.A more specific operating method of the memory device 1300 is as follows. 23A to 23F are diagrams for explaining a method of operating the memory device of FIG. 22 .

먼저, 도 23a를 참조하면, 베이스(1310)는 제1 분극 방향을 갖는 제1 분극 영역(1310R)을 포함할 수 있다. 선택적 실시예로서, 게이트(1320) 중 하나를 통한 초기화 전기장을 인가하여 도 23a와 같은 베이스(1310)의 분극 상태를 형성할 수 있다.First, referring to FIG. 23A , the base 1310 may include a first polarization region 1310R having a first polarization direction. As an optional embodiment, a polarization state of the base 1310 as shown in FIG. 23A may be formed by applying an initialization electric field through one of the gates 1320 .

그리고 나서 도 23b를 참조하면, 베이스(1310)에 제2 분극 영역(1310F)을 형성한다. 구체적 예로서 제1 게이트(1321)에 제1 전압을 인가하여 제1 게이트(1321)의 폭에 대응하도록 제1 게이트(1321)와 중첩된 영역에 우선 제2 분극 영역(1310F)을 형성한 후 제1 전압을 제1 시간 동안 유지하여 수평 방향, 즉 제1 분극 영역(1310R)의 방향으로 성장시켜 도 23b와 같은 상태를 형성할 수 있다. 그러면 제1 분극 영역(1310R)과 제2 분극 영역(1310F)의 사이 경계에 변동 저저항 라인(1340)이 형성될 수 있고, 이 때의 변동 저저항 라인(1340)은 서로 대향된 제1 전극(1331) 중 하나와 제2 전극(1332) 중 하나를 전기적으로 연결시키는 위치에 형성될 수 있다. 일 예로서, 변동 저저항 라인(1340)이 제1-3 전극(1331c)과 제2-3 전극(1332c)을 전기적으로 연결하는 위치까지 제2 분극 영역(1310F)을 성장시킬 수 있다.Then, referring to FIG. 23B , a second polarization region 1310F is formed on the base 1310 . As a specific example, first, a second polarization region 1310F is formed in an area overlapping the first gate 1321 to correspond to the width of the first gate 1321 by applying a first voltage to the first gate 1321, and then forming the second polarization region 1310F. A state as shown in FIG. 23B may be formed by maintaining the first voltage for a first time to grow in the horizontal direction, that is, in the direction of the first polarization region 1310R. Then, the variable low-resistance line 1340 can be formed at the boundary between the first polarization region 1310R and the second polarization region 1310F, and the variable low-resistance line 1340 at this time is the first electrodes facing each other. It may be formed at a position where one of the 1331 and one of the second electrodes 1332 are electrically connected. As an example, the second polarization region 1310F may be grown to a position where the variable low-resistance line 1340 electrically connects the 1-3 electrodes 1331c and 2-3 electrodes 1332c.

상기와 같이 형성된 변동 저저항 라인(1340)은 제1 게이트(1321) 및 제2 게이트(1322)에 인가하는 전압 및 시간에 따라 이동할 수 있다.The variable low-resistance line 1340 formed as described above may move depending on the voltage and time applied to the first gate 1321 and the second gate 1322 .

도 23b의 상태에서, 제2 게이트(1322)에 제2 전압을 제2 시간 동안 인가하면, 제1 분극 영역(1310R)의 범위는 변경될 수 있다. 상기 제2 전압은 베이스(1310)를 제1 분극 방향을 갖는 전기장을 형성할 수 있는 것으로, 이에 따라 베이스(1310)의 제2 게이트(1322)에 인접한 영역은 제1 분극 영역(1310R)이 되고, 이 제1 분극 영역(1310R)이 제2 분극 영역(1310F)의 방향으로 확장될 수 있다. 상기 제2 시간은 도 23b의 상태에서 제1 분극 영역(1310R)이 제2 분극 영역(1310F)의 방향으로 확장될 수 있기에 충분한 시간이 될 수 있으며, 이에 따라 도 23c에서 볼 수 있듯이 변동 저저항 라인(1340)이 제1-1 전극(1331a)과 제2-1 전극(1332a)을 전기적으로 연결하는 위치까지 옮길 수 있다.In the state of FIG. 23B , when a second voltage is applied to the second gate 1322 for a second time period, the range of the first polarization region 1310R may be changed. The second voltage may form an electric field having a first polarization direction in the base 1310, and accordingly, a region adjacent to the second gate 1322 of the base 1310 becomes a first polarization region 1310R. , the first polarization region 1310R may extend in the direction of the second polarization region 1310F. The second time period may be a time sufficient for the first polarization region 1310R to expand in the direction of the second polarization region 1310F in the state of FIG. 23B, and accordingly, as shown in FIG. 23C, the variable low resistance The line 1340 may move to a position where the 1-1 electrode 1331a and the 2-1 electrode 1332a are electrically connected.

도 23c의 상태에서, 제1 게이트(1321)에 제1 전압을 제3 시간 동안 인가하면, 제2 분극 영역(1310F)의 범위는 변경될 수 있다. 상기 제1 전압은 전술한 바와 같이 베이스(1310)를 제2 분극 방향을 갖는 전기장을 형성할 수 있는 것으로, 이에 따라 베이스(1310)의 제1 게이트(1321)에 인접한 영역은 제2 분극 영역(1310F)이 되고, 이 제1 분극 영역(1310F)이 제1 분극 영역(1310R)의 방향으로 확장될 수 있다. 상기 제3 시간은 도 23c의 상태에서 제2 분극 영역(1310F)이 제1 분극 영역(1310R)의 방향으로 확장될 수 있기에 충분한 시간이 될 수 있으며, 이에 따라 도 23d에서 볼 수 있듯이 변동 저저항 라인(1340)이 제1-2 전극(1331b)과 제2-2 전극(1332b)을 전기적으로 연결하는 위치까지 옮길 수 있다.In the state of FIG. 23C , when the first voltage is applied to the first gate 1321 for the third time, the range of the second polarization region 1310F may be changed. As described above, the first voltage can form an electric field having a second polarization direction in the base 1310, and accordingly, a region adjacent to the first gate 1321 of the base 1310 is a second polarization region ( 1310F), and the first polarization region 1310F may extend in the direction of the first polarization region 1310R. The third time period may be sufficient time for the second polarization region 1310F to expand in the direction of the first polarization region 1310R in the state of FIG. 23C, and accordingly, as shown in FIG. 23D, the variable low resistance The line 1340 may move to a position where the first-second electrode 1331b and the second-second electrode 1332b are electrically connected.

이처럼 본 발명의 실시예들에 따르면, 제1 게이트(1321)로는 제1 전압을, 제2 게이트(1322)로는 제2 전압을 인가하고, 각각의 인가 시간을 조절함으로써 베이스(1310)의 분극 영역을 변경할 수 있고, 이에 따라 변동 저저항 라인(1340)의 위치를 간단하게 변경할 수 있다. 그리고 제1 게이트(1321)는 제1 전압을, 제2 게이트(1322)로는 제2 전압이 인가됨으로써, 각 게이트에 연결되는 소자 설계를 보다 간단하게 할 수 있다.As described above, according to embodiments of the present invention, a first voltage is applied to the first gate 1321 and a second voltage is applied to the second gate 1322, and application times are adjusted to thereby adjust the polarization region of the base 1310. can be changed, and accordingly, the position of the variable low-resistance line 1340 can be simply changed. In addition, since the first voltage is applied to the first gate 1321 and the second voltage is applied to the second gate 1322, device design connected to each gate can be simplified.

상기와 같은 실시예에서 변동 저저항 라인(1340)은 간단히 삭제할 수 있다.In the above embodiment, the variable low-resistance line 1340 can be simply deleted.

도 23d의 상태에서 제1 게이트(1321)를 통해 제2 전압을 인가하면, 도 23e에서 볼 수 있듯이 제1 게이트(1321)에 인접한 제2 분극 영역(1310F)의 분극 방향이 바뀌어 제1-2 분극 영역(1310R2)이 형성될 수 있고, 이를 제4 시간 동안 유지하면 상기 제1-2 분극 영역(1310R2)이 변동 저저항 라인(1340)의 방향으로 성장해 제1-2 분극 영역(1310R2)이 상기 변동 저저항 라인(1340)을 지날 수 있다. 이 경우, 변동 저저항 라인(1340)은 삭제된다. 상기 제4 시간은 상기 제1-2 분극 영역(1310R2)이 성장해 상기 변동 저저항 라인(1340)을 지날 수 있는 최소 시간이 될 수 있다.When the second voltage is applied through the first gate 1321 in the state of FIG. 23D, as shown in FIG. 23E, the polarization direction of the second polarization region 1310F adjacent to the first gate 1321 changes, A polarization region 1310R2 may be formed, and if maintained for a fourth time, the first-second polarization region 1310R2 grows in the direction of the variable low-resistance line 1340 to form the first-second polarization region 1310R2. It may pass through the variable low-resistance line 1340 . In this case, the variable low-resistance line 1340 is deleted. The fourth time may be a minimum time for the first-second polarization region 1310R2 to grow and pass the variable low-resistance line 1340 .

선택적으로 도면에 도시하지는 않았지만, 반대의 방향으로 진행할 수도 있다. 즉, 제2 게이트(1322)를 통해 제1 전압을 인가하면, 제2 게이트(1322)에 인접한 제1 분극 영역(1310R)의 분극 방향이 바뀌어 제2 분극 영역(1310F)이 형성될 수 있고, 이를 제5 시간 동안 유지하면 상기 제2 분극 영역(1310F)이 변동 저저항 라인(1340)의 방향으로 성장해 제2 분극 영역(1310F)이 상기 변동 저저항 라인(1340)을 지날 수 있다. 이 경우, 변동 저저항 라인(1340)은 삭제된다. 상기 제5 시간은 상기 제2 분극 영역(1310F)이 성장해 상기 변동 저저항 라인(1340)을 지날 수 있는 최소 시간이 될 수 있다.Optionally, although not shown in the figure, it may proceed in the opposite direction. That is, when the first voltage is applied through the second gate 1322, the polarization direction of the first polarization region 1310R adjacent to the second gate 1322 is changed to form the second polarization region 1310F. If this is maintained for the fifth time, the second polarization region 1310F grows in the direction of the variable low-resistance line 1340, and the second polarization region 1310F can pass through the variable low-resistance line 1340. In this case, the variable low-resistance line 1340 is deleted. The fifth time may be a minimum time for the second polarization region 1310F to grow and pass the variable low-resistance line 1340 .

선택적으로, 제1 게이트(1321)에 제1 전압을, 또는 제2 게이트(1322)에 제2 전압을 인가하여 변동 저저항 라인을 삭제할 수도 있다.Optionally, the variable low-resistance line may be deleted by applying the first voltage to the first gate 1321 or the second voltage to the second gate 1322 .

예컨대 도 23f를 참조하면, 도 23d의 상태에서 제2 게이트(1322)에 제2 전압을 제6 시간 동안 인가하여, 제1 분극 영역(1310R)이 제2 분극 영역(1310F)의 방향으로 더욱 성장하도록 할 수 있다. 이 경우 변동 저저항 라인(1340)도 제1 게이트(1321)의 방향으로 더욱 이동하게 되며, 결국에는 제1 전극(1331) 및 제2 전극(1332)에 전기적으로 연결되지 않은 상태의 변동 저저항 라인(1340')이 될 수 있다. 따라서 이 경우에는 변동 저저항 라인이 삭제된 것과 동일한 효과를 얻을 수 있다. 상기 제 6 시간은 상기 제1 분극 영역(1310R)이 성장해 상기 변동 저저항 라인(1340)이 제1 전극(1331) 및 제2 전극(1332)에 전기적으로 연결되지 않은 상태까지 이동할 수 있는 최소 시간이 될 수 있다.For example, referring to FIG. 23F , in the state of FIG. 23D , the second voltage is applied to the second gate 1322 for a sixth time, so that the first polarization region 1310R further grows in the direction of the second polarization region 1310F. can make it In this case, the variable low-resistance line 1340 also moves further in the direction of the first gate 1321, and eventually the variable low-resistance line 1340 is not electrically connected to the first electrode 1331 and the second electrode 1332. line 1340'. Therefore, in this case, the same effect as when the variable low-resistance line was deleted can be obtained. The sixth time is the minimum time during which the first polarization region 1310R grows and moves to a state in which the variable low-resistance line 1340 is not electrically connected to the first electrode 1331 and the second electrode 1332. This can be.

선택적으로 도면에 도시하지는 않았지만, 반대의 방향으로 진행될 수도 있다. 즉, 도 23d의 상태에서 제1 게이트(1321)에 제1 전압을 제7 시간 동안 인가하여, 제2 분극 영역(1310F)이 제1 분극 영역(1310R)의 방향으로 더욱 성장하도록 할 수 있다. 이 경우 변동 저저항 라인(1340)도 제2 게이트(1322)의 방향으로 더욱 이동하게 되며, 결국에는 제1 전극(1331) 및 제2 전극(1332)에 전기적으로 연결되지 않은 상태의 변동 저저항 라인이 될 수 있다. 따라서 이 경우에는 변동 저저항 라인이 삭제된 것과 동일한 효과를 얻을 수 있다. 상기 제7 시간은 상기 제2 분극 영역(1310F)이 성장해 상기 변동 저저항 라인(1340)이 제1 전극(1331) 및 제2 전극(1332)에 전기적으로 연결되지 않은 상태까지 이동할 수 있는 최소 시간이 될 수 있다.Optionally, although not shown in the figure, it may proceed in the opposite direction. That is, in the state of FIG. 23D , the first voltage may be applied to the first gate 1321 for a seventh time so that the second polarization region 1310F further grows in the direction of the first polarization region 1310R. In this case, the variable low-resistance line 1340 also moves further in the direction of the second gate 1322, and eventually the variable low-resistance line 1340 is not electrically connected to the first electrode 1331 and the second electrode 1332. can be a line Therefore, in this case, the same effect as when the variable low-resistance line was deleted can be obtained. The seventh time is the minimum time during which the second polarization region 1310F grows and moves to a state in which the variable low-resistance line 1340 is not electrically connected to the first electrode 1331 and the second electrode 1332. This can be.

이상 설명한 본 명세서의 모든 실시예들은 각 도시된 실시예들에 한정되는 것은 아니며, 서로 복합적으로 적용될 수 있음은 물론이다.All embodiments of the present specification described above are not limited to each illustrated embodiment, and can be applied in combination with each other, of course.

이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.In this way, the present invention has been described with reference to the embodiments shown in the drawings, but this is only exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. . Therefore, the true technical scope of protection of the present invention should be determined by the technical spirit of the appended claims.

실시예에서 설명하는 특정 실행들은 일 실시 예들로서, 어떠한 방법으로도 실시 예의 범위를 한정하는 것은 아니다. 또한, "필수적인", "중요하게" 등과 같이 구체적인 언급이 없다면 본 발명의 적용을 위하여 반드시 필요한 구성 요소가 아닐 수 있다.Specific executions described in the embodiments are examples, and do not limit the scope of the embodiments in any way. In addition, if there is no specific reference such as "essential" or "important", it may not necessarily be a component necessary for the application of the present invention.

실시예의 명세서(특히 특허청구범위에서)에서 "상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 또한, 실시 예에서 범위(range)를 기재한 경우 상기 범위에 속하는 개별적인 값을 적용한 발명을 포함하는 것으로서(이에 반하는 기재가 없다면), 상세한 설명에 상기 범위를 구성하는 각 개별적인 값을 기재한 것과 같다. 마지막으로, 실시 예에 따른 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 따라 실시 예들이 한정되는 것은 아니다. 실시 예에서 모든 예들 또는 예시적인 용어(예들 들어, 등등)의 사용은 단순히 실시 예를 상세히 설명하기 위한 것으로서 특허청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 실시 예의 범위가 한정되는 것은 아니다. 또한, 당업자는 다양한 수정, 조합 및 변경이 부가된 특허청구범위 또는 그 균등물의 범주 내에서 설계 조건 및 팩터에 따라 구성될 수 있음을 알 수 있다.In the specification of the embodiments (particularly in the claims), the use of the term "above" and similar indicating terms may correspond to both singular and plural. In addition, when a range is described in the embodiment, it includes the invention to which individual values belonging to the range are applied (unless there is a description to the contrary), and it is as if each individual value constituting the range is described in the detailed description. . Finally, if there is no explicit description or description of the order of steps constituting the method according to the embodiment, the steps may be performed in an appropriate order. Examples are not necessarily limited according to the order of description of the steps. The use of all examples or exemplary terms (eg, etc.) in the embodiments is simply for explaining the embodiments in detail, and the scope of the embodiments is limited due to the examples or exemplary terms unless limited by the claims. It is not. In addition, those skilled in the art can appreciate that various modifications, combinations and changes can be made according to design conditions and factors within the scope of the appended claims or equivalents thereof.

Claims (1)

자발 분극성 재료를 포함하는 베이스;
상기 베이스에 인접하도록 배치된 복수의 게이트;
상기 복수의 게이트 중 적어도 하나를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스에 형성되는 하나 이상의 분극 영역;
상기 각 게이트에 이격되도록 위치하는 복수의 제1 전극;
상기 각 게이트 및 제1 전극에 이격되도록 위치하는 복수의 제2 전극;
상기 하나 이상의 분극 영역의 경계에 대응하고, 상기 복수의 제1 전극중 하나와 상기 제2 전극중 하나를 전기적으로 연결할 수 있도록 형성되는 변동 저저항 라인;을 포함하고,
상기 변동 저저항 라인은 상기 베이스의 영역 중 상기 변동 저저항 라인과 인접한 다른 영역보다 전기적 저항이 낮은 영역으로 형성되고,
상기 하나 이상의 분극 영역은 상기 베이스의 두께 방향으로 상기 베이스 두께 전체에 대응하도록 형성되는 것을 포함하는, 비휘발성 메모리 소자.a base comprising a spontaneously polarizable material;
a plurality of gates disposed adjacent to the base;
one or more polarization regions formed in the base by applying an electric field to the base through at least one of the plurality of gates;
a plurality of first electrodes spaced apart from each of the gates;
a plurality of second electrodes positioned to be spaced apart from each of the gates and the first electrode;
A variable low-resistance line corresponding to the boundary of the one or more polarization regions and formed to electrically connect one of the plurality of first electrodes and one of the second electrodes;
The variable low-resistance line is formed in a region of the base having a lower electrical resistance than other regions adjacent to the variable low-resistance line,
The one or more polarization regions are formed to correspond to an entire thickness of the base in a thickness direction of the base.
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