KR102454430B1 - 전주도금방식을 이용하는 금속배선 형성방법 및 이에 사용되는 메탈 페이스트 조성물 - Google Patents

전주도금방식을 이용하는 금속배선 형성방법 및 이에 사용되는 메탈 페이스트 조성물 Download PDF

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Abstract

본 발명은 마스크 패턴(220)이 형성된 전주도금용 기판(210)을 반복 재활용하여 금속배선층(230)을 전사시킬 수 있기 때문에 금속배선층(230)의 레이아웃이 신뢰성 있게 형성되며 재료비도 절감된다. 특히, 전주도금용 기판(210)이 아닌 메탈 페이스트층(1)을 도금 씨앗으로 사용하기 때문에 전주도금용 기판(210)이 반드시 금속 재질로 이루어져야 할 필요가 없어 전주도금용 기판(210)의 재질에 대한 선택폭이 넓다. 게다가, 전주도금용 기판(210)의 표면이 아니라 메탈 페이스트층(1) 상에 도금이 이루어지기 때문에 메탈 페이스트층(1)이 신뢰성 있게 형성되기만 한다면 전주도금용 기판(210)의 종류나 표면 상태에 상관없이 신뢰성과 재현성 있게 금속배선층(230)을 얻을 수 있다. 따라서 특별한 상황이 아닌 한 전주도금용 기판(210)의 표면을 경면 처리하는 등의 조치가 필요 없다. 구리와 같이 습식식각이 어려운 재질에 대한 금속배선층을 얻고자 할 때에는 DES 공정보다는 이러한 전주도금방식을 이용하는 것이 매우 바람직하다.

Description

전주도금방식을 이용하는 금속배선 형성방법 및 이에 사용되는 메탈 페이스트 조성물{Method for fabricating metal interconnects using electroforming process and metal paste composition for use in the same}
본 발명은 금속배선 형성방법 및 이에 사용되는 메탈 페이스트 조성물에 관한 것으로서, 특히 전주도금방식을 이용하는 금속배선 형성방법 및 이에 사용되는 메탈 페이스트 조성물에 관한 것이다.
현재 다양한 수많은 종류의 전자제품은 금속배선이 형성된 회로기판을 사용하고 있다. 예컨대 FPCB(flexible printed circuit board), 무선충전용 전극, NFCㅇWiFiㅇLTE 안테나 등이 그것이다. 이때 금속배선은 DES(Developing, etching, stripping) 공정을 통하여 형성되는 것이 일반적이다.
도 1은 DES 공정을 이용하는 종래의 FPCB 제조방법을 설명하기 위한 도면이다. 먼저, 도 1a에서와 같이, 폴리머필름(11), 예컨대 폴리이미드 필름 상에 얇은 동박(13)을 적층시킨 다음에, 도 1b에서와 같이, 동박(13) 상에 감광성 수지를 도포하여 건조시킨 후 노광과정을 거쳐 감광막 패턴(20)을 형성한다.
이어서, 도 1c에서와 같이 감광막 패턴(20)을 식각 마스크로 하여 감광막 패턴(20)이 형성되지 않은 부위의 동박(13)을 염화철 수용액과 같은 식각용액을 이용하여 식각 제거함으로써 동박으로 이루어진 금속배선(13')을 형성한다. 마무리로, 도 1d에서와 같이, 박리액을 이용하여 감광막 패턴(20)을 제거하고 수세 건조함으로써 폴리머필름(11) 상에 금속배선(13')이 형성된 연성회로기판(FPCB)을 얻는다.
그러나 이와 같이 FCCL(flexible copper clad laminate)를 이용하는 DES 공정은, 전체적인 제조공정이 길고 복잡하며, 대규모의 설비투자가 요구되고, 제조공정에 사용되는 원재료에 대한 비용도 많이 소요될 뿐만 아니라 원재료의 손실도 심하며, 이로 인하여 제조단가도 높다는 문제점이 있다.
이에, 은 페이스트(silver paste)나 구리 페이스트(copper paste) 등과 같은 금속 페이스트(metal paste)를 기판에 인쇄하여 금속배선을 형성시키는 인쇄방식이 채택되고 있으나, 이러한 인쇄방식은 전기전도도, 표면조도 등과 같은 물성을 원하는 수치로 신뢰성과 재현성 있게 구현하기가 어렵다는 단점이 있다.
위와 같은 DES나 인쇄방식의 문제점을 해결하기 위한 일환으로, 대한민국 공개특허 제2013-51141호(2013.05.20.공개), 대한민국 공개특허 제2007-106669호(2007.11.05.공개), 일본공개공보 제2013-157344호(2013.08.15.공개) 등에는 전주도금방식으로 금속배선을 형성하는 방법을 선보이고 있다.
도 2는 전주도금방식을 이용하는 종래의 금속배선 형성방법을 설명하기 위한 도면이다. 먼저, 도 2a에서와 같이 전주도금용 기판(110) 상에 전주도금용 기판(110)의 소정부위를 노출시키도록 마스크 패턴(120)을 형성한 다음에, 도 2b에서와 같이 마스크 패턴(120)에 의해 노출되는 부위에 도금공정을 통하여 금속배선층(130)을 형성한다. 이때의 도금은 금속배선층(130)의 표면이 마스크 패턴(120)의 위로 돌출될 되어 헤드(head)가 형성될 때까지 이루어진다.
이어서, 도 2c에서와 같이, 금속배선층(130)의 헤드 부분이 접합성 시트(140)에 압입되도록 도 2b의 결과물에 접합성 시트(140)를 열 압착시킨 후, 도 2d에서와 같이 접합성 시트(140)를 박리시킨다. 그러면 금속배선층(130)이 접합성 시트(140)에 압입된 상태로 접합성 시트(140)와 함께 박리되어 나온다.
마지막으로, 도 2e에서와 같이, 접합성 시트(140)의 배면을 전자부품용 기판(150)에 열 압착 등의 방법으로 접합시킴으로써 전자부품용 기판(150) 상에 금속배선층(130)을 전사시킨다.
이와 같이 전주도금방식을 이용하게 되면, 금속배선층(130)에 대한 식각이나 인쇄 등을 거치지 않고서도 전자부품용 기판(150)에 금속배선층(130)을 형성시킬 수 있다는 장점이 있다.
그러나 전주도금용 기판(110) 자체가 도금에 대한 씨앗(seed)으로 사용되어야 하기 때문에 전주도금용 기판(110)이 스테인레스나 티타늄과 같은 금속재질로 한정될 수밖에 없으며, 또한 강판을 사용해야 하기 때문에 롤투롤(roll to roll) 공정이 아닌 시트(sheet) 단위의 공정으로 진행할 수밖에 없어 대량생산에 불리하다.
그리고 원하는 특성의 도금이 이루어지도록 전주도금용 기판(110)의 표면을 경면처리 해야 하는 단점도 있으며, 전주도금용 기판(110)의 종류와 표면 상태에 따라 도금 특성이 달라지므로 원하는 물성의 금속배선층(130)이 신뢰성과 재현성 있게 형성되기 어렵다는 단점이 있다.
대한민국 공개특허 제2013-51141호(2013.05.20.공개) 대한민국 공개특허 제2007-106669호(2007.11.05.공개) 일본공개공보 제2013-157344호(2013.08.15.공개)
따라서 본 발명이 해결하고자 하는 과제는, 전주도금방식을 채택하되 전주도금용 기판 자체를 도금 씨앗(seed)으로 사용하는 것이 아니라 전주도금용 기판 표면에 별도의 메탈 페이스트층(metal paste layer)을 형성시키고 이러한 메탈 페이스트층을 도금 씨앗으로 사용함으로써 상술한 종래의 문제점을 해결할 수 있는 금속배선 형성방법 및 이에 사용되는 메탈 페이스트 조성물을 제공하는 데 있다.
상기 과제를 달성하기 위한 본 발명의 일예에 따른 금속배선 형성방법은,
(a) 전주도금용 기판 상의 마스크 패턴 사이에 메탈 페이스트층이 존재하도록 하는 단계;
(b) 상기 메탈 페이스트층 상에 도금 공정을 통하여 상기 마스크 패턴의 위로 헤드가 돌출되는 금속배선층을 형성하는 단계;
(c) 상기 금속배선층이 형성된 결과물 상에 접합성 시트를 압착시켜 상기 금속배선층이 상기 접합성 시트에 달라붙도록 하는 단계;
(d) 상기 접합성 시트에 상기 금속배선층이 달라붙어 있는 상태로 상기 접합성 시트를 상기 마스크 패턴이 형성되어 있는 상기 전주도금용 기판에서 박리시키는 단계; 및
(e) 상기 접합성 시트를 전자부품용 기판에 접합시켜 상기 전자부품용 기판 상에 상기 금속배선층을 전사시키는 단계; 를 포함하는 것을 특징으로 한다.
상기 (a) 단계는,
전주도금용 기판 상에 메탈 페이스트층을 형성하는 단계; 및
상기 메탈 페이스트층 상에 상기 메탈 페이스트층의 소정부위를 노출시키도록 마스크 패턴을 형성시키는 단계; 를 포함할 수 있다.
이 경우, 상기 (e) 단계를 거치는 과정에서 상기 메탈 페이스트층은 상기 금속배선층에 달라붙어 상기 금속배선층과 함께 박리되는 것이 아니라 상기 전주도금용 기판 상에 그대로 있도록 할 수 있으며, 이러기 위해서는, 상기 메탈 페이스트층은 금속분말 30~70wt%, 폴리에스테르 5~15wt%, 용매 10~60wt%, 올리고머 1~5wt%, 및 이소시아네이트 0.1~1.5wt%를 포함하는 메탈 페이스트 조성물을 도포하여 얻어지는 것이 바람직하다.
한편, 상기 (a) 단계는,
전주도금용 기판 상에 상기 전주도금용 기판의 소정부위를 노출시키도록 마스크 패턴을 형성하는 단계; 및
상기 마스크 패턴에 의해 노출되는 부위에 메탈 페이스트층을 형성하는 단계; 를 포함할 수 있다.
이 경우, 상기 (e) 단계를 거치는 과정에서 상기 메탈 페이스트층은 상기 금속배선층에 달라붙어 상기 금속배선층과 함께 상기 전주도금용 기판에서 박리되도록 할 수 있으며, 이러기 위해서는, 상기 메탈 페이스트층은 금속분말 50~75wt%, 셀룰로오즈 1~2wt%, 용매 20~45wt%, 및 올리고머 4~10wt%를 포함하는 메탈 페이스트 조성물을 도포하여 얻어지는 것이 바람직하다.
본 발명은 상기 금속분말의 사이즈가 50nm ~ 300nm 인 것을 특징으로 한다.
상기 과제를 달성하기 위한 본 발명의 일예에 따른 메탈 페이스트 조성물은,
금속분말 30~70wt%, 폴리에스테르 5~15wt%, 용매 10~60wt%, 올리고머 1~5wt%, 및 이소시아네이트 0.1~1.5wt%를 포함하여 이루어지는 것을 특징으로 한다.
상기 과제를 달성하기 위한 본 발명의 다른 예에 따른 메탈 페이스트 조성물은, 금속분말 50~75wt%, 셀룰로오즈 1~2wt%, 용매 20~45wt%, 및 올리고머 4~10wt%를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 따른 메탈 페이스트 조성물에서 상기 금속분말의 사이즈는 50nm ~ 300nm 인 것이 바람직하다.
본 발명은 기본적으로 DES 공정이 아닌 전주도금방식을 취하기 때문에, DES 공정과 비교해 볼 때 전체적인 제조공정이 간단하며, 제조공정에 사용되는 원재료에 대한 비용도 적게 소요되고, 원재료의 손실도 적다.
그리고 마스크 패턴이 형성된 전주도금용 기판을 반복 재활용하여 금속배선층을 전사시킬 수 있기 때문에 금속배선층의 레이아웃이 신뢰성 있게 형성되며 재료비도 절감된다.
특히, 전주도금용 기판이 아닌 메탈 페이스트층을 도금 씨앗으로 사용하기 때문에 전주도금용 기판이 반드시 금속 재질로 이루어져야 할 필요가 없어 전주도금용 기판의 재질에 대한 선택폭이 넓다.
예컨대, 전주도금용 기판으로서 PET(polyethylene terephthalate), PC(polycarbonate), PI(polyimide) 등과 같은 고분자 재질의 것을 사용한다면. 메탈 페이스트층도 유연성을 가지고 있을 뿐만 아니라 이러한 고분자 재질의 전주도금용 기판도 유연성을 가지고 있기 때문에 롤투롤(roll to roll) 공정이 가능하여 대량생산에 매우 적합하게 된다. 물론, 전주도금용 기판으로서 금속재질을 사용하는 경우에도 강판이 아닌 얇은 포일을 사용함으로써 당연히 롤투롤 공정을 적용할 수 있다.
게다가, 전주도금용 기판의 표면이 아니라 메탈 페이스트층 상에 도금이 이루어지기 때문에 메탈 페이스트층이 신뢰성 있게 형성되기만 한다면 전주도금용 기판의 종류나 표면 상태에 상관없이 신뢰성과 재현성 있게 금속배선층을 얻을 수 있다. 따라서 특별한 상황이 아닌 한 전주도금용 기판의 표면을 경면 처리하는 등의 조치가 필요 없다.
구리와 같이 습식식각이 어려운 재질에 대한 금속배선층을 얻고자 할 때에는 DES 공정보다는 이러한 전주도금방식을 이용하는 것이 매우 바람직하다.
도 1은 DES 공정을 이용하는 종래의 FPCB 제조방법을 설명하기 위한 도면;.
도 2는 전주도금방식을 이용하는 종래의 금속배선 형성방법을 설명하기 위한 도면;
도 3은 본 발명의 제1실시예에 따른 금속배선 형성방법을 설명하기 위한 도면;
도 4는 본 발명의 제2실시예에 따른 금속배선 형성방법을 설명하기 위한 도면이다.
이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다. 아래의 실시예는 본 발명의 내용을 이해하기 위해 제시된 것일 뿐이며 당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상 내에서 많은 변형이 가능할 것이다. 따라서 본 발명의 권리범위가 이러한 실시예에 한정되는 것으로 해석돼서는 안 된다.
[실시예 1]
도 3은 본 발명의 제1실시예에 따른 금속배선 형성방법을 설명하기 위한 도면이다.
먼저, 도 3a에서와 같이, 전주도금용 기판(210) 상에 도금 씨앗층으로서 메탈 페이스트층(metal paste layer, 1)을 형성하고, 도 3b에서와 같이, 메탈 페이스트층(1) 상에 메탈 페이스트층(1)의 소정부위를 노출시키도록 마스크 패턴(220)을 형성한다.
이 때, 마스크 패턴(220)은 후속되는 도금공정 시에 마스킹 역할을 할 것이기 때문에 절연체로 이루어지는 것이 바람직하며, 이렇게 절연체로 이루어지는 것이라면 필요에 따라 감광막 패턴이나 산화물 패턴 등 다양한 것이 적용될 수 있다.
이어서, 도 3c에서와 같이, 마스크 패턴(220)에 의해 노출되는 메탈 페이스트층(1) 상에 도금공정을 통하여 금속배선층(230)을 형성한다. 이때의 도금은 금속배선층(230)의 표면이 마스크 패턴(220)의 위로 돌출되어 헤드(head)가 형성될 때까지 이루어지는 것이 바람직하다.
본 발명의 경우 메탈 페이스트층(1)이 도금 씨앗으로서의 역할을 할 것이기 때문에 전주도금용 기판(110)이 종래와 같이 반드시 금속재질로 한정되어야 할 필요는 없고 PET(polyethylene terephthalate), PC(polycarbonate), PI(polyimide) 등과 같은 고분자 재질로 이루어져도 무방하다.
다음에, 도 3d에서와 같이, 금속배선층(230)의 헤드 부분이 접합성 시트(240)에 압입되도록 도 3c의 결과물에 접합성 시트(240)를 열 압착시킨 후, 도 3e에서와 같이 접합성 시트(240)를 박리시킨다. 그러면 금속배선층(230)이 접합성 시트(240)에 압입된 상태로 메탈 페이스트층(1)에서 떨어져 접합성 시트(240)와 함께 박리되어 나온다.
이 때, ① 메탈 페이스트층(1)이 전주도금용 기판(210)에 달라붙은 채로 금속배선층(230)만 박리되느냐(도금막 박리형), ② 아니면 메탈 페이스트층(1)이 금속배선층(230)에 달라붙어 금속배선층(230)과 함께 전주도금용 기판(210)에서 박리되느냐(페이스트 박리형) 하는 문제는, 메탈 페이스트층(1)이 금속배선층(230)과 전주도금용 기판(110)ㅇ마스크 패턴(220) 중에 어느 쪽에 더 강하게 접착되느냐에 따라 달라지는 것인데, 이는 메탈 페이스트층(1)의 성분 및 조성에 의해 결정될 것이다. 도 3에서는 전자인 '도금막 박리형'인 경우가 예로서 도시되었다.
마지막으로, 도 3f에서와 같이 접합성 시트(240)의 배면을 전자부품용 기판(250)에 열 압착 등의 방법으로 접합시킴으로써 전자부품용 기판(250) 상에 금속배선층(230)을 전사시킨다. 이렇게 얻어지는 결과물 도 3f가 바로 FPCB나 무선충전용 Cu 전극, NFCㅇWiFiㅇLTE 안테나 등으로 활용되는 것이다.
한편, 도 3e에서 접합성 시트(240)가 박리된 후 남아 있는 전주도금용 기판(210)은 도 3b와 같은 상태를 유지하고 있으므로 이를 다시 재활용하여 도 3c 이후의 과정을 거침으로써 전주도금에 반복 사용할 수 있다.
[실시예 2]
도 4는 본 발명의 제2실시예에 따른 금속배선 형성방법을 설명하기 위한 도면이다.
먼저, 도 4a에서와 같이, 전주도금용 기판(210) 상에 전주도금용 기판(210)의 소정부위를 노출시키도록 마스크 패턴(220)을 형성하고, 도 4b에서와 같이, 마스크 패턴(220)에 의해 노출되는 전주도금용 기판(210) 상에 메탈 페이스트층(1)을 형성한다.
이어서, 도 4c에서와 같이 도금공정을 진행하여 메탈 페이스트층(1) 상에 금속배선층(230)을 형성한다. 이때의 도금은 금속배선층(230)의 표면이 마스크 패턴(220)의 위로 돌출되어 헤드가 형성될 때까지 이루어지는 것이 바람직하다.
다음에, 도 4d에서와 같이, 금속배선층(230)의 헤드 부분이 접합성 시트(240)에 압입되도록 도 4c의 결과물에 접합성 시트(240)를 열 압착시킨 후, 도 4e에서와 같이 접합성 시트(240)를 박리시킨다. 그러면 금속배선층(230)이 접합성 시트(240)에 압입된 상태로 전주도금용 기판(210)에서 함께 박리된다.
이 때, 앞서 설명한 바와 같이 메탈 페이스트층(1)은 금속배선층(230)에 달라붙어 함께 박리될 수도 있고(페이스트 박리형), 전주도금용 기판(210)에 달라붙어 있는 상태로 금속배선층(230)만 박리될 수도 있다(도금막 박리형). 이는 메탈 페이스트층(1)이 금속배선층(230)과 전주도금용 기판(210)ㅇ마스크 패턴(220) 중 어느 쪽에 더 강하게 접착되느냐에 따라 달라질 것인데, 이는 메탈 페이스트층(1)의 성분 및 조성에 의해 결정될 것이다. 도 4에서는 전자인 '페이스트 박리형'의 경우가 예로서 도시되었다.
이와 같은 '페이스트 박리형'인 경우에는 별도의 점착제를 사용하지 않고서도 메탈 페이스트층(1)을 이용하여 일정 온도 이상에서 금속배선층(230)을 또 다른 기판에 부착시킬 수 있다는 장점이 있다.
한편, 도 4e에서 접합성 시트(240)가 박리된 후 남아 있는 전주도금용 기판(210)은 도 4a와 같은 상태를 유지하고 있으므로 이를 다시 재활용하여 도 4b 이후의 과정을 거침으로써 전주도금에 반복 사용할 수 있다.
상술한 바와 같이 본 발명은 기본적으로 DES 공정이 아닌 전주도금방식을 취하기 때문에, DES 공정과 비교해 볼 때 전체적인 제조공정이 간단하며, 제조공정에 사용되는 원재료에 대한 비용도 적게 소요되고, 원재료의 손실도 적다.
그리고 마스크 패턴(220)이 형성된 전주도금용 기판(210), 예컨대 실시예 1의 경우에는 도 3b의 구조물, 실시예 2의 경우에는 도 4a의 구조물을 반복 재활용하여 금속배선층(230)을 전사시킬 수 있기 때문에 금속배선층(230)의 레이아웃이 신뢰성 있게 형성되며 재료비도 절감된다.
특히, 전주도금용 기판(210)이 아닌 메탈 페이스트층(1)을 도금 씨앗으로 사용하기 때문에 전주도금용 기판(210)이 반드시 금속 재질로 이루어져야 할 필요가 없어 전주도금용 기판(210)의 재질에 대한 선택폭이 넓다.
예컨대, 전주도금용 기판(210)으로서 PET(polyethylene terephthalate), PC(polycarbonate), PI(polyimide) 등과 같은 고분자 재질의 것을 사용한다면. 메탈 페이스트층(1)도 유연성을 가지고 있을 뿐만 아니라 이러한 고분자 재질의 전주도금용 기판(210)도 유연성을 가지고 있기 때문에 롤투롤(roll to roll) 공정이 가능하여 대량생산에 매우 적합하게 된다. 물론, 전주도금용 기판(210)으로서 금속재질을 사용하는 경우에도 강판이 아닌 얇은 포일을 사용함으로써 당연히 롤투롤 공정을 적용할 수 있다.
게다가, 전주도금용 기판(210)의 표면이 아니라 메탈 페이스트층(1) 상에 도금이 이루어지기 때문에 메탈 페이스트층(1)이 신뢰성 있게 형성되기만 한다면 전주도금용 기판(210)의 종류나 표면 상태에 상관없이 신뢰성과 재현성 있게 금속배선층(230)을 얻을 수 있다. 따라서 특별한 상황이 아닌 한 전주도금용 기판(210)의 표면을 경면 처리하는 등의 조치가 필요 없다.
구리와 같이 습식식각이 어려운 재질에 대한 금속배선층을 얻고자 할 때에는 DES 공정보다는 이러한 전주도금방식을 이용하는 것이 매우 바람직하다.
[메탈 페이스트 조성물]
본 발명의 메탈 페이스트층(1)은 메탈 페이스트 조성물을 도포하고 건조시킴으로써 얻을 수 있다. 상기 메탈 페이스트 조성물은 금속분말, 바인더, 용매, 첨가제, 및 경화 가교제를 포함하여 이루어진다.
상기 금속분말은 도금 씨앗으로서의 역할을 하면 족할 것이기에, 종류가 특별히 한정되지는 않으며 Cu, Ag, Al, Ni 등 다양한 금속이 선택될 수 있다.
다만, 금속분말의 사이즈가 너무 크면 메탈 페이스트층(1)의 표면 조도가 거칠게 되고, 이로 인해 그 위에 형성되는 마스크 패턴(220)이나 금속배선층(230)이 영향을 받아 마스크 패턴(220)이나 금속배선층(230)의 두께 균일성이 나빠질 뿐만 아니라 금속배선층(230)의 전기적 특성이 저하되는 문제가 발생할 수 있으므로, 이를 방지하기 위하여 상기 금속분말의 사이즈는 50nm ~ 300nm 정도인 것이 바람직하다.
금속분말의 사이즈가 50nm보다 작을 경우에는 전체 표면적이 넓어져 다량의 바인더, 첨가제 등이 필요하며 이로 인해 페이스트의 전기적 특성에 악영향을 미칠 수 있다. 이 경우, 전주 도금 시 균일한 도금 표면을 얻기가 힘들다.
상기 바인더는 페이스트를 구성하는 주된 성분으로서의 역할을 하며, 셀룰로오즈계, 에폭시계, 폴리에스테르계, 또는 폴리우레탄계 수지 등이 선택될 수 있다. 이러한 바인더의 종류와 함량을 통하여 전주도금용 기판(210)과 금속배선층(230)에 대한 메탈 페이스트층(1)의 접착력 세기를 조절할 수 있다.
상기 용매로는 알콜류, 글리콜류, 유기용매, 또는 이들의 혼합물이 선택될 수 있다.
상기 알콜류로는 메탄올, 에탄올, 프로판올, 이소프로판올, 부탄올, 2-부탄올, 옥탄올, 2-에틸헥산올, 펜탄올, 벤질알콜, 헥산올, 2-헥산올, 사이클로헥산올, 테르피네올 등이 사용될 수 있으며, 상기 글리콜류로는 메틸렌글리콜, 에틸렌글리콜, 부틸렌글리콜, 디에틸렌 글리콜, 트리에틸렌 글리콜, 테트라에틸렌 글리콜 등이 사용될 수 있다. 상기 유기용매로는 톨루엔, 자일렌, 디메틸카보네이트, 디에틸카보네이트, 프로필렌글리콜메틸에테르 아세테이트, 2-메톡시에틸아세테이트, 2-(2-에톡시에톡시)에틸아세테이트, 프로필렌글리콜모노 메틸에테르, N-메틸-2-피롤리돈 등이 사용될 수 있다.
상기 첨가제는 페이스트 인쇄성 및 부착력을 조절하기 위한 것으로서, 폴리우레탄 아크릴레이트 계열, 아크릴레이트 계열, 폴리에스테르 계열, 또는 올리고머 계열이 선택될 수 있다.
상기 경화 가교제는 금속배선층(230)과 메탈 페이스트층(1) 사이의 접착력을 조절하기 위한 것으로서, 아민계, 이소시아네이트계, 실란계 등이 선택될 수 있다.
본 발명에 따른 메탈 페이스트 조성물은, 상기 바인더를 1종 이상의 용매에 용해시켜 바인더 용액을 제조하고, 상기 바인더 용액에 상기 금속분말을 첨가하고 혼합한 다음에, 여기에 1종 이상의 상기 첨가제와 용매를 첨가하고 혼합함으로써 얻어질 수 있으며, 추후에 상기 첨가제와 경화 가교제가 더 혼합될 수도 있다. 혼합은 1000rpm 이상에서 10분 이내로 이루어지는 것이 바람직하다.
본 발명에 따른 메탈 페이스트 조성물은 그 성분 및 함량을 통하여 접착력을 조절함으로써 '도금막 박리형'이나 '페이스트 박리형'에 선택적으로 적용할 수 있다.
아래의 표 1은 '도금막 박리형'인 경우와 '페이스트 박리형'인 경우에 대해 특히 바람직한 구체적인 성분 및 함량을 정리한 것이다.
<메탈 페이스트 조성물>
도금막 박리형 페이스트 박리형
성분 함량 (wt%) 성분 함량 (wt%)
금속분말 30~70 금속분말 50~75
폴리에스테르 5~15 셀룰로오즈 1~2
용매 10~60 용매 20~45
올리고머 1~5 올리고머 4~10
이소시아네이트 0.1~1.5
폴리에스테르는 페이스트를 구성하는 주된 성분이며, 폴리에스테르의 성분 및 타입을 통하여 전주도금용 기판(210) 및 금속배선층(230)과의 접착력 세기 조절이 이루어질 수 있다.
폴리에스테르 혹은 셀룰로오즈 역시 페이스트를 구성하는 주된 성분이며, 분자량 및 사용량에 따라 접착력 세기 조절이 가능하다. 셀룰로오즈를 바인더로 사용하는 경우에는 마스크 패턴(220)을 이루는 절연막이나 전주도금용 기판(210)과의 분리가 가능하므로 페이스트 박리형에 적합하다.
올리고머는 페이스트의 인쇄성 및 부착력을 조절하기 위한 첨가제로 사용되는 것이다.
이소시아네이트는 금속배선층(230)을 이루는 도금막과 메탈 페이스트층(1) 사이의 접착력을 조절하기 위한 것으로서, 도금막 박리형에 채용되는 것이 바람직하다.
1: 메탈 페이스트층 11: 폴리머필름
13: 동박 13': 금속배선
20: 감광막 패턴 110, 210: 전주도금용 기판
120, 220: 마스크 패턴 130, 230: 금속배선층
140, 240: 접합성 시트 150, 250: 전자부품용 기판

Claims (11)

  1. (a) 전주도금용 기판 상의 마스크 패턴 사이에 메탈 페이스트층이 존재하도록 하는 단계;
    (b) 상기 메탈 페이스트층 상에 도금 공정을 통하여 상기 마스크 패턴의 위로 헤드가 돌출되는 금속배선층을 형성하는 단계;
    (c) 상기 금속배선층이 형성된 결과물 상에 접합성 시트를 압착시켜 상기 금속배선층이 상기 접합성 시트에 달라붙도록 하는 단계;
    (d) 상기 접합성 시트에 상기 금속배선층이 달라붙어 있는 상태로 상기 접합성 시트를 상기 마스크 패턴이 형성되어 있는 상기 전주도금용 기판에서 박리시키는 단계; 및
    (e) 상기 접합성 시트를 전자부품용 기판에 접합시켜 상기 전자부품용 기판 상에 상기 금속배선층을 전사시키는 단계; 를 포함하고,
    상기 (a) 단계가,
    (i) 전주도금용 기판 상에 메탈 페이스트층을 형성하는 단계, 및 상기 메탈 페이스트층 상에 상기 메탈 페이스트층의 소정부위를 노출시키도록 마스크 패턴을 형성시키는 단계를 포함하거나;
    (ii) 전주도금용 기판 상에 상기 전주도금용 기판의 소정부위를 노출시키도록 마스크 패턴을 형성하는 단계, 및 상기 마스크 패턴에 의해 노출되는 부위에 메탈 페이스트층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는, 금속배선 형성방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 (e) 단계를 거치는 과정에서 상기 메탈 페이스트층은 상기 금속배선층에 달라붙어 상기 금속배선층과 함께 박리되는 것이 아니라 상기 전주도금용 기판 상에 그대로 있는 것을 특징으로 하는 금속배선 형성방법.
  5. 제4항에 있어서, 상기 메탈 페이스트층이 금속분말 30~70wt%, 폴리에스테르 5~15wt%, 용매 10~60wt%, 올리고머 1~5wt%, 및 이소시아네이트 0.1~1.5wt%를 포함하는 메탈 페이스트 조성물을 도포하여 얻어지는 것을 특징으로 하는 금속배선 형성방법.
  6. 제1항에 있어서, 상기 (e) 단계를 거치는 과정에서 상기 메탈 페이스트층은 상기 금속배선층에 달라붙어 상기 금속배선층과 함께 상기 전주도금용 기판에서 박리되는 것을 특징으로 하는 금속배선 형성방법.
  7. 제6항에 있어서, 상기 메탈 페이스트층이 금속분말 50~75wt%, 셀룰로오즈 1~2wt%, 용매 20~45wt%, 및 올리고머 4~10wt%를 포함하는 메탈 페이스트 조성물을 도포하여 얻어지는 것을 특징으로 하는 금속배선 형성방법.
  8. 제5항 또는 제7항에 있어서, 상기 금속분말의 사이즈가 50nm ~ 300nm 인 것을 특징으로 하는 금속배선 형성방법.
  9. 제1항에 기재된 전주도금방식의 금속배선 형성방법에서 도금 씨앗(seed)으로 사용하기 위한 메탈 페이스트 조성물로서,
    금속분말 30~70wt%, 폴리에스테르 5~15wt%, 용매 10~60wt%, 올리고머 1~5wt%, 및 이소시아네이트 0.1~1.5wt%를 포함하여 이루어지는 것을 특징으로 하는 메탈 페이스트 조성물.
  10. 제1항에 기재된 전주도금방식의 금속배선 형성방법에서 도금 씨앗(seed)으로 사용하기 위한 메탈 페이스트 조성물로서,
    금속분말 50~75wt%, 셀룰로오즈 1~2wt%, 용매 20~45wt%, 및 올리고머 4~10wt%를 포함하여 이루어지는 것을 특징으로 하는 메탈 페이스트 조성물.
  11. 제9항 또는 제10항에 있어서, 상기 금속분말의 사이즈가 50nm ~ 300nm 인 것을 특징으로 하는 메탈 페이스트 조성물.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023223641A1 (ja) * 2022-05-20 2023-11-23 パナソニックＩｐマネジメント株式会社 実装基板、及び、実装基板の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100782412B1 (ko) * 2006-10-25 2007-12-05 삼성전기주식회사 전사회로 형성방법 및 회로기판 제조방법
KR101272664B1 (ko) * 2011-12-28 2013-06-10 주식회사 아모그린텍 시드층 및 도금층을 포함하는 금속 패턴을 포함하는 다층 인쇄 회로 기판 및 이의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070106669A (ko) 2007-10-16 2007-11-05 조수제 회로기판 및 그 제조방법
KR20130051141A (ko) 2011-11-09 2013-05-20 박상균 조명 장치
JP2013157344A (ja) 2012-01-26 2013-08-15 Alps Electric Co Ltd 配線パターンの製造方法
CN106170835B (zh) * 2012-10-31 2018-12-04 东进世美肯株式会社 印刷电子用铜糊剂组合物

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100782412B1 (ko) * 2006-10-25 2007-12-05 삼성전기주식회사 전사회로 형성방법 및 회로기판 제조방법
KR101272664B1 (ko) * 2011-12-28 2013-06-10 주식회사 아모그린텍 시드층 및 도금층을 포함하는 금속 패턴을 포함하는 다층 인쇄 회로 기판 및 이의 제조 방법

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