WO2023223641A1 - 実装基板、及び、実装基板の製造方法 - Google Patents

実装基板、及び、実装基板の製造方法 Download PDF

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WO2023223641A1
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insulating layer
conductive bumps
layer
mounting board
openings
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隆佳 二連木
勉 相阪
清 山腰
章博 大石
純平 岩永
智広 中川
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パナソニックＩｐマネジメント株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern

Definitions

  • the present disclosure relates to a mounting board and a method of manufacturing the mounting board.
  • the Cu pillar bump is formed by, for example, a semi-additive process (SAP).
  • SAP semi-additive process
  • a seed layer made of copper is formed on an insulating layer by electroless plating.
  • a resist having a plurality of openings is then formed over the seed layer. These multiple openings are each formed in a region corresponding to the multiple Cu pillar bumps.
  • a plurality of Cu pillar bumps made of copper are respectively formed on the seed layer within the plurality of openings in the resist by electrolytic plating.
  • the resist is then removed to expose the seed layer.
  • the exposed seed layer is etched using the plurality of Cu pillar bumps as a mask. As a result, a plurality of Cu pillar bumps are formed on the insulating layer.
  • the electroplating method is applied to the height position of each end face of each of the plurality of Cu pillar bumps exposed through the plurality of openings in the resist.
  • a relatively large variation occurs due to the characteristics of .
  • the semiconductor chip is mounted on the substrate, the low-height Cu pillar bumps do not come into contact with the electrode pads on the semiconductor chip side, which may cause problems in the electrical connection between the semiconductor chip and the substrate.
  • the present disclosure has been made to solve such problems, and aims to provide a mounting board and a method for manufacturing the mounting board that can improve the reliability of electrical connection.
  • one embodiment of a mounting board according to the present disclosure includes an insulating layer and a plurality of conductive bumps arranged on the insulating layer, and each of the plurality of conductive bumps
  • the variation in the height position of the plurality of first end faces on the side opposite to the insulating layer is greater than the variation in the height position of the plurality of second end faces on the insulating layer side of each of the plurality of conductive bumps. It's also small.
  • one aspect of the method for manufacturing a mounting board includes (a) preparing a plate member in which a plurality of first openings each having a first depth are formed, and (b) forming a plurality of conductive bumps in each of the plurality of first openings of the plate member; (c) forming each of the plurality of conductive bumps respectively exposed from the plurality of first openings; The method includes the steps of forming an insulating layer over the end face and over the plate member, and (d) peeling the plate member from the insulating layer.
  • the reliability of electrical connection can be improved.
  • FIG. 1 is a cross-sectional view of a mounting board according to Embodiment 1.
  • FIG. 2 is an enlarged cross-sectional view showing a plurality of conductive bumps on the mounting board of FIG. 1.
  • FIG. 1 is a diagram for explaining a method for manufacturing a mounting board according to Embodiment 1.
  • FIG. 3 is a diagram for explaining a method for manufacturing a mounting board according to Comparative Example 1.
  • FIG. 3 is a cross-sectional view of a mounting board according to a second embodiment.
  • FIG. 7 is a diagram for explaining a method for manufacturing a mounting board according to a second embodiment.
  • 3 is a cross-sectional view of a mounting board according to Comparative Example 2.
  • FIG. 3 is a cross-sectional view of a mounting board according to a third embodiment.
  • FIG. 7 is a diagram for explaining a method for manufacturing a mounting board according to Embodiment 3;
  • FIG. 7 is a diagram for explaining a method for manufacturing a mounting board according to Embodiment 3;
  • FIG. 7 is a diagram for explaining a method for manufacturing a mounting board according to Embodiment 3;
  • each figure is a schematic diagram and is not necessarily strictly illustrated. Therefore, the scale etc. of each figure do not necessarily match. Further, in each figure, substantially the same configurations are denoted by the same reference numerals, and overlapping explanations will be omitted or simplified.
  • FIG. 1 is a cross-sectional view of a mounting board 2 according to the first embodiment.
  • FIG. 2 is an enlarged cross-sectional view showing a plurality of conductive bumps 8 of the mounting board 2 of FIG. 1. As shown in FIG.
  • the mounting board 2 is an ultra-high density semiconductor package board on which, for example, a semiconductor chip (not shown) is mounted.
  • the mounting board 2 includes an insulating layer 4, a wiring body 6, and a plurality of conductive bumps 8.
  • the insulating layer 4 is placed on a substrate (not shown).
  • the insulating layer 4 functions as an interlayer insulating layer that electrically insulates the wiring layer of the substrate and a part of the wiring body 6 arranged on the insulating layer 4.
  • a plurality of via holes 10 are formed in the insulating layer 4. Each of the plurality of via holes 10 extends from one surface of the insulating layer 4 (the surface on the conductive bump 8 side) along the thickness direction of the insulating layer 4 (vertical direction in FIG. 1).
  • the insulating layer 4 is made of an insulating material.
  • the insulating material forming the insulating layer 4 is an insulating resin such as an epoxy resin or a polyimide resin.
  • the wiring body 6 has a plurality of wirings 12, a plurality of electrodes 14, and a plurality of via electrodes 16.
  • the plurality of wirings 12 are arranged inside the insulating layer 4, forming a plurality of wiring layers.
  • the plurality of electrodes 14 are arranged on the other surface of the insulating layer 4 (the surface opposite to the conductive bumps 8). Each of the plurality of electrodes 14 is electrically connected to the wiring 12 or the via electrode 16.
  • the plurality of via electrodes 16 are arranged within the plurality of via holes 10 of the insulating layer 4, respectively. Each of the plurality of via electrodes 16 is electrically connected to at least one of the conductive bump 8, the wiring 12, and the electrode 14.
  • Each of the plurality of conductive bumps 8 is a columnar Cu pillar bump made of copper, for example, and is an electroplated film formed by electrolytic plating. Specifically, each of the plurality of conductive bumps 8 is an electrolytic Cu plating film formed of copper. Each of the plurality of conductive bumps 8 is arranged on the insulating layer 4. The thickness of the conductive bump 8 is, for example, 10 ⁇ m or more.
  • An end surface 8a (an example of a first end surface) of each of the plurality of conductive bumps 8 on the side opposite to the insulating layer 4 is formed in a flat shape, and is connected to the semiconductor chip through a solder layer (not shown). It is electrically connected to the electrode pad. Further, an end surface 8b (an example of a second end surface) on the insulating layer 4 side of each of the plurality of conductive bumps 8 is formed flat, and is connected to one surface of the insulating layer 4 via the protective layer 18. are placed in contact with each other.
  • the protective layer 18 is a layer for preventing the production plate and the insulating layer 4 from coming into close contact with each other when forming a plurality of conductive bumps 8 on the insulating layer 4 using the production plate as described later. It is.
  • the protective layer 18 also functions as an interlayer conductive film for electrically connecting the plurality of conductive bumps 8 and the plurality of via electrodes 16.
  • the protective layer 18 is interposed at the interface between each of the plurality of conductive bumps 8 and the insulating layer 4 .
  • the protective layer 18 is an electroless plated film formed by electroless plating. Specifically, the protective layer 18 is an electroless Cu plating film made of copper.
  • the thickness of the protective layer 18 is, for example, 100 nm or less.
  • a plurality of via electrodes 16 are arranged directly below the plurality of conductive bumps 8, respectively. That is, in plan view (viewed from a direction perpendicular to one surface of the insulating layer 4), the plurality of conductive bumps 8 are arranged to overlap with the plurality of via electrodes 16, respectively. Thereby, each of the plurality of conductive bumps 8 is electrically connected to the via electrode 16 via the protective layer 18.
  • the plurality of end surfaces 8a of the plurality of conductive bumps 8 on the side opposite to the insulating layer 4 are shown at the same height position. As shown, there are slight variations in the height positions of these plurality of end surfaces 8a. Variations in the height positions of the plurality of end surfaces 8a are caused by dimensional errors of the manufacturing plate when forming the plurality of conductive bumps 8 on the insulating layer 4 using the manufacturing plate, as described later. . Note that the variations in the height positions of the plurality of end surfaces 8a are minute variations to the extent that all of the plurality of end surfaces 8a can be electrically connected to the electrode pads of the semiconductor chip.
  • the height positions of the plurality of end surfaces 8b on the insulating layer 4 side of the plurality of conductive bumps 8 are shown at the same height position, but in reality, As shown in FIG. 2, there are relatively large variations in the height positions of these plurality of end surfaces 8b.
  • the variations in the height positions of the plurality of end surfaces 8b are caused by the characteristics of the electrolytic plating method when forming the plurality of conductive bumps 8 on the insulating layer 4 using a production plate as described later.
  • the height position means the position from the reference position (for example, the other surface of the insulating layer 4) in the thickness direction of the mounting board 2 (vertical direction in FIGS. 1 and 2). .
  • the variation in the height position of the plurality of end faces 8a on the side opposite to the insulating layer 4 of each of the plurality of conductive bumps 8 is This is smaller than the variation in the height position of the plurality of end surfaces 8b.
  • the variation in the height position of the plurality of end surfaces 8a on the side opposite to the insulating layer 4 of each of the plurality of conductive bumps 8 is, for example, the maximum height position and minimum height of the plurality of end surfaces 8a from the reference position. It is expressed as a difference H1 with respect to the position.
  • the difference H1 is, for example, 1000 nm or less, more preferably 500 nm or less, and most preferably 200 nm or less.
  • variations in the height positions of the plurality of end faces 8b on the insulating layer 4 side of each of the plurality of conductive bumps 8 are, for example, the difference between the maximum height position and the minimum height position of the plurality of end faces 8b from the reference position. It is represented by H2.
  • the difference H2 is, for example, larger than 1000 nm.
  • FIG. 3 is a diagram for explaining a method for manufacturing the mounting board 2 according to the first embodiment.
  • a production plate 20 (an example of a plate member) is prepared.
  • the preparation plate 20 has a base material 22, a seed layer 24, and an insulating layer 26.
  • the base material 22 is made of, for example, a glass substrate or a metal substrate.
  • the seed layer 24 is a seed electrode made of a conductive material for forming the conductive bumps 8 by electrolytic plating, and is disposed on the base material 22.
  • Insulating layer 26 is disposed on seed layer 24 .
  • the insulating layer 26 is made of, for example, insulating resin.
  • a plurality of openings 28 (an example of a first opening) for forming conductive bumps 8 are formed in the insulating layer 26 . Each of the plurality of openings 28 has a first depth D1. The seed layer 24 is exposed in these plurality of openings 28 .
  • an electrolytic Cu plating film made of copper is formed on the seed layer 24 in the opening 28 of the insulating layer 26 of the preparation plate 20 by electrolytic plating.
  • conductive bumps 8 which are electrolytic Cu plating films, are formed on the seed layer 24 in the openings 28 of the insulating layer 26 of the preparation plate 20.
  • each end face 8a of the plurality of conductive bumps 8 formed in the plurality of openings 28 of the insulating layer 26 there is a minute difference due to dimensional error of the preparation plate 20, etc. Variations occur.
  • the height position of each end surface 8a of the plurality of conductive bumps 8 corresponds to the plurality of openings 28. (seed layer 24). Therefore, variations in the height positions of the plurality of end faces 8a are smaller than variations in the height positions of the plurality of end faces 8b.
  • electroless plating is performed on each end surface 8b of the plurality of conductive bumps 8 exposed from the plurality of openings 28 of the insulating layer 26 of the preparation plate 20, Then, an electroless Cu plating film made of copper is formed over the insulating layer 26 of the preparation plate 20 (that is, over the regions other than the regions of the plurality of openings 28 of the insulating layer 26). As a result, the protective layer 18, which is an electroless Cu plating film, is formed over each end surface 8b of the plurality of conductive bumps 8 and over the insulating layer 26 of the preparation plate 20.
  • the insulating layer 4 is laminated on the protective layer 18.
  • a wiring body 6 is formed on the insulating layer 4 in advance.
  • the protective layer 18 is interposed between the insulating layer 26 of the preparation plate 20 and the insulating layer 4.
  • the following transfer method may be used, for example. Specifically, the insulating layer 4 on which the wiring body 6 is formed is prepared in advance, and the production plate 20 is opposed to one surface of the insulating layer 4. Then, the plurality of conductive bumps 8 and the protective layer 18 are separated from the production plate 20 by a transfer method using, for example, a heat press, and the plurality of conductive bumps 8 and the protective layer 18 are attached to one surface of the insulating layer 4. Transcribe.
  • each end surface 8b of the plurality of conductive bumps 8 and the protective layer 18 are transferred to one surface of the insulating layer 4, and the plurality of conductive bumps 8 and the protective layer 18 are formed on the insulating layer 4.
  • the production plate 20 is used as a transfer plate in the transfer method.
  • the preparation plate 20 is peeled off from the insulating layer 4.
  • the protective layer 18 between the insulating layer 26 of the production plate 20 and the insulating layer 4, it is possible to avoid the insulating layer 26 of the production plate 20 and the insulating layer 4 from coming into close contact with each other.
  • the preparation plate 20 can be easily peeled off from the insulating layer 4.
  • the protective layer 18 exposed on the insulating layer 4 is etched with an etching solution using the plurality of conductive bumps 8 as a mask. As a result, the protective layer 18 exposed on the insulating layer 4 is removed, and a plurality of conductive bumps 8 are formed on the insulating layer 4. As described above, the mounting board 2 is manufactured.
  • FIG. 4 is a diagram for explaining a method of manufacturing the mounting board 100 according to Comparative Example 1.
  • a seed layer 104 which is an electroless Cu plating film is formed on the insulating layer 102 made of an insulating resin by electroless plating.
  • a resist 106 having an opening 108 is formed on the seed layer 104.
  • conductive bumps 110 which are electrolytic Cu plating films, are formed on the seed layer 104 in the openings 108 of the resist 106 by electrolytic plating.
  • the resist 106 is removed to expose the seed layer 104.
  • the exposed seed layer 104 is etched using the plurality of conductive bumps 110 as a mask.
  • a plurality of conductive bumps 110 which are Cu pillar bumps, are formed on the insulating layer 102.
  • the mounting board 100 is manufactured.
  • the mounting board 2 includes an insulating layer 4 and a plurality of conductive bumps 8 arranged on the insulating layer 4.
  • the variation in the height position of the plurality of end surfaces 8a on the side opposite to the insulating layer 4 of each of the plurality of conductive bumps 8 is the height of the plurality of end surfaces 8b on the insulating layer 4 side of each of the plurality of conductive bumps 8. smaller than the variation in position.
  • a via hole 10 is formed in the insulating layer 4.
  • the mounting board 2 further includes a via electrode 16 disposed in the via hole 10, which is disposed so as to overlap with a specific conductive bump 8 among the plurality of conductive bumps 8 in a plan view, The via electrode 16 is electrically connected to the via electrode 8 .
  • the specific conductive bump 8 and the via electrode 16 can be easily electrically connected.
  • the method for manufacturing the mounting board 2 includes (a) preparing a manufacturing plate 20 in which a plurality of openings 28 are formed, each having a first depth D1; and (b) (c) forming a plurality of conductive bumps 8 in each of the plurality of openings 28 of the production plate 20; (c) on the end surface 8a of each of the plurality of conductive bumps 8 exposed from the plurality of openings 28; It also includes a step of forming an insulating layer 4 over the production plate 20, and (d) a step of peeling the production plate 20 from the insulating layer 4.
  • the variation in the height position of the plurality of end faces 8a on the side opposite to the insulating layer 4 of each of the plurality of conductive bumps 8 can be adjusted to This can be made smaller than the variation in the height position of the end surface 8b.
  • FIG. 5 is a cross-sectional view of the mounting board 2A according to the second embodiment. Note that in this embodiment, the same components as those in the first embodiment are given the same reference numerals, and the explanation thereof will be omitted.
  • the mounting board 2A according to the second embodiment includes a plurality of wiring layers 30 in addition to the constituent elements of the mounting board 2 according to the first embodiment.
  • Each of the plurality of wiring layers 30 is a so-called routing wiring that electrically connects two conductive bumps 8 to each other, or electrically connects a conductive bump 8 and a wiring 12 to each other, for example.
  • Each of the plurality of wiring layers 30 is an electroplated film formed by electrolytic plating. Specifically, each of the plurality of wiring layers 30 is an electrolytic Cu plating film formed of copper.
  • Each of the plurality of wiring layers 30 is arranged on the insulating layer 4 with the protective layer 18 in between. The thickness of the wiring layer 30 is, for example, 1 ⁇ m or more and 20 ⁇ m or less.
  • the height positions of the plurality of end faces 30a (an example of the third end face) on the side opposite to the respective insulating layers 4 of the plurality of wiring layers 30 are different from the height positions of the respective insulating layers 4 of the plurality of conductive bumps 8. It is located closer to the insulating layer 4 than the height position of the plurality of end surfaces 8a on the opposite side.
  • FIG. 6 is a diagram for explaining a method for manufacturing the mounting board 2A according to the second embodiment.
  • a production plate 20A is prepared.
  • a plurality of openings 28 (an example of a first opening) for forming the conductive bumps 8 are formed, and an opening 32 for forming the wiring layer 30 is formed.
  • a plurality of openings (an example of the second opening) are formed.
  • Each of the plurality of openings 28 has a first depth D1.
  • each of the plurality of openings 32 has a second depth D2 that is shallower than the first depth D1.
  • the seed layer 24 is exposed in the plurality of openings 28 and the plurality of openings 32. That is, the bottom of the second opening 32 is raised by the seed layer 24 compared to the bottom of the first opening 28 .
  • electrolytic plating is performed on the seed layer 24 in the opening 28 of the insulating layer 26A of the preparation plate 20A and on the opening 32 of the insulating layer 26A of the preparation plate 20A.
  • An electrolytic Cu plating film made of copper is formed on the seed layer 24 inside.
  • conductive bumps 8, which are electrolytic Cu plating films, are formed on the seed layer 24 in the openings 28 of the insulating layer 26A of the preparation plate 20A.
  • a wiring layer 30 which is an electrolytic Cu plating film is formed on the seed layer 24 in the opening 32 of the insulating layer 26A of the production plate 20A.
  • electroless plating is performed on each end surface 8b of the plurality of conductive bumps 8 exposed through the plurality of openings 28 of the insulating layer 26A of the preparation plate 20A, An electroless film made of copper is applied over each end surface 30b of the plurality of wiring layers 30 exposed through the plurality of openings 32 of the insulating layer 26A of the preparation plate 20A, and over the insulating layer 26A of the preparation plate 20A.
  • Form a Cu plating film As a result, an electroless Cu plating film is formed over each end surface 8b of the plurality of conductive bumps 8, over each end surface 30b of the plurality of wiring layers 30, and over the insulating layer 26A of the preparation plate 20A.
  • a protective layer 18 is formed.
  • the insulating layer 4 is laminated on the protective layer 18.
  • a wiring body 6 is formed on the insulating layer 4 in advance.
  • the preparation plate 20A is peeled off from the insulating layer 4.
  • the protective layer 18 exposed on the insulating layer 4 is etched with an etching solution using the plurality of conductive bumps 8 and the plurality of wiring layers 30 as masks.
  • the protective layer 18 exposed on the insulating layer 4 is removed, and a plurality of conductive bumps 8 and a plurality of wiring layers 30 are formed on the insulating layer 4.
  • the mounting board 2A is manufactured.
  • FIG. 7 is a cross-sectional view of the mounting board 112 according to Comparative Example 2.
  • the mounting board 112 according to Comparative Example 2 includes an insulating layer 114, a plurality of conductive bumps 118, and a plurality of wiring layers 120.
  • Each of the plurality of conductive bumps 118 and the plurality of wiring layers 120 is formed on the insulating layer 114 via the seed layer 116.
  • the height positions of the plurality of end surfaces 118a of the plurality of conductive bumps 118 on the side opposite to the insulating layer 114, and the plurality of end surfaces 120a of the plurality of wiring layers 120 on the side opposite to the respective insulating layer 114 are also determined.
  • the height position is approximately the same.
  • the mounting board 2A further includes a wiring layer 30 disposed on the insulating layer 4.
  • the height position of the end face 30a on the side opposite to the insulating layer 4 of the wiring layer 30 is closer to the insulating layer 4 than the height position of each of the plurality of end faces 8a.
  • an opening 32 having a second depth D2 that is shallower than the first depth D1 is further formed in the production plate 20A.
  • the method for manufacturing the mounting board 2A further includes the step of (e) forming the wiring layer 30 in the opening 32 of the production plate 20A.
  • (c) on the end surface 8b of each of the plurality of conductive bumps 8 exposed from the plurality of openings 28, on the end surface 30b of the wiring layer 30 exposed from the opening 32, and on the manufacturing plate.
  • An insulating layer 4 is formed over the area 20A.
  • the conductive bumps 8 and the wiring layer 30 can be formed at once, and the mounting board 2A can be easily produced.
  • FIG. 8 is a cross-sectional view of the mounting board 2B according to the third embodiment.
  • the same components as those in the first and second embodiments are given the same reference numerals, and the explanation thereof will be omitted.
  • the mounting board 2B is, for example, a semiconductor package board including a plurality of wiring layers on which wiring is formed.
  • the mounting board 2B includes a support base material 34, an adhesive member 36, an insulating layer 4B, a conductive bump 8, a plurality of wiring layers 30, a via electrode 38, and a conductor 40.
  • the support base material 34 is a member that becomes the base of the mounting board 2B.
  • the support base material 34 is made of an insulating material such as an insulating resin, and is arranged to face a motherboard (not shown).
  • the adhesive member 36 is placed on the support base material 34.
  • the adhesive member 36 is a member for bonding the support base material 34 and the insulating layer 4B together.
  • the insulating layer 4B is placed above the support base material 34 via the adhesive member 36.
  • a via hole 42 is formed in the insulating layer 4B.
  • a via electrode 38 is arranged within the via hole 42 .
  • the via hole 42 has a truncated conical shape with a tapered inner surface.
  • the conductive bump 8 is arranged on the insulating layer 4B. Specifically, the conductive bumps 8 are arranged so as to be in contact with one surface of the insulating layer 4B via the protective layer 18, and are placed above the support base material 34 via the insulating layer 4B and the adhesive member 36. It is located in Note that for convenience of explanation, only one conductive bump 8 is shown in FIG. 8, but in reality, a plurality of conductive bumps 8 are arranged on the insulating layer 4B. .
  • the plurality of wiring layers 30 are arranged on the insulating layer 4B. Specifically, each of the plurality of wiring layers 30 is arranged so as to be in contact with one surface of the insulating layer 4B via the protective layer 18, and is placed in contact with the supporting base material via the insulating layer 4B and the adhesive member 36. It is located above 34.
  • the via electrode 38 is arranged within the via hole 42 of the insulating layer 4B. Specifically, the via electrode 38 is embedded in the via hole 42 without any gaps. Further, the via electrode 38 is arranged so as to protrude not only from the inside of the via hole 42 but also from the other surface (the surface on the supporting base material 34 side) of the insulating layer 4B. The via electrode 38 is electrically connected to the end surface 8b of the conductive bump 8 via the protective layer 18.
  • the conductor 40 is a wiring, an electrode, or the like formed in a wiring layer different from the wiring layer 30.
  • the conductor 40 is placed in contact with the other surface of the insulating layer 4B via the seed layer 44.
  • the seed layer 44 is a seed electrode made of a conductive material for forming the conductor 40 by electrolytic plating.
  • FIGS. 9A to 9C are diagrams for explaining a method of manufacturing the mounting board 2B according to the third embodiment.
  • a production plate 46 (an example of a plate member) is prepared.
  • the preparation plate 46 includes a base material 48, a release layer 50, a seed layer 52, and an insulating layer 54.
  • the base material 48 is made of, for example, a glass substrate or a metal substrate.
  • the peeling layer 50 is a layer for peeling the conductive bumps 8 and the plurality of wiring layers 30 from the preparation plate 46, and is disposed on the base material 48.
  • the seed layer 52 is a seed electrode made of a conductive material for forming the conductive bumps 8 and the plurality of wiring layers 30 by electrolytic plating, and is disposed on the peeling layer 50.
  • the insulating layer 54 is arranged on the seed layer 52.
  • the insulating layer 54 is made of, for example, insulating resin.
  • An opening 56 (an example of a first opening) for forming the conductive bump 8 is formed in the insulating layer 54 and the peeling layer 50.
  • the seed layer 52 is exposed in the opening 56 .
  • a plurality of openings 58 (an example of second openings) are formed in the insulating layer 54 for forming the plurality of wiring layers 30, respectively.
  • the opening 56 has a first depth D3.
  • each of the plurality of openings 58 has a second depth D4 that is shallower than the first depth D3.
  • the seed layer 52 is exposed in each of the plurality of openings 58. Note that for convenience of explanation, only one opening 56 is shown in FIGS. 9A to 9C, but in reality, it is assumed that a plurality of openings 56 are formed in the insulating layer 54.
  • an electrolytic Cu plating film made of copper is formed on the insulating layer 54 of the preparation plate 46 and the seed layer 52 in the opening 56 of the peeling layer 50 by electrolytic plating.
  • conductive bumps 8 which are electrolytic Cu plating films, are formed on the insulating layer 54 of the preparation plate 46 and the seed layer 52 in the openings 56 of the peeling layer 50.
  • an electrolytic Cu plating film made of copper is formed on the seed layer 52 in the opening 58 of the insulating layer 54 of the preparation plate 46 by electrolytic plating.
  • the wiring layer 30, which is an electrolytic Cu plating film is formed on the seed layer 52 in the opening 58 of the insulating layer 54 of the preparation plate 46.
  • the wiring layer exposed from the opening 58 of the insulating layer 54 of the preparation plate 46 is deposited on the end face of the conductive bump 8 exposed from the opening 56 of the insulating layer 54 of the preparation plate 46.
  • electroless Cu plating made of copper is applied. Forms a film.
  • the protective layer 18, which is an electroless Cu plating film is formed over the end face of the conductive bump 8, over the end face of the wiring layer 30, and over the insulating layer 54 of the preparation plate 46.
  • the process of forming the second wiring layer will be described with reference to FIG. 9B.
  • the conductive bumps 8, the wiring layer 30, and the protective layer 18 are transferred to one surface of the insulating layer 4B.
  • the conductive bumps 8, the wiring layer 30, and the protective layer 18 are now formed thereon.
  • a via hole 42 is formed in the insulating layer 4B by removing a portion of the insulating layer 4B.
  • a portion of the insulating layer 4B can be removed by irradiating a laser beam from above the conductive bump 8, and the via hole 42 can be formed.
  • a portion of the protective layer 18 is exposed.
  • an electroless Cu plating film made of copper is formed on the insulating layer 4B by electroless plating.
  • a seed layer 44 which is an electroless Cu plating film, is formed on the insulating layer 4B.
  • the seed layer 44 may be formed by sputtering instead of electroless plating.
  • a resist 60 is selectively formed on the seed layer 44.
  • a plurality of openings 62 are formed in the resist 60.
  • the plurality of openings 62 expose predetermined regions of the seed layer 44 and the via holes 42 of the insulating layer 4B. That is, the via hole 42 of the insulating layer 4B communicates with the opening 62.
  • a dry film resist (DFR) can be used as the resist 60.
  • electrolytic plating made of copper is applied on the seed layer 44 in the opening 62 of the resist 60 and on the protective layer 18 in the opening 62 of the resist 60 and the via hole 42 of the insulating layer 4B.
  • a Cu plating film As a result, the conductor 40, which is an electrolytic Cu plating film, is formed on the seed layer 44 in the opening 62 of the resist 60.
  • a via electrode 38 which is an electrolytic Cu plating film, is formed on the protective layer 18 in the opening 62 of the resist 60 and in the via hole 42 of the insulating layer 4B.
  • the resist 60 is removed. Specifically, the resist 60, which is a dry film resist, is peeled off from the seed layer 44. This exposes the portion of the seed layer 44 that was covered with the resist 60.
  • the resist 60 which is a dry film resist
  • the seed layer 44 exposed on the insulating layer 4B is etched with an etching solution. As a result, the seed layer 44 exposed to the insulating layer 4B is removed.
  • FIG. 9C a process for processing the back surface (motherboard side surface) of the mounting board 2B will be described.
  • the support base material 34 and the insulating layer 4B are bonded to each other via the adhesive member 36.
  • the preparation plate 46 is peeled off from the insulating layer 4B.
  • the protective layer 18 exposed on the insulating layer 4B is etched with an etching solution using the conductive bumps 8 and the plurality of wiring layers 30 as masks.
  • the protective layer 18 exposed on the insulating layer 4B is removed, and the conductive bumps 8 and the plurality of wiring layers 30 are formed on the insulating layer 4B.
  • the mounting board 2B is manufactured.
  • the mounting board according to the present disclosure can be applied, for example, as a semiconductor package board.

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Abstract

実装基板（２）は、絶縁層（４）と、絶縁層（４）の上に配置された複数の導電性バンプ（８）とを備える。複数の導電性バンプ（８）のそれぞれの絶縁層（４）とは反対側における複数の端面（８ａ）の高さ位置のばらつきは、複数の導電性バンプ（８）のそれぞれの絶縁層（４）側における複数の端面（８ｂ）の高さ位置のばらつきよりも小さい。

Description

実装基板、及び、実装基板の製造方法
　本開示は、実装基板、及び、実装基板の製造方法に関する。
　半導体チップを基板に実装する技術の一つに、Ｃｕ（銅）ピラーバンプを用いたフリップチップ技術が知られている（例えば、特許文献１参照）。Ｃｕピラーバンプは、例えばセミアディティブプロセス（ＳＡＰ；Ｓｅｍｉ　Ａｄｄｉｔｉｖｅ　Ｐｒｏｃｅｓｓ）により形成される。
　このＳＡＰでは、まず、無電解めっき法により、銅からなるシード層を絶縁層の上に形成する。次いで、複数の開口部を有するレジストをシード層の上に形成する。これらの複数の開口部はそれぞれ、複数のＣｕピラーバンプに対応する領域に形成されている。
　次いで、電解めっき法により、銅からなる複数のＣｕピラーバンプをそれぞれ、レジストの複数の開口部内のシード層の上に形成する。次いで、レジストを除去してシード層を露出させる。最後に、複数のＣｕピラーバンプをマスクにして、露出されたシード層をエッチングする。これにより、複数のＣｕピラーバンプが絶縁層の上に形成される。
特許第６９６０５０２号公報
　上述した従来のＳＡＰでは、電解めっき法により複数のＣｕピラーバンプを形成する際に、レジストの複数の開口部からそれぞれ露出された複数のＣｕピラーバンプの各々の端面の高さ位置には、電解めっき法の特性により比較的大きなばらつきが生じるようになる。その結果、半導体チップを基板に実装する際に、高さ位置の低いＣｕピラーバンプが半導体チップ側の電極パッドに接触せず、半導体チップと基板との電気的接続に不具合が発生するおそれがある。
　本開示は、このような課題を解決するためになされたものであり、電気的接続の信頼性を高めることができる実装基板、及び、実装基板の製造方法を提供することを目的とする。
　上記目的を達成するために、本開示に係る実装基板の一態様は、絶縁層と、前記絶縁層の上に配置された複数の導電性バンプと、を備え、前記複数の導電性バンプのそれぞれの前記絶縁層とは反対側における複数の第１の端面の高さ位置のばらつきは、前記複数の導電性バンプのそれぞれの前記絶縁層側における複数の第２の端面の高さ位置のばらつきよりも小さい。
　また、本開示に係る実装基板の製造方法の一態様は、（ａ）各々が第１の深さを有する複数の第１の開口部が形成された版部材を準備する工程と、（ｂ）前記版部材の前記複数の第１の開口部にそれぞれ複数の導電性バンプを形成する工程と、（ｃ）前記複数の第１の開口部からそれぞれ露出された前記複数の導電性バンプの各々の端面の上、及び、前記版部材の上に亘って絶縁層を形成する工程と、（ｄ）前記版部材を前記絶縁層から剥離する工程と、を含む。
　本開示における実装基板等によれば、電気的接続の信頼性を高めることができる。
実施の形態１に係る実装基板の断面図である。 図１の実装基板の複数の導電性バンプを拡大して示す断面図である。 実施の形態１に係る実装基板の製造方法を説明するための図である。 比較例１に係る実装基板の製造方法を説明するための図である。 実施の形態２に係る実装基板の断面図である。 実施の形態２に係る実装基板の製造方法を説明するための図である。 比較例２に係る実装基板の断面図である。 実施の形態３に係る実装基板の断面図である。 実施の形態３に係る実装基板の製造方法を説明するための図である。 実施の形態３に係る実装基板の製造方法を説明するための図である。 実施の形態３に係る実装基板の製造方法を説明するための図である。
　以下、本開示の実施の形態について、図面を参照しながら説明する。なお、以下に説明する実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺などは必ずしも一致していない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
　（実施の形態１）
　［１－１．実装基板の構成］
　まず、図１及び図２を参照しながら、実施の形態１に係る実装基板２の構成について説明する。図１は、実施の形態１に係る実装基板２の断面図である。図２は、図１の実装基板２の複数の導電性バンプ８を拡大して示す断面図である。
　図１に示すように、実施の形態１に係る実装基板２は、例えば半導体チップ（図示せず）が実装される超高密度の半導体パッケージ基板である。実装基板２は、絶縁層４と、配線体６と、複数の導電性バンプ８とを備えている。
　絶縁層４は、基板（図示せず）の上に配置されている。絶縁層４は、基板の配線層と、絶縁層４に配置された配線体６の一部とを電気的に絶縁する層間絶縁層として機能する。また、絶縁層４には、複数のビアホール１０が形成されている。複数のビアホール１０の各々は、絶縁層４の一方の面（導電性バンプ８側の面）から、絶縁層４の厚み方向（図１において上下方向）に沿って延在している。絶縁層４は、絶縁材料で形成されている。本実施の形態では、絶縁層４を形成する絶縁材料は、例えばエポキシ系樹脂又はポリイミド系樹脂等の絶縁樹脂である。
　配線体６は、複数の配線１２と、複数の電極１４と、複数のビア電極１６とを有している。複数の配線１２は、絶縁層４の内部に配置されており、複数層の配線層を形成している。複数の電極１４は、絶縁層４の他方の面（導電性バンプ８とは反対側の面）に配置されている。複数の電極１４の各々は、配線１２又はビア電極１６と電気的に接続されている。複数のビア電極１６はそれぞれ、絶縁層４の複数のビアホール１０内に配置されている。複数のビア電極１６の各々は、導電性バンプ８、配線１２及び電極１４の少なくとも１つと電気的に接続されている。
　複数の導電性バンプ８の各々は、例えば銅からなる柱状のＣｕピラーバンプであり、電解めっき法により形成された電解めっき膜である。具体的には、複数の導電性バンプ８の各々は、銅によって形成された電解Ｃｕめっき膜である。複数の導電性バンプ８の各々は、絶縁層４の上に配置されている。導電性バンプ８の膜厚は、例えば１０μｍ以上である。
　複数の導電性バンプ８の各々の絶縁層４とは反対側における端面８ａ（第１の端面の一例）は、平坦状に形成されており、はんだ層（図示せず）を介して半導体チップの電極パッドと電気的に接続される。また、複数の導電性バンプ８の各々の絶縁層４側における端面８ｂ（第２の端面の一例）は、平坦状に形成されており、保護層１８を介して絶縁層４の一方の面に接触するように配置されている。
　保護層１８は、後述するように作製版を用いて複数の導電性バンプ８を絶縁層４の上に形成する際に、作製版と絶縁層４とが互いに密着するのを回避するための層である。また、保護層１８は、複数の導電性バンプ８と複数のビア電極１６とをそれぞれ電気的に導通させるための層間導通膜としても機能する。保護層１８は、複数の導電性バンプ８の各々と絶縁層４との界面に介在されている。保護層１８は、無電解めっき法により形成された無電解めっき膜である。具体的には、保護層１８は、銅によって形成された無電解Ｃｕめっき膜である。保護層１８の膜厚は、例えば１００ｎｍ以下である。
　複数の導電性バンプ８の直下にはそれぞれ、複数のビア電極１６が配置されている。すなわち、平面視において（絶縁層４の一方の面に対して垂直な方向から見て）、複数の導電性バンプ８はそれぞれ、複数のビア電極１６と重なるように配置されている。これにより、複数の導電性バンプ８の各々は、保護層１８を介してビア電極１６と電気的に接続されている。
　図１では、説明の都合上、複数の導電性バンプ８のそれぞれの絶縁層４とは反対側における複数の端面８ａを同一の高さ位置で図示しているが、実際には、図２に示すように、これらの複数の端面８ａの高さ位置には微小なばらつきがある。複数の端面８ａの高さ位置のばらつきは、後述するように作製版を用いて複数の導電性バンプ８を絶縁層４の上に形成する際における、作製版の寸法誤差等により生じるものである。なお、複数の端面８ａの高さ位置のばらつきは、複数の端面８ａの全てが半導体チップの電極パッドと電気的に接続可能な程度の微小なばらつきである。
　また、図１では、説明の都合上、複数の導電性バンプ８のそれぞれの絶縁層４側における複数の端面８ｂの高さ位置を同一の高さ位置で図示しているが、実際には、図２に示すように、これらの複数の端面８ｂの高さ位置には比較的大きなばらつきがある。複数の端面８ｂの高さ位置のばらつきは、後述するように作製版を用いて複数の導電性バンプ８を絶縁層４の上に形成する際における、電解めっき法の特性により生じるものである。なお、本明細書において、高さ位置とは、実装基板２の厚み方向（図１及び図２において上下方向）における、基準位置（例えば、絶縁層４の他方の面）からの位置を意味する。
　図２に示すように、複数の導電性バンプ８のそれぞれの絶縁層４とは反対側における複数の端面８ａの高さ位置のばらつきは、複数の導電性バンプ８のそれぞれの絶縁層４側における複数の端面８ｂの高さ位置のばらつきよりも小さい。ここで、複数の導電性バンプ８のそれぞれの絶縁層４とは反対側における複数の端面８ａの高さ位置のばらつきは、例えば基準位置からの複数の端面８ａの最大高さ位置と最小高さ位置との差分Ｈ１で表される。差分Ｈ１は、例えば１０００ｎｍ以下、より好ましくは５００ｎｍ以下、最も好ましくは２００ｎｍ以下である。また、複数の導電性バンプ８のそれぞれの絶縁層４側における複数の端面８ｂの高さ位置のばらつきは、例えば基準位置からの複数の端面８ｂの最大高さ位置と最小高さ位置との差分Ｈ２で表される。差分Ｈ２は、例えば１０００ｎｍよりも大きい。
　なお、本実施の形態では、複数の端面８ａの高さ位置に微小なばらつきがあるとしたが、これに限定されない。例えば作製版の寸法誤差をできるだけ小さくすることにより、複数の端面８ａの高さ位置を均一にすることも可能である。
　［１－２．実装基板の製造方法］
　次に、図３を参照しながら、実施の形態１に係る実装基板２の製造方法について説明する。図３は、実施の形態１に係る実装基板２の製造方法を説明するための図である。
　まず、図３の（ａ）に示すように、作製版２０（版部材の一例）を準備する。作製版２０は、基材２２と、シード層２４と、絶縁層２６とを有している。基材２２は、例えばガラス基板又は金属基板で構成されている。シード層２４は、導電性バンプ８を電解めっき法により形成するための導電材料からなるシード電極であり、基材２２の上に配置されている。絶縁層２６は、シード層２４の上に配置されている。絶縁層２６は、例えば絶縁樹脂で形成されている。絶縁層２６には、導電性バンプ８を形成するための開口部２８（第１の開口部の一例）が複数形成されている。複数の開口部２８の各々は、第１の深さＤ１を有している。これらの複数の開口部２８には、シード層２４が露出されている。
　次いで、図３の（ｂ）に示すように、電解めっき法により、作製版２０の絶縁層２６の開口部２８内におけるシード層２４の上に、銅からなる電解Ｃｕめっき膜を形成する。これにより、作製版２０の絶縁層２６の開口部２８内におけるシード層２４の上には、電解Ｃｕめっき膜である導電性バンプ８が形成される。
　なお、上述したように、絶縁層２６の複数の開口部２８にそれぞれ形成された複数の導電性バンプ８の各端面８ａの高さ位置には、作製版２０の寸法誤差等に起因する微小なばらつきが生じる。電解めっき法では、絶縁層２６の複数の開口部２８にそれぞれ複数の導電性バンプ８を形成する際に、複数の導電性バンプ８の各端面８ａの高さ位置はそれぞれ、複数の開口部２８の底部（シード層２４）により規制される。そのため、複数の端面８ａの高さ位置のばらつきは、複数の端面８ｂの高さ位置のばらつきと比べて小さくなる。
　また、上述したように、絶縁層２６の複数の開口部２８にそれぞれ形成された複数の導電性バンプ８の各端面８ｂの高さ位置には、電解めっき法の特性に起因する比較的大きなばらつきが生じる。これは、電解めっき法では、絶縁層２６の複数の開口部２８にそれぞれ複数の導電性バンプ８を形成する際に、複数の導電性バンプ８の各端面８ｂの高さ位置を規制するものが無いことにより、複数の導電性バンプ８の各端面８ｂの高さ位置が均一になるように、複数の導電性バンプ８の各膜厚を制御するのが難しいためである。
　次いで、図３の（ｂ）に示すように、無電解めっき法により、作製版２０の絶縁層２６の複数の開口部２８からそれぞれ露出された複数の導電性バンプ８の各端面８ｂの上、及び、作製版２０の絶縁層２６の上（すなわち、絶縁層２６の複数の開口部２８の各領域以外の他の領域の上）に亘って、銅からなる無電解Ｃｕめっき膜を形成する。これにより、複数の導電性バンプ８の各端面８ｂの上、及び、作製版２０の絶縁層２６の上に亘って、無電解Ｃｕめっき膜である保護層１８が形成される。
　次いで、図３の（ｃ）に示すように、保護層１８の上に絶縁層４を積層する。絶縁層４には、予め配線体６が形成されている。この時、作製版２０の絶縁層２６と絶縁層４との間には、保護層１８が介在するようになる。
　なお、図３の（ｃ）に示す工程において、保護層１８の上に絶縁層４を積層することに代えて、例えば次のような転写法を用いてもよい。具体的には、予め配線体６が形成された絶縁層４を準備しておき、作製版２０を絶縁層４の一方の面に対向させる。そして、例えば熱プレス等を用いた転写法により、複数の導電性バンプ８及び保護層１８を作製版２０から分離させ、複数の導電性バンプ８及び保護層１８を絶縁層４の一方の面に転写する。これにより、複数の導電性バンプ８の各端面８ｂ及び保護層１８が絶縁層４の一方の面に転写され、絶縁層４の上に複数の導電性バンプ８及び保護層１８が形成される。この場合、作製版２０は、転写法における転写版として用いられる。
　次いで、図３の（ｄ）に示すように、作製版２０を絶縁層４から剥離する。この時、保護層１８が作製版２０の絶縁層２６と絶縁層４との間に介在することにより、作製版２０の絶縁層２６と絶縁層４とが密着するのを回避することができ、作製版２０を絶縁層４から容易に剥離することができる。
　次いで、図３の（ｅ）に示すように、複数の導電性バンプ８をマスクにして、絶縁層４の上に露出された保護層１８をエッチング液によりエッチングする。これにより、絶縁層４の上に露出された保護層１８が除去され、複数の導電性バンプ８が絶縁層４の上に形成される。以上のようにして、実装基板２が作製される。
　［１－３．効果］
　ここで、図４を参照しながら、比較例１に係る実装基板１００の製造方法について説明する。図４は、比較例１に係る実装基板１００の製造方法を説明するための図である。
　まず、図４の（ａ）に示すように、無電解めっき法により、無電解Ｃｕめっき膜であるシード層１０４を、絶縁樹脂で形成された絶縁層１０２の上に形成する。次いで、図４の（ｂ）に示すように、開口部１０８を有するレジスト１０６をシード層１０４の上に形成する。次いで、電解めっき法により、電解Ｃｕめっき膜である導電性バンプ１１０を、レジスト１０６の開口部１０８内のシード層１０４の上に形成する。
　次いで、図４の（ｃ）に示すように、レジスト１０６を除去してシード層１０４を露出させる。最後に、図４の（ｄ）に示すように、複数の導電性バンプ１１０をマスクにして、露出されたシード層１０４をエッチングする。これにより、Ｃｕピラーバンプである複数の導電性バンプ１１０が絶縁層１０２の上に形成される。以上のようにして、実装基板１００が作製される。
　しかしながら、このような製造方法では、図４の（ｂ）に示す工程において、複数の導電性バンプ１１０を形成する際に、レジスト１０６の複数の開口部１０８からそれぞれ露出された複数の導電性バンプ１１０各端面１１０ａの高さ位置を規制するものが無い。そのため、複数の導電性バンプ１１０の各端面１１０ａの高さ位置が均一になるように、複数の導電性バンプ１１０の各膜厚を制御するのが難しい。
　その結果、図４の（ｄ）に示すように、複数の導電性バンプ１１０の各端面１１０ａの高さ位置のばらつきが大きくなる。したがって、半導体チップを実装基板１００に実装する際に、高さ位置の低い導電性バンプ１１０が半導体チップ側の電極パッドに接触せず、半導体チップと実装基板１００との電気的接続に不具合が発生するおそれがある。
　これに対して、本実施の形態では、実装基板２は、絶縁層４と、絶縁層４の上に配置された複数の導電性バンプ８とを備える。複数の導電性バンプ８のそれぞれの絶縁層４とは反対側における複数の端面８ａの高さ位置のばらつきは、複数の導電性バンプ８のそれぞれの絶縁層４側における複数の端面８ｂの高さ位置のばらつきよりも小さい。
　これによれば、半導体チップを実装基板２に実装する際に、複数の導電性バンプ８の全てを半導体チップ側の電極パッドに接触させることができる。その結果、半導体チップと実装基板２との電気的接続の信頼性を高めることができる。
　また、本実施の形態では、絶縁層４にはビアホール１０が形成されている。実装基板２は、さらに、ビアホール１０内に配置されたビア電極１６であって、平面視で複数の導電性バンプ８のうち特定の導電性バンプ８と重なるように配置され、特定の導電性バンプ８と電気的に接続されたビア電極１６を備える。
　これによれば、特定の導電性バンプ８とビア電極１６とを容易に電気的に接続することができる。
　また、本実施の形態では、実装基板２の製造方法は、（ａ）各々が第１の深さＤ１を有する複数の開口部２８が形成された作製版２０を準備する工程と、（ｂ）作製版２０の複数の開口部２８にそれぞれ複数の導電性バンプ８を形成する工程と、（ｃ）複数の開口部２８からそれぞれ露出された複数の導電性バンプ８の各々の端面８ａの上、及び、作製版２０の上に亘って絶縁層４を形成する工程と、（ｄ）作製版２０を絶縁層４から剥離する工程とを含む。
　これによれば、複数の導電性バンプ８のそれぞれの絶縁層４とは反対側における複数の端面８ａの高さ位置のばらつきを、複数の導電性バンプ８のそれぞれの絶縁層４側における複数の端面８ｂの高さ位置のばらつきよりも小さくすることができる。これにより、半導体チップを実装基板２に実装する際に、複数の導電性バンプ８の全てを半導体チップ側の電極パッドに接触させることができる。その結果、半導体チップと実装基板２との電気的接続の信頼性を高めることができる。
　（実施の形態２）
　［２－１．実装基板の構成］
　図５を参照しながら、実施の形態２に係る実装基板２Ａの構成について説明する。図５は、実施の形態２に係る実装基板２Ａの断面図である。なお、本実施の形態において、上記実施の形態１と同一の構成要素には同一の符号を付して、その説明を省略する。
　図５に示すように、実施の形態２に係る実装基板２Ａは、上記実施の形態１に係る実装基板２の構成要件に加えて、複数の配線層３０を備えている。
　複数の配線層３０の各々は、例えば２つの導電性バンプ８を互いに電気的に接続したり、導電性バンプ８と配線１２とを互いに電気的に接続したりする、いわゆる引き回し配線である。複数の配線層３０の各々は、電解めっき法により形成された電解めっき膜である。具体的には、複数の配線層３０の各々は、銅によって形成された電解Ｃｕめっき膜である。複数の配線層３０の各々は、保護層１８を介して絶縁層４の上に配置されている。配線層３０の膜厚は、例えば１μｍ以上２０μｍ以下である。
　また、複数の配線層３０のそれぞれの絶縁層４とは反対側における複数の端面３０ａ（第３の端面の一例）の高さ位置は、複数の導電性バンプ８のそれぞれの絶縁層４とは反対側における複数の端面８ａの高さ位置よりも絶縁層４に近い側にある。
　［２－２．実装基板の製造方法］
　次に、図６を参照しながら、実施の形態２に係る実装基板２Ａの製造方法について説明する。図６は、実施の形態２に係る実装基板２Ａの製造方法を説明するための図である。
　まず、図６の（ａ）に示すように、作製版２０Ａを準備する。作製版２０Ａの絶縁層２６Ａには、導電性バンプ８を形成するための開口部２８（第１の開口部の一例）が複数形成されているとともに、配線層３０を形成するための開口部３２（第２の開口部の一例）が複数形成されている。複数の開口部２８の各々は、第１の深さＤ１を有している。また、複数の開口部３２の各々は、第１の深さＤ１よりも浅い第２の深さＤ２を有している。これらの複数の開口部２８及び複数の開口部３２には、シード層２４が露出されている。すなわち、第２の開口部３２の底部は、第１の開口部２８の底部と比べて、シード層２４によって嵩上げされている。
　次いで、図６の（ｂ）に示すように、電解めっき法により、作製版２０Ａの絶縁層２６Ａの開口部２８内におけるシード層２４の上、及び、作製版２０Ａの絶縁層２６Ａの開口部３２内におけるシード層２４の上に、銅からなる電解Ｃｕめっき膜を形成する。これにより、作製版２０Ａの絶縁層２６Ａの開口部２８内におけるシード層２４の上には、電解Ｃｕめっき膜である導電性バンプ８が形成される。また、作製版２０Ａの絶縁層２６Ａの開口部３２内におけるシード層２４の上には、電解Ｃｕめっき膜である配線層３０が形成される。
　次いで、図６の（ｂ）に示すように、無電解めっき法により、作製版２０Ａの絶縁層２６Ａの複数の開口部２８からそれぞれ露出された複数の導電性バンプ８の各端面８ｂの上、作製版２０Ａの絶縁層２６Ａの複数の開口部３２からそれぞれ露出された複数の配線層３０の各端面３０ｂの上、及び、作製版２０Ａの絶縁層２６Ａの上に亘って、銅からなる無電解Ｃｕめっき膜を形成する。これにより、複数の導電性バンプ８の各端面８ｂの上、複数の配線層３０の各端面３０ｂの上、及び、作製版２０Ａの絶縁層２６Ａの上に亘って、無電解Ｃｕめっき膜である保護層１８が形成される。
　次いで、図６の（ｃ）に示すように、保護層１８の上に絶縁層４を積層する。絶縁層４には、予め配線体６が形成されている。次いで、図６の（ｄ）に示すように、作製版２０Ａを絶縁層４から剥離する。
　次いで、図６の（ｅ）に示すように、複数の導電性バンプ８及び複数の配線層３０をマスクにして、絶縁層４の上に露出された保護層１８をエッチング液によりエッチングする。これにより、絶縁層４の上に露出された保護層１８が除去され、複数の導電性バンプ８及び複数の配線層３０が絶縁層４の上に形成される。以上のようにして、実装基板２Ａが作製される。
　［２－３．効果］
　ここで、図７を参照しながら、比較例２に係る実装基板１１２の構成について説明する。図７は、比較例２に係る実装基板１１２の断面図である。
　図７の（ａ）に示すように、比較例２に係る実装基板１１２は、絶縁層１１４と、複数の導電性バンプ１１８と、複数の配線層１２０とを備えている。複数の導電性バンプ１１８及び複数の配線層１２０の各々は、シード層１１６を介して絶縁層１１４の上に形成されている。
　また、複数の導電性バンプ１１８のそれぞれの絶縁層１１４とは反対側における複数の端面１１８ａの高さ位置と、複数の配線層１２０のそれぞれの絶縁層１１４とは反対側における複数の端面１２０ａの高さ位置とは、略同一である。
　比較例２に係る実装基板１１２では、図７の（ｂ）に示すように、複数の導電性バンプ１１８の各端面１１８ａにはんだ層１２２を形成した場合には、はんだ層１２２と配線層１２０との間の距離が比較的近くなり、はんだ層１２２と配線層１２０とが干渉（短絡）するおそれがある。そのため、はんだ層１２２と配線層１２０との干渉を回避するために、はんだ層１２２と配線層１２０との距離を広げる対策を行う必要が生じ、複数の導電性バンプ１１８及び複数の配線層１２０を微細に配線することが困難となる。
　これに対して、本実施の形態では、実装基板２Ａは、さらに、絶縁層４の上に配置された配線層３０を備える。配線層３０の絶縁層４とは反対側における端面３０ａの高さ位置は、複数の端面８ａの各々の高さ位置よりも絶縁層４に近い側にある。
　これによれば、図５に示すように、導電性バンプ８の端面８ａにはんだ層３１を形成した場合には、はんだ層３１と配線層３０との間の距離を十分に確保することができる。その結果、複数の導電性バンプ８及び複数の配線層３０を微細に配線しながら、はんだ層３１と配線層３０とが干渉（短絡）するのを抑制することができる。
　また、本実施の形態では、作製版２０Ａには、さらに、第１の深さＤ１よりも浅い第２の深さＤ２を有する開口部３２が形成されている。実装基板２Ａの製造方法は、さらに、（ｅ）作製版２０Ａの開口部３２に配線層３０を形成する工程を含む。上記（ｃ）では、複数の開口部２８からそれぞれ露出された複数の導電性バンプ８の各々の端面８ｂの上、開口部３２から露出された配線層３０の端面３０ｂの上、及び、作製版２０Ａの上に亘って絶縁層４を形成する。
　これによれば、導電性バンプ８と配線層３０とを一括で形成することができ、実装基板２Ａを容易に作製することができる。
　（実施の形態３）
　［３－１．実装基板の構成］
　図８を参照しながら、実施の形態３に係る実装基板２Ｂの構成について説明する。図８は、実施の形態３に係る実装基板２Ｂの断面図である。なお、本実施の形態において、上記実施の形態１及び２と同一の構成要素には同一の符号を付して、その説明を省略する。
　図８に示すように、実施の形態３に係る実装基板２Ｂは、例えば配線が形成された配線層を複数層備えた半導体パッケージ基板である。実装基板２Ｂは、支持基材３４と、粘着部材３６と、絶縁層４Ｂと、導電性バンプ８と、複数の配線層３０と、ビア電極３８と、導電体４０とを備えている。
　支持基材３４は、実装基板２Ｂのベースとなる部材である。支持基材３４は、例えば絶縁樹脂等の絶縁材料で形成されており、マザーボード（図示せず）に対向するように配置される。
　粘着部材３６は、支持基材３４の上に配置されている。粘着部材３６は、支持基材３４と絶縁層４Ｂとを互いに貼り合わせるための部材である。
　絶縁層４Ｂは、粘着部材３６を介して支持基材３４の上方に配置されている。絶縁層４Ｂには、ビアホール４２が形成されている。ビアホール４２内にはビア電極３８が配置されている。ビアホール４２は、内側面がテーパ面となった円錐台形状である。
　導電性バンプ８は、絶縁層４Ｂの上に配置されている。具体的には、導電性バンプ８は、保護層１８を介して絶縁層４Ｂの一方の面に接触するように配置されており、絶縁層４Ｂ及び粘着部材３６を介して支持基材３４の上方に配置されている。なお、説明の都合上、図８では、導電性バンプ８を１つのみ図示しているが、実際には、絶縁層４Ｂの上には複数の導電性バンプ８が配置されているものとする。
　複数の配線層３０は、絶縁層４Ｂの上に配置されている。具体的には、複数の配線層３０の各々は、保護層１８を介して絶縁層４Ｂの一方の面に接触するように配置されており、絶縁層４Ｂ及び粘着部材３６を介して支持基材３４の上方に配置されている。
　ビア電極３８は、少なくとも一部が絶縁層４Ｂのビアホール４２内に配置されている。具体的には、ビア電極３８は、ビアホール４２内に隙間無く埋め込まれている。また、ビア電極３８は、ビアホール４２の内部だけではなく、絶縁層４Ｂの他方の面（支持基材３４側の面）から突出するように配置されている。ビア電極３８は、導電性バンプ８の端面８ｂに、保護層１８を介して電気的に接続されている。
　導電体４０は、配線層３０とは別の配線層に形成された配線又は電極等である。導電体４０は、シード層４４を介して絶縁層４Ｂの他方の面に接触するように配置されている。なお、シード層４４は、導電体４０を電解めっき法により形成するための導電材料からなるシード電極である。
　［３－２．実装基板の製造方法］
　図９Ａ～図９Ｃを参照しながら、実施の形態３に係る実装基板２Ｂの製造方法について説明する。図９Ａ～図９Ｃは、実施の形態３に係る実装基板２Ｂの製造方法を説明するための図である。
　まず、図９Ａを参照しながら、１層目の配線層を形成するプロセスについて説明する。図９Ａの（ａ）に示すように、作製版４６（版部材の一例）を準備する。作製版４６は、基材４８と、剥離層５０と、シード層５２と、絶縁層５４とを有している。基材４８は、例えばガラス基板又は金属基板で構成されている。剥離層５０は、導電性バンプ８及び複数の配線層３０を作製版４６から剥離するための層であり、基材４８の上に配置されている。シード層５２は、導電性バンプ８及び複数の配線層３０を電解めっき法により形成するための導電材料からなるシード電極であり、剥離層５０の上に配置されている。
　絶縁層５４は、シード層５２の上に配置されている。絶縁層５４は、例えば絶縁樹脂で形成されている。絶縁層５４及び剥離層５０には、導電性バンプ８を形成するための開口部５６（第１の開口部の一例）が形成されている。開口部５６には、シード層５２が露出されている。また、絶縁層５４には、複数の配線層３０をそれぞれ形成するための複数の開口部５８（第２の開口部の一例）が形成されている。開口部５６は、第１の深さＤ３を有している。また、複数の開口部５８の各々は、第１の深さＤ３よりも浅い第２の深さＤ４を有している。複数の開口部５８の各々には、シード層５２が露出されている。なお、説明の都合上、図９Ａ～図９Ｃでは１つの開口部５６のみを図示しているが、実際には、絶縁層５４には複数の開口部５６が形成されているものとする。
　次いで、図９Ａの（ｂ）に示すように、電解めっき法により、作製版４６の絶縁層５４及び剥離層５０の開口部５６内におけるシード層５２の上に、銅からなる電解Ｃｕめっき膜を形成する。これにより、作製版４６の絶縁層５４及び剥離層５０の開口部５６内におけるシード層５２の上には、電解Ｃｕめっき膜である導電性バンプ８が形成される。また、電解めっき法により、作製版４６の絶縁層５４の開口部５８内におけるシード層５２の上に、銅からなる電解Ｃｕめっき膜を形成する。これにより、作製版４６の絶縁層５４の開口部５８内におけるシード層５２の上には、電解Ｃｕめっき膜である配線層３０が形成される。
　最後に、無電解めっき法により、作製版４６の絶縁層５４の開口部５６から露出された導電性バンプ８の端面の上、作製版４６の絶縁層５４の開口部５８から露出された配線層３０の端面の上、及び、作製版４６の絶縁層５４の上（すなわち、絶縁層５４の開口部５６，５８の領域以外の他の領域の上）に亘って、銅からなる無電解Ｃｕめっき膜を形成する。これにより、導電性バンプ８の端面の上、配線層３０の端面の上、及び、作製版４６の絶縁層５４の上に亘って、無電解Ｃｕめっき膜である保護層１８が形成される。
　次に、図９Ｂを参照しながら、２層目の配線層を形成するプロセスについて説明する。図９Ｂの（ａ）及び（ｂ）に示すように、例えば転写法を用いることにより、導電性バンプ８、配線層３０及び保護層１８が絶縁層４Ｂの一方の面に転写され、絶縁層４Ｂの上に導電性バンプ８、配線層３０及び保護層１８が形成された状態となる。この時、絶縁層４Ｂの一部を除去することにより、絶縁層４Ｂにビアホール４２を形成する。例えば、導電性バンプ８の上方からレーザを照射することで絶縁層４Ｂの一部を除去し、ビアホール４２を形成することができる。このように絶縁層４Ｂにビアホール４２を形成することにより、保護層１８の一部が露出される。
　次いで、図９Ｂの（ｃ）に示すように、無電解めっき法により、絶縁層４Ｂの上に、銅からなる無電解Ｃｕめっき膜を形成する。これにより、絶縁層４Ｂの上に、無電解Ｃｕめっき膜であるシード層４４が形成される。なお、無電解めっき法に代えて、スパッタによりシード層４４を形成してもよい。
　次いで、図９Ｂの（ｄ）に示すように、シード層４４の上に選択的にレジスト６０を形成する。レジスト６０には、複数の開口部６２が形成されている。複数の開口部６２によって、シード層４４の所定の領域及び絶縁層４Ｂのビアホール４２が露出される。すなわち、絶縁層４Ｂのビアホール４２は、開口部６２と連通している。レジスト６０としては、例えばドライフィルムレジスト（ＤＦＲ）を用いることができる。
　次いで、電解めっき法により、レジスト６０の開口部６２内のシード層４４の上、及び、レジスト６０の開口部６２内及び絶縁層４Ｂのビアホール４２内の保護層１８の上に、銅からなる電解Ｃｕめっき膜を形成する。これにより、レジスト６０の開口部６２内のシード層４４の上には、電解Ｃｕめっき膜である導電体４０が形成される。また、レジスト６０の開口部６２内及び絶縁層４Ｂのビアホール４２内の保護層１８の上には、電解Ｃｕめっき膜であるビア電極３８が形成される。
　次いで、図９Ｂの（ｅ）に示すように、レジスト６０を除去する。具体的には、ドライフィルムレジストであるレジスト６０をシード層４４から剥離する。これにより、レジスト６０で覆われていた部分のシード層４４が露出する。
　最後に、図９Ｂの（ｆ）に示すように、導電体４０をマスクにして、絶縁層４Ｂに露出されたシード層４４をエッチング液によりエッチングする。これにより、絶縁層４Ｂに露出されたシード層４４が除去される。
　次に、図９Ｃを参照しながら、実装基板２Ｂの裏面（マザーボード側の面）を処理するプロセスについて説明する。まず、図９Ｃの（ａ）に示すように、粘着部材３６を介して、支持基材３４と絶縁層４Ｂとを互いに貼り合わせる。次いで、図９Ｃの（ｂ）に示すように、作製版４６を絶縁層４Ｂから剥離する。最後に、図９Ｃの（ｃ）に示すように、導電性バンプ８及び複数の配線層３０をマスクにして、絶縁層４Ｂに露出された保護層１８をエッチング液によりエッチングする。これにより、絶縁層４Ｂに露出された保護層１８が除去され、導電性バンプ８及び複数の配線層３０が絶縁層４Ｂの上に形成される。以上のようにして、実装基板２Ｂが作製される。
　［３－３．効果］
　本実施の形態においても、上記実施の形態１と同様の効果を得ることができる。
　（変形例）
　以上、本開示に係る実装基板等について、上記各実施の形態に基づいて説明したが、本開示は、上記各実施の形態に限定されるものではない。上記各実施の形態に対して当業者が思い付く各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
　本開示に係る実装基板は、例えば半導体パッケージ基板等として適用可能である。
２，２Ａ，２Ｂ，１００，１１２　実装基板
４，４Ｂ，２６，２６Ａ，５４，１０２，１１４　絶縁層
６　配線体
８，１１０，１１８　導電性バンプ
８ａ，８ｂ，３０ａ，３０ｂ，１１０ａ，１１８ａ，１２０ａ　端面
１０，４２　ビアホール
１２　配線
１４　電極
１６，３８　ビア電極
１８　保護層
２０，２０Ａ，４６　作製版
２２　基材
２４，４４，５２，１０４，１１６　シード層
２８，３２，５６，５８，６２，１０８　開口部
３０，１２０　配線層
３１，１２２　はんだ層
３４　支持基材
３６　粘着部材
４０　導電体
４８　基材
５０　剥離層
６０，１０６　レジスト

Claims (5)

  1. 　絶縁層と、
    　前記絶縁層の上に配置された複数の導電性バンプと、を備え、
    　前記複数の導電性バンプのそれぞれの前記絶縁層とは反対側における複数の第１の端面の高さ位置のばらつきは、前記複数の導電性バンプのそれぞれの前記絶縁層側における複数の第２の端面の高さ位置のばらつきよりも小さい
    　実装基板。
  2. 　前記実装基板は、さらに、前記絶縁層の上に配置された配線層を備え、
    　前記配線層の前記絶縁層とは反対側における第３の端面の高さ位置は、前記複数の第１の端面の各々の高さ位置よりも前記絶縁層に近い側にある
    　請求項１に記載の実装基板。
  3. 　前記絶縁層にはビアホールが形成されており、
    　前記実装基板は、さらに、前記ビアホール内に配置されたビア電極であって、平面視で前記複数の導電性バンプのうち特定の導電性バンプと重なるように配置され、前記特定の導電性バンプと電気的に接続されたビア電極を備える
    　請求項１又は２に記載の実装基板。
  4. 　（ａ）各々が第１の深さを有する複数の第１の開口部が形成された版部材を準備する工程と、
    　（ｂ）前記版部材の前記複数の第１の開口部にそれぞれ複数の導電性バンプを形成する工程と、
    　（ｃ）前記複数の第１の開口部からそれぞれ露出された前記複数の導電性バンプの各々の端面の上、及び、前記版部材の上に亘って絶縁層を形成する工程と、
    　（ｄ）前記版部材を前記絶縁層から剥離する工程と、を含む
    　実装基板の製造方法。
  5. 　前記版部材には、さらに、前記第１の深さよりも浅い第２の深さを有する第２の開口部が形成されており、
    　前記実装基板の製造方法は、さらに、
    　（ｅ）前記版部材の前記第２の開口部に配線層を形成する工程を含み、
    　前記（ｃ）では、前記複数の第１の開口部からそれぞれ露出された前記複数の導電性バンプの各々の端面の上、前記第２の開口部から露出された前記配線層の端面の上、及び、前記版部材の上に亘って前記絶縁層を形成する
    　請求項４に記載の実装基板の製造方法。
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