KR102434521B1 - 다이아몬드 콜렉터 및 전류 터널링 층을 갖는 p-n 다이오드 및 p-n-p 이종접합 바이폴라 트랜지스터 - Google Patents

다이아몬드 콜렉터 및 전류 터널링 층을 갖는 p-n 다이오드 및 p-n-p 이종접합 바이폴라 트랜지스터 Download PDF

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Abstract

p-형 도핑된 다이아몬드를 포함하는 P-N 다이오드 및 p-n 다이오드를 포함하는, p-n-p 이종접합 바이폴라 트랜지스터와 같은 장치가 제공된다. p-n 다이오드에서, p-n 접합부에서의 다이아몬드는 양의 전자 친화도를 가지며 인터페이스을 통한 캐리어 수송을 방해하지 않고 본딩 인터페이스 상태를 패시베이션하는 터널링 층을 제공하는 무기 물질의 얇은 층에 의해 패시베이션된다.

Description

다이아몬드 콜렉터 및 전류 터널링 층을 갖는 P-N 다이오드 및 P-N-P 이종접합 바이폴라 트랜지스터
본 발명은 NAVY/ONR이 수여하는 N00014-18-1-2032 및 DARPA가 수여하는 N00014-12-1-0884 및 N00014-12-1-0077에 따라 정부의 지원을 받아 만들어졌다. 정부는 발명에 대한 특정 권리를 가지고 있다.
본 출원은 2018 년 7 월 9 일에 출원된 미국 특허 출원 번호 16/029,811에 대한 우선권을 주장하며, 그 전체 내용은 여기에 참조로 포함된다.
다이아몬드는 높은 항복 전계, 높은 열전도율 및 높은 캐리어 이동성을 포함하는 우수한 물리적 및 전기적 특성을 가지고 있기 때문에, 차세대 고전력 스위칭 장치에 있어서 가장 바람직한 와이드 밴드 갭 재료 중 하나이다. 고 성장률 화학 기상 증착(CVD)에 의한 대면적, 단결정 다이아몬드 기판 성장의 발전과 함께, 다이아몬드 소자 연구가 꾸준한 발전을 이루었다. 그러나, 깊은 도너 에너지 레벨(deep donor energy levels)으로 인해, 질소 또는 인을 사용하여 다이아몬드 내 n형 도핑을 달성하는 것은 매우 어려웠다. 결과적으로, 다이아몬드-기반 전자 장치는 대부분 p형 도핑 다이아몬드를 기반으로 한다.
인(phosphorus)으로 (001) 다이아몬드 기판을 N 형 도핑하는 것이 달성되었다. 그러나, 인 도너 레벨이 깊기 때문에, n형 층의 저항률은 여전히 높다. 따라서, 다이아몬드 기반의 pn 접합 다이오드(PND)가 높은 항복 전압을 보였음에도 불구하고, 비저항 금속/n형 다이아몬드 콘택과 n형 도핑 다이아몬드 층이 높은 저항을 유도하기 때문에, 그들은 높은 온-저항을 가지며, 이는 고전력 저손실 다이오드를 얻는데 해롭다. 반면에, p형 다이아몬드 기반 쇼트키 다이오드에 높은 항복 전압을 제공하는 p형 다이아몬드의 능력에도 불구하고, 온-저항과 항복 전압 사이에는 트레이드-오프가 존재한다. p형 공핍층의 저항을 감소시키기 위해서는 억셉터 농도를 증가시켜야 하며, 그 결과 공핍 영역이 좁아지면 항복 전압이 감소한다(예를 들어, A. Traore, et al., Zr/oxidized diamond interface for high power Schottky diodes, Appl. Phys. Lett. 104, 052105 (2014) 참조).
p형 도핑된 다이아몬드("p-형 다이아몬드")를 포함하는 P-N 다이오드 및 상기 p-n 다이오드를 포함하는 p-n-p HBT와 같은 장치가 제공된다.
p-n 다이오드의 일 실시 예는: (a) 양의 전자 친화도를 갖는 상부 표면을 갖는 p-형 다이아몬드의 층; (b) 단결정 n-형 반도체 물질의 층으로서, 상기 단결정 반도체 물질은 상기 다이아몬드와 다른 격자 상수를 가짐; 및 (c) 상기 다이아몬드의 상기 상부 표면과 상기 단결정 n-형 반도체 물질의 상기 층의 하부 표면 사이에 배치되고 이들과 접촉하는 전류 터널링 층을 포함한다. 상기 전류 터널링 층은 상기 다이아몬드 및 단결정 n-형 반도체 물질의 밴드갭보다 더 넓은 밴드갭을 갖는 무기 물질을 포함하며 상기 무기 물질은 상기 단결정 n-형 반도체 물질의 천연 산화물이 아니다.
이종접합 바이폴라 트랜지스터의 일 실시 예는: (a) 양의 전자 친화도를 갖는 상부 표면을 갖는 p-형 다이아몬드의 층을 포함하는 콜렉터; (b) 단결정 n-형 반도체 물질의 층을 포함하는 베이스로서, 상기 단결정 n-형 반도체 물질은 상기 다이아몬드와 다른 격자 상수를 가짐; (c) 상기 다이아몬드의 상기 층의 상기 상부 표면과 상기 단결정 n-형 반도체 물질의 상기 층의 하부 표면 사이에 배치되고 이들과 접촉하는 전류 터널링 층; 및 (d) 단결정 p-형 반도체 물질의 층을 포함하는 에미터를 포함한다. 상기 전류 터널링 층은 상기 다이아몬드 및 상기 단결정 n-형 반도체 물질의 밴드갭보다 더 넓은 밴드갭을 갖는 무기 물질을 포함하며 상기 무기 물질은 상기 단결정 n-형 반도체 물질의 천연 산화물이 아니다.
본 발명의 다른 주요 특징 및 이점은 다음 도면, 상세한 설명 및 첨부된 청구 범위를 검토함으로써 당업자에게 명백 해질 것이다.
본 발명의 예시적인 실시 예가 첨부된 도면을 참조하여 이하에서 설명될 것이며, 동일한 번호는 동일한 요소를 나타낸다.
도 1a는 다이아몬드-콜렉터 이종접합 바이폴라 트랜지스터(HBT)의 일 실시 예의 개략도이다. 도 1b는 음의 전자 친화도(χ) 다이아몬드 콜렉터를 가진 도 1a의 HBT에 대한 에너지 레벨 및 밴드 다이어그램을 도시한다. 도 1c는 양의 전자 친화도 다이아몬드 콜렉터를 가진 도 1a의 HBT에 대한 에너지 레벨 및 밴드 다이어그램을 도시한다.
도 2a는 다이아몬드-콜렉터 HBT의 다른 실시 예의 개략도이다. 도 2b는 양의 전자 친화도 다이아몬드 콜렉터를 가진 도 2a의 HBT에 대한 에너지 레벨 및 밴드 다이어그램을 도시한다.
도 3은 나노멤브레인 전달 및 본딩 공정을 이용하여 다이아몬드-콜렉터 HBT를 제조하는 방법을 나타내는 개략도이다.
도 4a는 p-n 다이오드를 형성하기 위해 원자층 증착(ALD)-증착된 전류 터널링 층으로 전달되는 n-형 도핑된 GaAs 나노멤브레인을 도시한다. 도 4b는 다이오드 구조의 개략적인 단면도를 도시한다.
도 5a의 패널 (i)은 음의 전자 친화도 p-다이아몬드 층을 갖는 p-n 다이오드에 대한 밴드 정렬을 보여준다. 도 5a의 패널 (ii)는 양의 전자 친화도 p-다이아몬드 층을 갖는 p-n 다이오드에 대한 밴드 정렬을 보여준다. 도 5b의 패널 (i)은 도 5a의 p-n 다이오드에 대한 밴드 정렬을 보여주고, 패널 (i)은 n-GaAs로 연장되는 공핍 영역을 갖는 역 바이어스 하에 있다. 도 5b의 패널 (ii)는 도 5a의 p-n 다이오드에 대한 밴드 정렬을 보여주고, 패널 (ii)는 p-다이아몬드로 연장되는 공핍 영역을 갖는 역 바이어스 하에 있다. 도 5c의 패널 (i)은 도 5a의 패널 (i)의 p-n 다이오드의 I-V 특성을 나타내고, 도 5c의 패널 (ii)는 도 5a의 패널 (ii)의 p-n 다이오드의 I-V 특성을 나타낸다.
도 6a는 공기 중 실온에서 음의 전자 친화도 다이아몬드를 갖는 다이아몬드 p-n 다이오드의 전류 밀도-전압 (J-V) 특성을 보여준다. 도 6b는 공기 중 실온에서 양의 전자 친화도 다이아몬드를 갖는 다이아몬드 p-n 다이오드의 J-V 특성을 보여준다.
도 7a는 공기 중 실온에서 역 전압 조건 하에서 60μm x 60μm의 전극 면적을 갖는 도 5a의 패널 (ii)의 GaAs/다이아몬드 n-p 다이오드에 대한 반-로그 스케일의 전류 밀도-전압 특성을 보여준다. 도 7b는 도 5a의 패널 (ii)의 GaAs/다이아몬드 n-p 다이오드에 대한 항복 전압의 선형 스케일 플롯을 보여준다. 도 7c는 dV/dJ를 사용하여 추정된 다이아몬드에 대한 차동 저항을 보여준다.
도 8은 밴드 갭 값이 기록된, 서로 접촉하기 전의 예 2의 p-n-p HBT 층의 밴드 정렬을 보여준다.
도 9a-9c는 p-n-p 다이아몬드 HBT의 DC 특성을 도시한다. 도 9a는 p-Si NM 에미터 및 n-Ge NM 베이스 이종접합 다이오드 (E-B 접합)의 전류 밀도-전압 특성을 나타낸다. 도 9b는 n-GeNM 베이스 및 p-다이아몬드 콜렉터 이종접합 다이오드 (C-B 접합)의 전류 밀도-전압 특성을 나타낸다. 도 9C는 0.5 μA 단계의 HBT의 공통 이미터 IC-VCE 특성을 보여준다. 도 9d는 2.8V의 VEB에서 49의 최대 전류 이득 (βmax)을 보여주는 검멜 플롯을 도시한다.
도 10a-10c는 p-n-p 다이아몬드 HBT의 전류 이득 및 무선 주파수(RF) 특성을 보여준다. 도 10a는 0V에서 2V까지 다른 VCB를 갖는 콜렉터 전류 밀도의 함수로서 전류 이득 및 차동 베타를 보여준다. 도 10b는 0.06 μA의 IB 및 -5 V의 VCB의 바이어스 포인트에서 주파수의 함수로서 일방적 전력 이득(U) 및 최대 안정 이득(MSG) / 최대 이용가능 이득(MAG)을 도시한다. 도 9c는 콜렉터 전류 밀도의 함수로서 fT 및 fmax를 도시한다.
도 11a는 1 nm Al2O3 ALD 중간층을 갖는 Ti/Pt/Au 금속 스택을 사용하여 다이아몬드 기판에 대한 Al2O3 보조 오믹 금속화의 개략도이다. 도 11b는 어닐링 이후 2개의 콜렉터 금속 콘택 사이의 I-V 특성을 보여준다.
p-형 도핑된 다이아몬드("p-형 다이아몬드")를 포함하는 P-N 다이오드 및 p-n 다이오드를 포함하는 p-n-p HBT와 같은 장치가 제공된다. p-n 다이오드에서, p-n 접합에서의 다이아몬드는 다이오드의 작동 온도에서 양의 전자 친화도를 가지며 인터페이스를 통한 캐리어 전송을 방해하지 않고 본딩 인터페이스 상태를 패시베이션화(passivate)하고 전류 터널링 층으로 작용하는 무기 물질의 얇은 층에 의해 패시베이션화(passivated)된다.
p-n 다이오드는 높은 항복 전압, 낮은 온-저항 및 높은 BFOM(Baliga Power Figures of Merit)을 특징으로 힌다. 예시로서, p-n 다이오드의 다양한 실시 예는 실온(25 ℃)에서 적어도 10V의 항복 전압을 갖는다. 여기에는 25 ℃ 에서 항복 전압이 100V 이상인 p-n 다이오드와 25 ℃ 에서 항복 전압이 1000V 이상인 p-n 다이오드가 포함된다. 또한, p-n 다이오드의 다양한 실시 예는 BFOM이 1GW/cm2 이상이다. p-n 다이오드의 항복 전압 및 BFOM을 측정하는 방법이 실시 예에 제공된다.
p-n 다이오드에서 다이아몬드의 전자 표면 특성은 다이오드 및 다이오드가 통합된 장치의 성능에 중요한 역할할을 하는데, 이는 표면 특성이 p-n 접합의 전기 전도도, 표면 상태 분포, 및 밴드 벤딩(band bending)에 영향을 미치기 때문이다. 고성능 p-n 다이오드에 대한 적절한 밴드 정렬을 얻기 위해서는, 다이아몬드 표면이 p-n 다이오드의 작동 온도에서 양의 전자 친화도를 가져야 한다.
일반적으로, 임의의 표면 처리없는 화학 기상 증착(CVD)-성장 다이아몬드 기판은, 음의 전자 친화도를 갖는 수소와 산소가 혼합된 종단면을 갖는다. 그러나, HBT와 같은 장치의 경우, 다이아몬드 표면에서의 정공 축적이 다이아몬드로의 공핍 거리를 단축시켜 p-n 다이오드의 항복 전압을 감소시킬 수 있기 때문에, 음의 전자 친화도가 좋지 않다. 다이아몬드 표면에서의 정공 축적을 방지하기 위해, 표면이 산소 처리되어 다이아몬드에 산소 종단이 지배적인 표면 상태와 양의 전자 친화도를 제공할 수 있다. 또한, 우세한 산소 종단은 Al2O3와 같은 산화물 기반 전류 터널링 층의 균일한 증착을 용이하게 하는데, 이는 고품질 이종접합 인터페이스를 갖는 p-n 다이오드를 완성하기 위해 n-형 반도체 나노멤브레인의 후속 전달 및 본딩에 중요하다.
p-n 다이오드의 다이아몬드는, 산화 조건 하에서 그것을 산소-함유 환경에 노출시킴으로써 양의 전자 친화도를 나타내기 위한 우세한 산소-표면 종단을 제공할 수 있다. 예를 들어, 다이아몬드는 산소 플라즈마에 노출되거나 오존 환경에서 UV에 노출되거나 예를 들어 200 ℃ 에서 10 분 동안 H2SO4 및 HNO3에 샘플을 담그는, 온도에서의 산화 화학 처리를 받을 수 있다.
HBT에서, 표면 패시베이션과 결합된 양의 전자 친화도 다이아몬드는 높은 베이스-콜렉터 다이오드 항복 전압을 제공한다. HBT가 높은 전류 이득을 얻으려면, 이미터 재료가 베이스 재료보다 더 큰 밴드갭을 가져야 한다. 이 기준을 충족하는 이미터/베이스 재료 조합의 예는, Si/Ge, Si/SiGe, SiGe/Ge 및 AlGaAs/GaAs, GaInP/GaAs, InAlAs/InP, InAlAs/InGaAs 및 InP/InGaAs와 같은 III-V 반도체 쌍을 포함한다.
GaAs-기반 다이아몬드-콜렉터 HBT에 대한 밴드 다이어그램에 대한 표면 특성의 효과가 도 1A-1C에 예시되어 있다. HBT의 단면도가 도 1a에 도시되어 있다. HBT는 p-형 다이아몬드 콜렉터와 고농도로 p-형 도핑된 (P+) 서브-콜렉터가 형성된 비의도적으로 도핑된 다이아몬드 기판을 포함한다. 서브-콜렉터는 콜렉터 콘택 금속과의 양호한 오믹 콘택을 제공하고 중간 정도로 p-형 도핑된 (P-) 다이아몬드 층을 연결하는 낮은 저항 전류 경로를 제공하는 역할을 한다. 단결정 n-형 GaAs (GaAs NM)의 n-형 층은 베이스 역할을 하며 얇은 전류 터널링 층에 의해 다이아몬드 콜렉터로부터 분리된다. 이미터는 하부의 중간 정도로 p-형 도핑된 AlGaAs 층과, 이미터 콘택 금속과의 양호한 오믹 콘택을 제공하는 역할을 하는 상부의 고농도로 p-형 도핑된 GaAs 층 (즉, 이미터 콘택 층)을 포함한다.
도 1b는 도 1a의 이종구조 스택(왼쪽) 및 P- 다이아몬드(C)가 음의 전자 친화도를 갖는 이종구조(오른쪽)의 다양한 층에 대한 에너지 레벨 및 밴드 구조 다이어그램을 보여준다. 밴드 구조 다이어그램에서 볼 수 있듯이, 음의 전자 친화도는 GaAs/다이아몬드 인터페이스에서 다이아몬드에 정공 축적을 초래하고 역방향 바이어스 하에서 n-형 GaAs 베이스 층으로 확장되는 공핍 영역을 초래한다. 이것은 베이스-콜렉터 다이오드의 항복 전압을 제한하고 상당한 누설 전류를 초래할 수 있다.
도 1c는 도 1a의 이종구조 스택(왼쪽) 및 P- 다이아몬드가 양의 전자 친화도를 갖는 이종구조(오른쪽)의 다양한 층에 대한 에너지 레벨 및 밴드 구조 다이어그램을 보여준다. 밴드 구조 다이어그램에서 볼 수 있듯이, 양의 전자 친화도는 역 바이어스 하에서 p-형 다이아몬드 콜렉터 층으로 확장되는 공핍 영역을 초래한다. 이는 베이스-콜렉터 다이오드의 항복 전압을 증가시키고 누설 전류를 감소시킨다. 양의 전자 친화도의 크기는 표면 종단 조건에 따라 달라질 수 있다. 다이아몬드 표면에 수소향 종단(toward hydrogen termination)보다 산소향 종단(toward oxygen termination)이 더 많을수록, 양의 전자 친화도 값이 커진다. 양의 전자 친화도 값은 베이스와 콜렉터 사이의 가전자대 정렬(valence band alignment)에도 영향을 미친다. 약 25 ℃ 내지 약 300 ℃ 범위의 작동 온도에 대해서는 약 0.02 eV 내지 0.05 eV 범위의 전자 친화도가 충분할 것이다.
도 2a 및 도 2b는 각각 양의 전자 친화도를 갖는 다이아몬드-콜렉터 HBT의 다른 실시 예에 대한 구조 및 에너지 밴드 다이어그램을 나타낸다. 이 HBT는 p-형 다이아몬드 콜렉터와 고농도로 p-형 도핑된 (P+) 다이아몬드 서브-콜렉터가 형성된 비의도적으로 도핑된 다이아몬드 기판을 포함한다. 서브-콜렉터는 콜렉터 콘택 금속과의 양호한 오믹 콘택을 제공하고 중간 정도의 p-형 도핑된 (P-) 다이아몬드 층을 연결하는 저-저항 전류 경로를 제공하는 역할을 한다. 단결정 n-형 InGaAs (InGaAs NM)의 n-형 층은 베이스 역할을 하며 얇은 전류 터널링 층에 의해 다이아몬드 콜렉터로부터 분리된다. 이미터는 하부의 중간 정도로 p-형 도핑된 InAlAs 층과, 이미터 콘택 금속과의 양호한 오믹 콘택을 제공하는 역할을 하는 상부의 고농도로 p-형 도핑된 InGaAs 층 (이미터 콘택)을 포함한다.
p-n 다이오드는 n-형 층의 재료가 p-형 층의 재료로부터 독립적으로 선택될 수 있도록 는 멤브레인 전달 및 본딩 프로세스를 사용하여 제조될 수 있다. 따라서 전달 및 본딩 프로세스를 통해 매우 다양한 반도체 재료를 p-n 다이오드 및 p-n 다이오드를 포함하는 장치에 통합할 수 있다.
HBT를 형성하는 방법의 일 실시예가 도 3에 개략적으로 도시된다. 구조는 베이스-콜렉터 다이오드의 의도된 작동 온도에서 양의 전자 친화도를 가진 다이아몬드를 제공하도록 처리된 상부 표면을 갖는 p-형 다이아몬드 콜렉터(301) 상에 구축된다(패널 (i)). 이는 실시 예에서 예시된 바와 같이, 주로 산소 표면 종단을 갖는 다이아몬드 콜렉터(301)의 상부 표면을 제공하기 위해 산소 처리를 사용하여 달성될 수 있다. 산소-종단된 콜렉터(301)의 상부 표면 상에, 전류 터널링 층(302)이 증착된다. 전형적으로 전류 터널링 층의 두께는 단지 그것이 결합하는 반도체 물질 층의 표면의 평균 제곱근(rms) 거칠기의 단위일 필요가 있다. 예시로서, 일부 실시 예에서, 전류 터널링 층은 약 0.5 nm 내지 약 10 nm 범위의 두께를 갖는다. 이것은 약 0.5 nm 내지 약 5 nm 또는 약 0.5 nm 내지 약 3 nm 범위의 두께를 갖는 실시 예를 포함한다. 전류 터널링 층의 두께가 원자 규모에서 균일하지 않을 수 있기 때문에, 층의 두께는 이종구조의 결합 인터페이스(계면)에 걸친 층의 평균 두께에 대응된다.
일단 전류 터널링 층(302)이 증착되면, 미리 형성된 단결정 n-형 도핑된 반도체 물질의 얇은 층(반도체 나노멤브레인이라고 함; 약칭 "NM")이 그것의 상부 표면 상으로 전달되어 도 1의 패널 (i)에 도시된 바와 같이 HBT의 베이스 층 (303)이 제공될 수 있다. 이것은 실시 예에 예시된 바와 같이 NM 전달 및 본딩 프로세스를 사용하여 달성될 수 있다. 도 3에 도시된 바와 같이, 베이스 층(303)은 선택적으로 그것의 상부 표면 상에 증착된 제2 전류 터널링 층(304)을 가질 수 있다. 다음으로, HBT 에미터(305)를 제공하기 위해, p-형 도핑된 반도체 NM이 베이스 층(303) 상으로 전달되고 본딩된다. 도 3에 도시된 바와 같이, 에미터(305)는 중간 정도로 p-형 도핑된 반도체 재료의 하부 층(306) 및 고농도로 p-형 도핑된 반도체 재료의 상부 층(307)을 포함한다. 전달된 반도체 NM의 본딩은 어닐링에 의해 촉진될 수 있다(패널 (ii)). 이후 이미터 메탈 스택(308)이 이미터(305) 상에 증착될 수 있다(패널 (iii)).
다음으로, 베이스 메사(base mesa)가 이종구조를 통해 아래로 베이스 층(303)까지 에칭되고(패널 (iv)), 베이스 메탈 스택(309)이 예를 들어 메탈라이제이션(metallization)을 사용하여 증착된다(패널 (v)). 그 다음 콜렉터 메사가 아래로 다이아몬드 콜렉터(301)까지 에칭되고(패널 (vi)), 콜렉터 메탈 스택(310)은 예를 들어 메탈라이제이션을 사용하여 증착된다(패널 (vii)).
미리 형성된 단결정 반도체 층(즉, NM)을 이종구조 상으로 전달하는 방법은 핸들 웨이퍼, 매립 산화물 층과 같은 희생 층, 및 단결정 Ge, Si, SiGe 또는 III-V의 얇은 층과 같은 단결정 반도체의 얇은 층으로 구성된 절연체-위-반도체 기판으로 시작하여 수행될 수 있다. III-V NM의 전달은 적절한 희생 에피택셜 층 상에서 성장되는 AlGaAs/GaAs, GaInP/GaAs, InAlAs/InP, InAlAs/InGaAs 및 InP/InGaAs와 같은 에피택셜 층으로 시작하여 수행될 수도 있다. 그런 다음 희생 층이 구조에서 선택적으로 제거된다. 이것은 예를 들어, 단결정 반도체의 얇은 층을 통해 홀(개구)의 어레이를 형성하고 이후 상기 개구를 통해 노출된 희생 층을 선택적으로 화학적으로 에칭 제거함으로써 수행될 수 있다. 이러한 개구는 일정한 간격으로 배치되거나 무작위로 배치될 수 있다. 그 결과, 얇은 단결정 반도체 층이 하부의 핸들 웨이퍼 상으로 정착한다. 이후 고무 스탬프와 같은 호스트 재료가 단결정 반도체의 분리된 층의 상부 표면 상으로 압착되며, 상기 상부 표면은 상기 호스트 재료에 부착되어 핸들 웨이퍼로부터 들어 올려진다. 후속 단계에서, 단결정 반도체의 분리된 층은 전류 터널링 층과 접촉하여 그 위로 전달된다. 단결정 층은 전달 및 본딩 전후에 도핑될 수 있다. 그런 다음 호스트 재료가 제거된다. 이러한 유형의 전달 및 본딩 프로세스에 대한 보다 자세한 설명은 미국 특허 공개 번호 2016/0204306에서 찾을 수 있다.
주어진 반도체 NM의 분리에 사용되는 에치 케미스트리(etch chemistry)는 그것이 분리되는 희생 층에 의존할 것이다. 그러나, 반도체 선택적 에칭제가 다양한 반도체 재료에 대하여 알려져 있다. 예를 들어, Si, Ge 또는 SiGe의 층은 불화 수소산(HF) 에칭을 사용하여 매립된 SiO2 또는 GeO2 층으로부터 분리될 수 있다; GaAs 및 AlGaAs의 층은 HF를 사용하여 매립된 AlGaAs 희생 층으로부터 분리될 수 있다. (AlGaAs 소자 층의 경우, AlGaAs 희생 층은 더 높은 알루미늄 함량을 가질 것이다.) GaAs 층은 수성 NaOH를 사용하여 희생 GaAsN 층으로부터 분리될 수 있으며, InGaAsP 층은 HF:H2O2:H2O 에치를 사용하여 희생 InGaAs 층으로부터 분리될 수 있다. 알루미늄 함량이 높은 AlGaAs는 구연산: H2O2:H2O 에치를 사용하여 GaAs로부터 분리될 수 있다. 그러나, 다른 알려진 선택적 에치 케미스트리들이 사용될 수 있다.
단결정 반도체 층을 이종구조로 전달하는 대안적인 방법은 웨이퍼 본딩에 이어 수소 주입을 사용하여 반도체 재료 내에 분할면을 생성한다 - 이 기술은 때때로 스마트 컷(Smart Cut)이라고 지칭된다. 스마트 컷(Smart Cut) 프로세스에 대한 설명은 Bruel et al., Proceedings 1995 IEEE International SOI Conference, 178 (1995)에서 찾을 수 있다. 이 기술에서는, 반도체 웨이퍼와 같은 반도체 기판 내로 매립된 수소 주입 층이 형성된다. 수소 주입 층의 깊이는 전달될 단결정 반도체 층(즉, NM)의 두께를 결정할 것이다. 수소 주입을 통해 분할면이 형성되면, 기판 표면이 이종구조와 접촉한다. 그런 다음 기판은 수소 주입 층에서 분할되고 기판의 대부분이 제거된다. 선택적으로, 단결정 반도체 층은 전달-후 화학적 기계적 연마를 사용하여 얇아질 수 있다.
전류 터널링 층은 다이오드의 p-n 접합을 구성하는 p-형 다이아몬드와 n-형 반도체 층 사이에 배치된 초박형이지만 전도성이 높은 층이다. 선택적으로, 추가 전류 터널링 층은 장치 내 다른 접합을 구성하는 반도체 층 사이에 배치 될 수 있다. 예를 들어, 추가 전류 터널링 층이 p-n-p HBT의 p-형 에미터와 n-형 베이스 사이에 증착될 수 있다.
전류 터널링 층은 p-n 다이오드를 구성하는 p-형 물질 및 n-형 물질의 밴드갭보다 넓은 밴드갭을 갖는 무기 물질로 형성된다. 전류 터널링 층은 적절한 재료로 만들어지고 전자 및/또는 정공에 대한 터널링 층으로 작용할 수 있을 만큼 충분히 얇은 것을 특징으로 한다. 즉, 일반적인 유전체 매체와 달리, 전자와 정공 모두 양자 터널링을 통해 반도체 물질의 첫 번째 층에서 두 번째 층으로 통과할 수 있다. 따라서, 금속은 정공의 통과를 차단할 것이기 때문에, 금속은 전류 터널링 층에 적합한 재료가 아니다. 그러나, 광범위한 비금속 무기 재료가 이러한 기준을 충족할 수 있다. 전류 터널링 층의 무기 물질은 그것의 벌크 형태로 유전체 역할을 할 것이지만 더 이상 전기 절연체 역할을 하지 않을 정도로 충분히 얇은 물질일 수 있다. 무기 물질의 이러한 중간 층은 접촉하는 p-n 다이오드의 p-형 및 n-형 층의 표면을 패시베이션화하여 댕글링 본드 및 인터페이스 상태가 최소화되거나 실질적으로 감소된다. 이 특성은 두 개의 비-격자 매칭된 단결정 재료를 직접 본딩할 때 두 재료 사이에 형성된 화학적 결합이 많은 수의 인터페이스 상태를 생성할 수 있기 때문에 유용하다. 이러한 인터페이스 상태는 두 재료가 이상적인 정류 접합을 형성하는 것을 방지한다. 그러나, 무기 재료가 삽입되면, 두 물질이 물리적으로 분리된다. 해당 층이 충분히 얇고 물질을 화학적으로 패시베이션할 수 있는 능력이 있는 경우, 인터페이스 상태의 수는 전자와 정공 모두가 층을 효율적으로 터널링할 수 있는 수준으로 감소될 수 있다. 무기물 층은 또한 p-n 다이오드 층 또는 HBT의 다른 층 사이에서 일종의 '접착제'를 제공한다. 또한, 무기 층은 p-n 다이오드의 층 사이의 반도체 물질의 상호확산(interdiffusion)을 방지할 수 있다. 이는 원치 않는 중간 교차-오염된 반도체 인터페이스 층의 형성을 방지한다.
일부 실시 예에서, 전류 터널링 층의 무기 재료는 산화물이다. 이러한 실시 예에서, 산화물은 금속 산화물, 반도체 요소의 산화물, 및/또는 준금속(metalloid) 요소의 산화물을 포함하거나, 구성되거나, 본질적으로 구성될 수 있다. 금속 산화물 양자 터널링 층에 사용될 수 있는 산화물의 예는 ALD를 통해 증착될 수 있는 것을 포함하지만 이에 제한되지는 않는다. 이러한 산화물의 예로는 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5) 및 이산화 규소(SiO2)를 포함한다. 일부 실시 예에서, 산화물에 존재하는 금속, 반도체 또는 준금속 요소는 그것이 접촉하고 사이에 배치되는 다른 반도체 층 내의 임의의 금속, 반도체 또는 준금속 요소와는 다르다. 전류 터널링 층의 실시 예에서, 무기 산화물은 p-n 다이오드의 p-형 반도체 또는 단결정 n-형 반도체 물질의 천연 산화물(native oxide)이 아니다. (본 명세서에서 사용된 바와 같은, 천연 산화물이라는 용어는 산소-함유 환경에서 물질의 산화의 결과로 반도체 물질에 모놀리식으로 형성되는 산화물을 의미한다. 예를 들어, SiO2는 Si의 천연 산화물이다.)
다른 실시 예에서, 전류 터널링 층의 무기 재료는 질화물이다. 이러한 실시 예에서, 질화물은 금속 질화물, 반도체 요소의 질화물, 및 / 또는 준 금속 요소의 질화물을 포함하거나, 구성되거나, 본질적으로 구성 될 수있다. 질화물 전류 터널링 층에 사용될 수있는 질화물의 예는 ALD를 통해 증착 될 수있는 것을 포함하지만 이에 제한되지는 않는다. 그러한 질화물의 예는 알루미늄 질화물, 실리콘 질화물 및 티타늄 질화물을 포함한다. 일부 실시 예에서, 질화물에 존재하는 금속, 반도체 또는 준 금속 요소는 이들이 접촉하고 그 사이에 배치되는 반도체 층의 임의의 금속, 반도체 또는 준 금속 요소와 상이하다.
일부 실시 예에서, 전류 터널링 층은 각각이 무기 물질을 포함하는 2개 이상의 서브-층을 포함하지만, 단, 서브-층의 총 결합 두께는 여전히 상기 층을 통한 전자와 정공의 터널링을 허용하기에 충분히 낮다. 예를 들어, 무기 산화물의 다중 서브-층을 포함하는 전류 터널링 층에서, 무기 산화물은 하나의 산화물이 p-n 다이오드의 2개의 인접한 반도체 재료 중 하나를 패시베이션하는 반면에 다른 산화물은 2개의 인접한 반도체 재료 중 다른 하나를 패시베이션하도록 선택될 수 있다.
실시 예
예1 : GaAs/다이아몬드 다이오드
이 예는 p-/p+ 형 다이아몬드 기판과 이종 통합된 고농도로 도핑된 n-형 GaAs 층을 채택함으로써 구현된 p-n 다이오드를 예시한다. 나노멤브레인(NM) 리프트-오프 기술에 의해 가능해지게 되어, GaAs NM이 고농도로 붕소 도핑된 다이아몬드 층 상의 최적화된 저농도 붕소 도핑된 다이아몬드 층을 포함하는 스택의 우세하게 산소화된 (100) 배향된 표면 상으로 전달되었다. 오믹 콘택은 측면으로 분리된 상부 n-GaAs 층과 하부 p+ 다이아몬드 층 모두 상에 형성되었다. 역 누설 전류를 방지하고 항복 전압을 낮추기 위해, 공핍 영역의 결함을 억제하고 이종 구조 내 다이아몬드와 GaA 사이의 인터페이스를 억제하는 것이 장치 성능에 중요하다. Al2O3는 표면 댕글링 본드를 효과적으로 패시베이션할 수 있으므로 그룹 IV 및 그룹 III-V 재료의 누설 전류를 크게 줄일 수 있는 것으로 알려져 있다. ALD에 의해 형성된 고품질 Al2O3 층은 두 개의 단결정 반도체 재료 사이에 매우 얇지만 전도성이 높은 층을 제공했다. 여기서, Al2O3 층은 패시베이션화된 표면 상태를 가진 고품질의 전도성이 좋은 인터페이스를 얻기 위해 채용되었다. 다이아몬드의 우세한 산소 종단도 항복 전압에 영향을 미치는 것으로 나타났다. 우세하게 수소-종단된 다이아몬드와 우세하게 산소-종단된 다이아몬드에 의해 형성된 다이오드의 전기적 성능을 비교하는 대조 실험 연구가 수행되었다. 그 결과, 우세하게 산소-종단된 다이아몬드를 갖는 p-n 다이오드의 경우 (6V 에서) 2800 A/cm2의 높은 순방향 전류 밀도와 ~1K의 항복 전압(7.7 MV/cm보다 큰 필드에 도달됨)이 달성되었다. 전력 성능 지수(power figure of merit)로서 BFOM은 1.25 GW/cm2 이상이다.
도 4a는 p-n 다이오드를 형성하기 위해 원자층 증착(ALD)-증착된 전류 터널링 층 상으로 전달되는 n-형 도핑된 GaAs 나노멤브레인을 도시한다. 도 4b는 n+/n- GaAs NM의 상부 층, p-/p+ 다이아몬드 기판 및 그 사이의 초박형 (0.5nm) Al2O3 층을 포함하는 GaAs/다이아몬드 다이오드의 개략적 구조를 보여준다. 다이오드는 각각 p (Pd/Ge/Au) 및 n (Ti/Pt/Au) 콘택의 어레이가있는 다이아몬드 기판 상에서 제조되었다. p-도핑된 다이아몬드는 ARIOS Inc.의 MPECVD 시스템을 사용하여 증착되었으며, 약 8 °의 오배향 각(misorientation angle)을 갖는 고압 및 고온(HPHT) 합성 IIb (111) 단결정 다이아몬드 기판 (2 x 2 x 0.28 mm3) 상에서 CH4 및 H2 가스의 혼합물을 사용하였다. 다음 공정 파라미터가 증착에 사용되었다 : 입력 마이크로파 전력으로서 400 W, 총 가스 압력 20 kPa (150 Torr), 300s ccm H2 가스 흐름, 0.1 % CH4/H2 비율, 960 ℃ 내지 970 ℃의 기판 온도, 및 30 분의 증착 시간. 불순물 농도를 감소시키기 위해, 가볍게 p-도핑된 층의 증착에 O2 (O/C 비율: 2)를 사용하였다. 증착 이후, 샘플은 임의의 표면 오염을 제거하고 산소로 표면을 종료시키기 위해 200 ℃에서 10 분 동안 H2SO4와 HNO3의 혼합물에 보관되었다. 접촉각 측정(contact angle measurements)이 표면 처리 전후의 산소 종단을 조사하기 위해 사용되었다. 다이아몬드 표면 종단이 우세한 탄소-수소 본딩에서 우세한 탄소-산소 결합으로 변경됨에 따라, 표면 습윤성이 향상되어, 접촉각이 감소한다. 산소 처리 전후의 접촉각의 대응 값은 θ = 65.7 ° 및 17.7 ° 이며, 이는 각각 수소 종단 및 산소 종단에 대한 전형적인 각도 값이다 (예를 들어, J.O. Hansen, et al., J. Colloid. Interface Sci., 130 (1989), p. 347 참조). 다이오드 성능에 미치는 영향을 연구할 수 있도록, 두 가지 유형의 표면 종단에 대하여 다이아몬드 샘플에 후속 다이오드 형성 단계가 수행되었다.
NM 전달 프로세스
상부에 n+ GaAs 콘택 층 및 하부에 n- GaAs 층을 갖는 GaAs NM을 MOCVD에 의해 GaAs 기판 상의 희생 Al0.95Ga0.05As 층 위에 성장시켰다. 그 다음 웨이퍼는 Al0.95Ga0.05As 층을 노출시키기 위해 유도 결합 플라즈마(ICP) 에칭에 의해 홀(holes)로 패턴화되었다. n+/n- GaAs 구조는 불화 수소산(HF)으로 희생 층을 언더커팅하여 제거(lifted off)되었다. 이후 GaAs NM은 임의의 접착제나 결합제 없이 인쇄-전달 방법(print-transfer method)을 사용하여 다이아몬드 기판 상으로 전달되었다. 본딩을 더욱 강화하기 위해, 다이오드는 200 ℃ 내지 500 ℃ 범위의 온도에서 질소 주변(ambient)에서 어닐링되었다. GaAs NM은 어닐링 후 다이아몬드 표면에 등각(conformal)을 유지했다. 본딩된 GaAs/다이아몬드 이종접합의 단면에 대한 투과 전자 현미경 이미지는 단결정 GaAs와 다이아몬드 사이의 산화물 층을 보여주었으며, 이는 다이오드의 양면에 대한 표면 상태를 효과적으로 패시베이션화하였다.
다이오드 제조
다이오드 제조를 위해, GaAs NM 및 p- 다이아몬드 층을 식각하고 p+ 다이아몬드 기판에서 정지함으로써 개별 장치를 메사 절연(mesa isolated)시켰다. p+ 기판 상의 양극 콘택은 E-빔 증발(evaporation)을 사용하여 증착된 Ti/Pt/Au (50nm/50nm/150nm)로 형성되었으며, n+ GaAs 층과의 음극 콘택을 위해 Pd/Ge/Au 금속 스택이 채택되었다. p+ 다이아몬드와의 양호한 오믹 콘택을 보장하기 위해, 노출된 p+ 영역에 수소 플라즈마 처리를 적용하여 표면 전도도를 높였다. 제조된 소자 면적은 사각 다이오드의 경우 60 μm x 60 μm 이다. 다이오드 소자가 완성되면, 전체 샘플에 50 W 및 30 초의 산소 플라즈마가 적용되었고, 그 동안 모든 노출된 다이아몬드 영역이 처리되어, (p+ 콘택에 대한 수소 플라즈마 처리로 인해) 표면 결합이 탄소-수소에서 탄소-산소 종단으로 변경된다.
다이아몬드 표면 종단이 다이오드 전기적 특성에 미치는 영향에 대한 시뮬레이션
높은 항복 전압 p-n 다이오드를 달성하기 위해 우세하게 산소로 종단된 다이아몬드 표면의 역할을 설명하기 위해, GaAs/다이아몬드 다이오드에 대한 밴드 정렬 및 전기적 특성화가 상이한 표면 처리와 함께 다양한 전자 친화도로 시뮬레이션되었다. 우세하게 수소 종단된 다이아몬드는 공기로의 자유 전자 방출과 함께 음의 전자 친화도를 유도하고, 표면에서의 정공 축적 층으로 귀결될 수 있다. 반면에, 우세한 산소 종단은 전자 친화도를 양의 값으로 수정했으며, 이는 산소-탄소 결합의 범위 비율에 따라 달라진다. 시뮬레이션에서, 우세한 수소 및 우세한 산소 종단 다이아몬드 표면에 대해 각각 -0.5 및 0.2의 전자 친화도가 채택되었다. GaAs 및 다이아몬드 층의 도핑 농도는 각각 1E19 및 1E17/cm3 이었다. 도 5a (i)에 도시된 바와 같이, 음의 전자 친화도로 인해, 다이아몬드 표면 근처에 정공 축적 영역이 존재했으며, 결과적으로 다이아몬드에 대한 밴드 상향 굽힘(band up-bending)이 있었다. 또한, 내장(built-in) 전계는 다이아몬드의 도핑 농도가 2오더 더 낮음에도 불구하고 다이아몬드 쪽이 아닌 GaAs쪽에 위치되었다. 대조적으로, 내장 전압은 도 5A (ii)에 도시된 바와 같이 양의 전자 친화도를 갖는 GaAs/다이아몬드 다이오드의 경우 주로 다이아몬드에서 떨어졌다. 나아가, -2 V의 역방향 바이어스가 인가되었을 때, 도 5B (i) 및 도 5B (ii)에 도시된 바와 같이, 음의 전자 친 화도를 갖는 다이아몬드 다이오드의 경우 공핍 영역이 GaAs 내로 확장되었으며(도 5B (i)); 반면에 양의 전자 친화도를 갖는 다이아몬드의 경우(도 5B (ii)), 적용된 전계는 주로 다이아몬드 내에 분포되어 더 낮은 도핑 농도로 인해 훨씬 더 넓은 공핍 폭으로 귀결된다. 높은 항복 전압을 실현하기 위해서는 다이아몬드에서 공핍과 높은 전계가 발생하는 것이 필수적이었다. 그렇지 않으면, 도 5c (i)에 도시된 바와 같이, 공핍 영역이 대부분 GaAs 영역에 있다면, 누설 전류는 도 5c (ii)에 도시된 것에 비해 상당히 클 것이며, 이는 다이아몬드의 가전자대가 GaAs의 전도대보다 높을 때의 밴드-대-밴드 터널링에 기인한다.
결과 및 논의
전류 밀도-전압 곡선 비교
도 6A 및 6B는 공기 중 실온(RT)에서 서로 다른 표면 종단을 갖는 두 가지 유형의 다이아몬드 다이오드의 전형적인 전류 밀도-전압 (J-V) 특성을 보여준다. 예측된 바와 같이, 우세하게 수소 종결된 다이아몬드를 갖는 다이오드에 대한 J-V 곡선(도 6A에서는 로그 스케일이며 삽입 부분은 선형 스케일임)은 우세하게 산소 종결된 표면을 갖는 J-V 곡선(도 6B)에 비해 상당히 더 높은 누설 역전류를 나타냈다. 대조적으로, 양의 전자 친화도를 갖는 GaAs/다이아몬드 이종접합은 ± 8 V에서 1011보다 큰 정류비와 약 8V의 순방향 DC 전압에서 2800 A/cm2보다 큰 순방향 전류 밀도로 명확한 다이오드 특성을 보여 주었다. 대응하는 총 전류는 60 μm x 60 μm의 전극에서 106 mA 였다. 또한, 이상 계수 η는 1.27까지 낮아져, 확산-지배 전류(diffusion-dominated current)를 나타낸다. 이것은 다음을 제안한다: 1) 비-방사성 재조합 센터로서 결함의 농도가 낮은 우수한 결정질 품질; 2) GaAs NM과 다이아몬드 사이의 억제된 인터페이스 결함 상태로서, 이것은 또한 비-방사성 재조합 유도 전류(η = 2)에도 기여함; 3) 낮은 기생 누설 경로와 상대적으로 작은 직렬 저항.
항복 특성 및 메커니즘
도 7A는 공기 중 실온(RT)에서 역 전압 조건 하에서 60 μm x 60 μm 의 전극을 갖는 GaAs/다이아몬드 이종접합에 대한 반-로그 스케일(semi-logarithm scale)의 전형적인 누설 전류 밀도-전압 특성을 보여준다. 누설 전류는 약 800V까지의 바이어스 전압과 선형 관계를 가졌고, 이는 높은 역 바이어스 하에서 p-n 다이오드를 통한 파울러-노드하임(Fowler-Nordheim) 지배 터널링 프로세스가 누설 전류의 원인일 수 있음을 나타낸다. 선형 스케일 플롯(도 7B)은 항복 전압이 1 kV까지 도달했음을 보여준다. 측정 동안, 텅스텐 마이크로프로브를 사용하여 여러 번 전기 측정한 이후 전극에 압흔이나 파손이 나타나지 않았다. 다이아몬드 p-n 다이오드의 항복 전계는 약 3.3 MV/cm에 이르렀으며, 항복 전압을 추정된 p-형 다이아몬드 층 두께 3 μm로 나누어 계산했다. 온도-의존 역-바이어스 I-V는 다이오드에서 측정되었다. 더 높은 바이어스 영역에서, 역방향 누설 전류는 바이어스 전압이 증가할 때 온도-의존적에서 온도-독립적으로 변경되었다. BV는 온도가 증가함에 따라 증가한다. BV 대 온도의 양의 계수는 애벌란시 항복의 특징(signature)이며, 이는 고전력 애플리케이션의 안정적인 장치 작동에 필요하다.
직렬 저항 기원 및 BFOM 추정
도 7C는 dV/dJ를 사용하여 추정된 다이아몬드의 차동 저항을 보여준다. 상기 차동 저항은 약 8 V의 순방향 전압에서 0.08 mΩcm2로 12.5 Ω의 저항에 해당한다. 저항은 주로 네 가지 요소로부터 기원한다: 1) p 다이아몬드 금속 콘택; 2) p와 n 콘택 사이의 측면 저항(lateral resistance); 3) (있는 경우) 공핍되지 않은 p- 다이아몬드 벌크 저항; 4) 공핍된 p-영역의 드리프트 저항. p+ 다이아몬드 금속 콘택 저항률(resistivity)은 CTLM 패턴을 사용하여 그리고 추출된 9.75 x 10-6 ohm·cm2 값을 기준으로 연구되었으며, 콘택 저항은 약 0.1Ω으로 전체 직렬 저항에서 무시할 수 있다. 도핑 농도가 1x1019/cm3 인 다이아몬드의 저항률(p+)을 1x10-1 ohm·cm로 가정한 측면 전류 확산 저항의 경우, 13.5 μm 두께의 p+ 다이아몬드, 60 μm x 60 μm 전극, 및 두 콘택 사이의 거리는 20 μm 인 조건 하에서, 측면 저항은 20Ω으로 추정되었다. 이 계산된 값은 총 직렬 저항인 12.5Ω보다 높았으며 홀 축적으로 인해 다이아몬드 표면 근처의 전도도가 과소 평가되어 야기된 것으로 여겨졌다. 이것은 측면 전류 확산 저항이 전체 저항의 대부분을 담당하였음을 시사했다. 다른 한편으로, 그것은 또한 p- 다이아몬드 영역이 완전히 공핍되었고 다이오드 링크의 직렬 저항에 기여하지 않았을 것임을 의미했다. 더욱이, 이 주장은, 이는 단지 1nm의 공핍되지 않은 p- 다이아몬드 영역이 남아 있는 경우에도 p-다이아몬드 층의 저항 계산이 p-다이아몬드 층의 벌크 저항률 (약 105 Ωcm)로부터 추정된 10mΩcm2로 입증되었으며, 이는 총 저항보다 2오더 크기 이상으로 크다. 따라서 온-저항은 주로 p와 n 금속 콘택 사이의 측면 전류 확산 저항에서 비롯되었으며 p-다이아몬드 층은 완전히 공핍되었으며, 그렇지 않으면 이 수준의 도핑 농도로 상당한 저항을 유도였을 것이라는 결론을 내렸다. GaAs/다이아몬드 p-n 다이오드에 대해 실온(RT)에서 1.25 GW/cm2의 발리가 전력 성능 지수(BFOM)가 계산되었다. 이 값은 다이아몬드 쇼트키 다이오드의 이론적 한계 (1000 MW/cm2)를 초과했다(예를 들어 Hitoshi Umezawa, et al., High temperature application of diamond power device, Diamond and Related Materials 24, 201-205, (2012) 참조). 온 저항의 대부분이 콘택 사이의 측면 저항에 의해 유도되었다는 점을 감안할 때, 장치 레이아웃이 측면 거리를 최소화하도록 재설계된 경우 적어도 1 오더 더 높은 값의 BFOM을 쉽게 얻어질 수 있었을 것이다.
밴드 정렬 및 전계 강도
이종 GaAs/다이아몬드 다이오드의 높은 항복전압 특성을 추가로 조사하기 위해, 항복 근처의 역 바이어스 하에서 다이오드 구조에 걸친 밴드 정렬 및 전계 강도에 대한 수치 시뮬레이션이 수행되었다. 다이아몬드 전자 친화도는 0.1 eV로 설정되었으며, 치수 및 도핑과 같은 다른 파라미터는 실제 다이오드 구조와 일치했다. -800 V의 역 바이어스에서 p-다이아몬드 층의 밴드-벤딩이 극도로 가파랐으며, 이는 전압의 대부분이이 영역에 의해 전달되었음을 나타낸다. 또한, 전계 분포는 전계가 주로 p-다이아몬드에 위치되었으며, p-다이아몬드와의 큰 도핑 농도 대비로 인해 GaAs 및 p+ 다이아몬드 영역으로 기하급수적으로 감소하였음이 확인되었다. p-다이아몬드 영역 내의 전계는 p+ 측에서 5 MV/cm에서 GaAs 측에서 5 MV/cm로 증가했다. 또한, GaAs 층으로의 공핍 깊이는 20 nm 미만이었다. GaAs 표면의 피크 전기 강도는 약 1.5 MV/cm로, 이는 GaAs 벌크 재료의 전형적인 항복 필드 값 <1MV/cm를 넘어선다. 표면 근처의 GaAs가 애벌란시 관련 항복 없이 이 강한 전계를 유지한다는 것은 매우 제한된 길이의 전계 길이에 기인하였다. 충격 이온화 유도 애벌란시 프로세스를 기반으로, 캐리어는 결합된 전자를 여기시키기 위해 충분한 운동 에너지를 필요로 했다; 따라서, 강한 전계와 가속 거리는 모두 이 프로세스가 발생하기위한 전제조건이었다. 전계가 1 MV/cm를 초과하는 범위의 거리는 5 nm 미만이었으며, 이를 통해 캐리어의 축적된 에너지는 다른 결합된 전자를 이온화하기에 충분하지 않았다.
예 2: Si/Ge/다이아몬드 p-n-p HBT
이 예에서, 전달 가능한 단결정 Si 및 Ge NM으로 형성된 다이아몬드-기반 하이브리드 p-n-p 이종접합 바이폴라 트랜지스터(HBT)가 실현되었다. HBT는 인터페이스에서 ALD에 의해 형성된 초박형 Al2O3 양자 터널링 층에 의해 본딩되고 패시베이션화된 p-Si NM 이미터, n-Ge NM 베이스 및 p-다이아몬드 콜렉터를 포함한다. 다이아몬드의 산소 표면 처리와 Al2O3 원자 박막에 의한 패시베이션을 사용하여, HBT는 이미터 (Si NM) 및 베이스 (Ge NM) 사이의 선명하고 큰 밴드 오프셋 차이로 인해 상당한 이득을 달성하였다. 또한, 베이스-콜렉터 (B-C) 다이오드의 높은 항복 전압은 다이아몬드의 우수한 전기적 특성과 고전력 및 고주파 HBT 장치에서의 유용성을 보여준다.
결과 및 논의
하이브리드 다이아몬드 콜렉터 HBT 장치 제조는 중간 정도로 붕소 도핑된 p-형 고압 및 고온(HPHT) 다이아몬드 기판에 대한 화학적 클리닝 공정의 성능으로 시작되었다. 다이아몬드 기판은 ALD 시스템에 로드되었고 (~ 0.5nm 두께의) Al2O3 층은 5번의 ALD 사이클을 통해 증착되었다. p+/p- Si NM 및 n+ Ge NM은 SOI(silicon-on-insulator) 웨이퍼와 GeOI(germanium-on-insulator) 웨이퍼에서 생성되었며, 이들은 각각 에미터 및 베이스 층으로서의 역할을 하였다. 접착층을 사용하지 않은 전달 인쇄 방법 세부 사항은 다른 곳에서 찾을 수 있다(예를 들어, MA Meitl, ZT Zhu, V. Kumar, KJ Lee, X. Feng, et al., Transfer printing by kinetic control to an elastomeric stamp. Nature Mater. 5, 33-38 (2006) 참조). 베이스 층 형성을 위해, n+ Ge NM은 먼저 Al2O3-코팅된 다이아몬드 기판에 본딩되고 급속 열 어닐링(RTA)을 통해 어닐링되며, 다른 얇은 Al2O3 패시베이션 층의 증착이 뒤따른다. 마지막으로, 에미터 층을 위한 p+/p- Si NM은 Ge/다이아몬드 상부로 본딩되었다. Ti/Au 스택 에미터 전극이 먼저 증착되고, 반응성 이온 에칭기(RIE)에 의한 메사-에칭이 뒤따랐다. Ti/Au 스택 베이스 전극은 베이스 메사 상에 증착되었고, 이어서 다이아몬드 층이 RIE에 의해 노출되었다. 다이아몬드 기판 상으로의 오믹 금속 Ti/Pt/Au 증착 및 어닐링 전에 약 50nm의 다이아몬드 층이 에칭되었다. 다이아몬드와의 오믹 콘택을 형성하기 위해, 얇은 Al2O3 층이 금속 증착 전에 ALD를 통해 증착되었다. 모든 HBT 장치는 플라즈마-강화 화학 기상 증착(PECVD)에 의해 SiO2로 패시베이션화되고 상호연결 금속 증착에 의해 완성되었다. HBT의 이미 터, 베이스 및 콜렉터 핑거의 너비는 각각 4 μm, 3 μm 및 3 μm 이었다. 350 ℃ 에서 100 초 동안 어닐링할 때 최상의 오믹 동작(ohmic behavior)이 달성되었다. 총 이미터 면적은 160 μm2 이었다.
베어(bare) 다이아몬드 기판 및 전달된 NM의 표면 거칠기가 원자력 현미경(AFM)을 사용하여 측정되었다. 베어 다이아몬드 기판과 전달된 Ge NM의 표면 거칠기는 약 0.715 nm 및 0.385 nm 제곱 평균 제곱근(RMS) 이었다. 연마된 웨이퍼와 유사한 NM 및 다이아몬드의 매끄러운 표면은 전달-인쇄 이후 고품질 본딩 인터페이스를 생성할 수 있게 했다. 또한, HBT에서 고주파수 및 고전력 작동에 중요했기 때문에, 베어 다이아몬드 기판의 결정 품질을 평가하기 위해 X-선 회절(XRD) 및 라만 분광이 수행되었다. 기판은 1332 cm-1에서 우수한 sp3 본딩을 분명히 보여주었다. 또한, XRD는 반치전폭(FWHM) 값이 0.018°인 (4, 0, 0) 결정 배향을 확인하였고, 이는 다이아몬드 기판의 높은 결정성을 시사한다. 붕소 농도는 홀 측정으로 조사되었으며, 이는 ~ 5 x 1017 cm-3 의 캐리어 농도를 나타냈다.
표면 처리 프로세스 동안, 다이아몬드 기판은 먼저 2 개의 서로 다른 온도, 즉 220 ℃에서 4 분, 450 ℃에서 1 분 동안 급속 열 처리기에 의해 소결되고, 이어서 반응성 이온 에칭기(RIE)에 의한 산소 플라즈마 처리가 30 초 동안 이루어졌다(50 sccm의 O2, 100 mtorr, 10W). 표면 엔지니어링 프로세스 전후에 촬영된 X-선 광전자 분광(XPS) 스펙트럼은 534 eV에서 나타났고 산소 플라즈마 처리 후 훨씬 더 강해진 산소 피크를 보여주었다. 또한, 다이아몬드 sp3 C-C 및 C-O에 대응하는 디콘볼루트 피크(deconvolute peaks)로의 피크-피팅(peak-fitting)에 의한 탄소-산소 본딩 피크의 뚜렷한 증가가 산소 플라즈마 처리 후의 다이아몬드 표면 상에 형성된 더 많은 탄소-산소 본딩 비율을 나타낸다는 것이 밝혀졌다. 전형적인 벌크 다이아몬드 sp3 C-C 방출은 0.24 eV만큼 이동하는 것으로 관찰되었으며, 이는 전자 친화도 변화와 함께 다이아몬드 표면 근처의 밴드 벤딩(band bending) 차이로 설명될 수 있다. 처리 이전의 C-O 피크의 존재는 수신된 다이아몬드가 완전히 수소화되지 않았으며 산화된 탄소의 일부를 포함하고 있음을 나타내었다. 산소 본딩 종단 변화는 표면 처리 전후의 접촉각 측정에 의해서도 확인되었다. 다이아몬드 표면 종단이 탄소-수소 지배 본딩에서 탄소-산소 지배 본딩으로 변경됨에 따라, 표면 습윤성이 향상되어, 접촉각이 감소했다. 산소 처리 전후 접촉각의 해당 값은 θ = 65.7° 및 17.7°이었고, 이것은 산소 플라즈마 처리에 의한 C-O 본딩의 증가된 비율을 확인하였다. 다이아몬드 표면 상태 검사에 기초한, 콘택 이전의 pnp Si/Ge/C HBT의 밴드 정렬이 도 8에 도시되어 있으며, 이는 다이아몬드에 대한 양의 전자 친화도를 채택한 것이다.
도 9A 및 도 9B는 각각 에미터-베이스 (E-B) 접합 다이오드 및 베이스 콜렉터 (C-B) 접합 다이오드의 전형적인 I-V 특성을 보여준다. E-B 접합 다이오드는 ± 3 V 에서 107 배의 온/오프 비율로 양호한 정류 특성을 분명히 보여주었다; 그리고 C-B 접합 다이오드는 항복 전압이 -17 V 보다 큰 안정적인 역 전류 특성을 나타냈다. 장치 성능을 특성화하기 위해 HBT의 전류-전압 측정(IC-VEC)이 실온에서 수행되었다. 도 9C는 이미터 메사 면적이 4 x 40 μm2 인 HBT의 출력 특성을 보여준다. HBT는 항복 없이 콜렉터에 적용될 때 최대 6 V까지 잘 작동했다. 도 9D에서, 검멜 플롯(Gummel plot)은 ~ 50μA의 출력 전류 및 2.8V의 VEB에서의 49의 최대 전류 이득(βmax)이 나타났음을 보여준다. 작은 출력 전류는 콜렉터 도핑 농도와 두께를 최적화하거나 아래에 고농도로 도핑된 p-형 다이아몬드를 콘택으로 채택하여 더욱 향상될 수 있다. 0 V 에서 2 V 로 VCB를 변화시키는 콜렉터 전류 밀도의 함수로서 전류 이득이 도 10A에 도시된다. 피크 전류 이득은 콜렉터 전류 밀도가 25 A/cm2 에서 나타났다. 2 V 의 VCB에서, 측정된 최고 전류 이득은 150이었으며, 이는 베이스 (Ge NM)와 이미터 (Si NM) 사이의 높은 밴드갭 오프셋과 관련이 있다. 도 10A에 도시된 바와 같이, 전류 이득의 미분에서 가장 높은 지점이 RF 측정을 위한 바이어스 지점으로 사용되었다. HBT가 측정되었고, 무선 주파수(RF) 특성은 0.06μA의 바이어스 포인트 (IB) 및 -5 V의 VCB에서의 주파수 함수로서 단독 전력 이득(unilateral power gain)(U) 및 최대 안정 이득(MSG) / 최대 가용 이득 (MAG)을 보여준다(도 10B). 40GHz에서 단독 전력 이득은 12dB로 측정되었으며, 콜렉터 도핑 수준, 베이스 두께, 및 에미터 핑거 폭을 최적화하여 작동 주파수에서 더 높은 전력 이득 값을 얻을 수 있다. 또한, 도 10C에 도시된 바와 같이, 외삽된 fmax와 fT는 각각 140 GHz와 40 GHz였으며, 이들 모두 11 A/cm2 의 콜렉터 전류 밀도에서 가장 높은 값을 나타냈다.
방법
일반 HBT 제조 공정: NM 본딩 완료 이후 콜렉터 층으로서의 역할을 하는 중간 붕소 도핑된 p-형 고압 및 고온 (HPHT) 다이아몬드 기판 (4 mm x 4mm)으로 장치 제조가 시작되었다. 다이아몬드 기판은 ALD 시스템에 로딩되었고 매우 얇은 (~ 0.5nm 두께) Al2O3 층이 그 위에 증착되었다. p+/p- Si NM 및 n+ Ge NM은 SOI(silicon-on-insulator) 웨이퍼와 GeOI(germanium-on-insulator) 웨이퍼로부터 생성되었으며, 각각 에미터 및 베이스 층으로서의 역할을 한다. 베이스 층 형성을 위해, n+ Ge NM은 Al2O3-코팅된 다이아몬드 기판 상에 본딩되고 RTA를 통해 어닐링되며, 다른 매우 얇은 (~ 0.5 nm) Al2O3 층의 증착이 뒤따른다. 에미터 층을 위한 p+/p- Si NM은 완성된 p-n-p Si/Ge/다이아몬드 이종구조를 위한 구조에 결합되었다. Ti/Au 스택 에미터 전극이 증착되었고 반응성 이온 에칭기(RIE)에 의해 메사-에칭되었다. Ti/Au 스택 베이스 전극이 증착되었고 RIE에 의해 다이아몬드 층으로 계속 메사-에칭되었다. 약 50nm의 다이아몬드 층이 산소 플라즈마에 의해 에칭되었다. 오믹 금속 Ti/Pt/Au가 다이아몬드 기판 상에 증착되었고 RTA에 의해 어닐링되었다. 모든 HBT 장치는 플라즈마-강화 화학 기상 증착(PECVD)에 의해 SiO2로 패시베이션화되고 상호연결 증착에 의해 완료되었다.
에너지-분산형 X-선(EDX) 분광법을 수행하여 트리메틸 알루미늄(TMA) 및 H2O 단계의 10 사이클 이후의 다이아몬드 기판 상의 Al2O3 ALD 층의 존재를 확인하였으며, 이는 다이아몬드 기판 상의 0.5 nm 두께의 Al2O3 층과 동등하다. 다른 지점에서 취해진 EDX 스펙트럼과 다이아몬드 기판의 확대(magnification)는, 0.5nm 두께의 Al2O3 ALD 층이 균일하게 증착되었음을 확인한다.
다이아몬드 콜렉터 층에 대한 오믹 콘택: 다이아몬드 상에 오믹 콘택을 형성하는 것은 고온 어닐링 공정을 필요로 한다. 그러나, 다이아몬드/Ge/Si 이종구조에서 다이아몬드 콜렉터 층에 대한 오믹 어닐링 공정은 열 허용 오차가 가장 낮은 층(이 경우 Ge NM)에 의해 제한된다. 따라서, 450 ℃ - 600 ℃ 의 기존 어닐링 온도 범위에서 다이아몬드와의 오믹 콘택을 달성하기 위해 고온 오믹 어닐링 공정을 수행하는 것이 불가능하다. NM 열 허용 오차 한계를 수용하기 위해, 초박형 Al2O3 층을 삽입하여 오믹 금속을 형성하는데 필요한 어닐링 온도를 효과적으로 낮추기 위해 Al2O3 지원된 Ti/Pt/Au 오믹 금속 스택이 개발되었다. 도 11A에 도시된 바와 같이, 1 nm Al2O3 ALD 층을 갖는 Ti/Pt/Au 금속 스택은 N2 주변에서 100 초 동안 350 ℃ 에서 어닐링한 후 매우 양호한 오믹 I-V 특성을 보여 주었고(도 11B), 이는 기존의 다이아몬드-금속 콘택에 필요한 어닐링 온도보다 100-200 ℃ 낮은 것이다.
본 명세서에서 "예시적"이라는 단어는 예, 사례 또는 예시로서의 역할을 하는 것을 의미하기 위해 사용된다. 본 명세서에서 "예시적인" 것으로 설명된 임의의 측면 또는 설계는 반드시 다른 측면 또는 설계보다 선호되거나 유리한 것으로 해석될 필요는 없다. 또한, 본 개시의 목적 상 그리고 달리 명시되지 않는 한, "하나의" 또는 "한개의"와 같은 표현은 "하나 이상"을 의미한다.
본 발명의 예시적인 실시 예의 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 본 발명을 개시된 정확한 형태로 제한하거나 그 외의 것을 제외하는 것으로 의도하지 않으며, 전술한 교시에 비추어 수정 및 변경이 가능하거나 본 발명의 실시로부터 그러한 수정 및 변경이 얻어질 수 있다. 실시 예는 본 발명의 원리를 설명하기 위해 그리고 본 발명의 실질적인 응용으로서 당업자가 고려되는 특정 사용에 적합한 다양한 변형으로 다양한 실시 예에서 본 발명을 이용할 수 있도록 선택되고 설명되었다. 본 발명의 범위는 여기에 첨부된 청구 범위 및 그 등가물에 의해 정의되는 것으로 의도된다.

Claims (12)

  1. p-n 다이오드로서,
    양의 전자 친화도를 갖는 상부 표면을 갖는 p-형 다이아몬드의 층;
    단결정 n-형 반도체 물질의 층으로서, 상기 단결정 n-형 반도체 물질은 상기 다이아몬드와 다른 격자 상수를 갖는, 단결정 n-형 반도체 물질의 층; 및
    상기 다이아몬드의 상기 상부 표면과 상기 단결정 n-형 반도체 물질의 상기 층의 하부 표면 사이에 배치되고 이들과 접촉하는 전류 터널링 층을 포함하고,
    상기 전류 터널링 층은 상기 다이아몬드 및 단결정 n-형 반도체 물질의 밴드갭보다 더 넓은 밴드갭을 갖는 무기 물질을 포함하며,
    상기 무기 물질은 상기 단결정 n-형 반도체 물질의 천연 산화물이 아닌, 다이오드.
  2. 청구항 1에 있어서,
    상기 n-형 반도체 물질은 n-형 GaAs인, 다이오드.
  3. 청구항 1에 있어서,
    상기 무기 물질은 알루미늄 산화물인, 다이오드.
  4. 청구항 2에 있어서,
    25℃의 온도에서 적어도 1 kV의 항복 전압을 갖는, 다이오드.
  5. 청구항 1에 있어서,
    상기 n-형 반도체 물질은 n-형 Ge인, 다이오드.
  6. 청구항 5에 있어서,
    상기 무기 물질은 알루미늄 산화물인, 다이오드.
  7. 이종접합 바이폴라 트랜지스터로서,
    양의 전자 친화도를 갖는 상부 표면을 갖는 p-형 다이아몬드의 층을 포함하는 콜렉터;
    단결정 n-형 반도체 물질의 층을 포함하는 베이스로서, 상기 단결정 n-형 반도체 물질은 상기 다이아몬드와 다른 격자 상수를 갖는, 베이스;
    상기 다이아몬드의 상기 층의 상기 상부 표면과 상기 단결정 n-형 반도체 물질의 상기 층의 하부 표면 사이에 배치되고 이들과 접촉하는 전류 터널링 층; 및
    단결정 p-형 반도체 물질의 층을 포함하는 에미터를 포함하고,
    상기 전류 터널링 층은 상기 다이아몬드 및 상기 단결정 n-형 반도체 물질의 밴드갭보다 더 넓은 밴드갭을 갖는 무기 물질을 포함하며,
    상기 무기 물질은 상기 단결정 n-형 반도체 물질의 천연 산화물이 아닌, 트랜지스터.
  8. 청구항 7에 있어서,
    상기 단결정 n-형 반도체 물질은 n-형 GaAs이고 상기 단결정 p-형 반도체 물질은 p-형 AlGaAs인, 트랜지스터.
  9. 청구항 7에 있어서,
    상기 단결정 n-형 반도체 물질은 n-형 InGaAs이고 상기 단결정 p-형 반도체 물질은 p-형 InAlAs인, 트랜지스터.
  10. 청구항 7에 있어서,
    상기 단결정 n-형 반도체 물질은 n-형 Ge이고 상기 단결정 p-형 반도체 물질은 p-형 Si인, 트랜지스터.
  11. 청구항 10에 있어서,
    베이스-콜렉터 다이오드는 25℃의 온도에서 적어도 15 V의 항복 전압을 갖는, 트랜지스터.
  12. 청구항 7에 있어서,
    상기 단결정 n-형 반도체 물질 상기 층의 상부 표면과 상기 단결정 p-형 반도체 물질의 상기 층의 하부 표면 사이에 배치되고 이들과 접촉하는 제2 전류 터널링 층을 더 포함하는, 트랜지스터.
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Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371378A (en) * 1992-06-08 1994-12-06 Kobe Steel Usa, Inc. Diamond metal base/permeable base transistor and method of making same
US5285089A (en) * 1992-12-02 1994-02-08 Kobe Steel U.S.A., Inc. Diamond and silicon carbide heterojunction bipolar transistor
US6482711B1 (en) 1999-10-28 2002-11-19 Hrl Laboratories, Llc InPSb/InAs BJT device and method of making
JP5068402B2 (ja) 2000-12-28 2012-11-07 公益財団法人国際科学振興財団 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法
US7030428B2 (en) 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
JP3573737B2 (ja) 2002-01-18 2004-10-06 Ｎｅｃ化合物デバイス株式会社 ヘテロ接合バイポーラ・トランジスタおよび半導体集積回路
US7019383B2 (en) 2003-02-26 2006-03-28 Skyworks Solutions, Inc. Gallium arsenide HBT having increased performance and method for its fabrication
JP4154356B2 (ja) * 2003-06-11 2008-09-24 キヤノン株式会社 電子放出素子、電子源、画像表示装置及びテレビ
US6992337B2 (en) 2004-04-02 2006-01-31 Agilent Technologies, Inc. Gallium arsenide antimonide (GaAsSB)/indium phosphide (InP) heterojunction bipolar transistor (HBT) having reduced tunneling probability
US7354809B2 (en) 2006-02-13 2008-04-08 Wisconsin Alumi Research Foundation Method for double-sided processing of thin film transistors
US7777290B2 (en) 2006-06-13 2010-08-17 Wisconsin Alumni Research Foundation PIN diodes for photodetection and high-speed, high-resolution image sensing
JP5034804B2 (ja) * 2006-09-19 2012-09-26 住友電気工業株式会社 ダイヤモンド電子源及びその製造方法
US8217410B2 (en) 2009-03-27 2012-07-10 Wisconsin Alumni Research Foundation Hybrid vertical cavity light emitting sources
US8232617B2 (en) 2009-06-04 2012-07-31 Wisconsin Alumni Research Foundation Flexible lateral pin diodes and three-dimensional arrays and imaging devices made therefrom
JP5537525B2 (ja) * 2011-09-26 2014-07-02 株式会社東芝 半導体装置および半導体装置の製造方法
JP6104575B2 (ja) * 2012-11-28 2017-03-29 株式会社東芝 半導体装置
US8866154B2 (en) 2013-03-14 2014-10-21 Wisconsin Alumni Research Foundation Lattice mismatched heterojunction structures and devices made therefrom
FR3004853B1 (fr) * 2013-04-22 2016-10-21 Centre Nat Rech Scient Procede de fabrication d'une diode schottky sur un substrat en diamant
JP6203074B2 (ja) * 2014-02-17 2017-09-27 株式会社東芝 半導体装置およびその製造方法
US9425351B2 (en) * 2014-10-06 2016-08-23 Wisconsin Alumni Research Foundation Hybrid heterostructure light emitting devices
JP6444718B2 (ja) * 2014-12-15 2018-12-26 株式会社東芝 半導体装置
US10304739B2 (en) * 2015-01-16 2019-05-28 Sumitomo Electric Industries, Ltd. Method for manufacturing semiconductor substrate, semiconductor substrate, method for manufacturing combined semiconductor substrate, combined semiconductor substrate, and semiconductor-joined substrate
JP6749939B2 (ja) * 2015-12-25 2020-09-02 出光興産株式会社 積層体
US10418475B2 (en) * 2016-11-28 2019-09-17 Arizona Board Of Regents On Behalf Of Arizona State University Diamond based current aperture vertical transistor and methods of making and using the same
WO2018160858A1 (en) * 2017-03-01 2018-09-07 Phase Sensitive Innovations, Inc. Diamond-backed photodiodes, diamond-sandwiched photodiodes, photodiode systems and related methods of manufacture
CN107331602A (zh) * 2017-06-27 2017-11-07 中国科学院微电子研究所 一种金刚石材料表面空穴浓度提高方法
CN107369720B (zh) * 2017-07-05 2019-12-24 西安交通大学 一种p型金刚石高低势垒肖特基二极管及其制备方法

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