KR102421825B1 - 다중-레벨의 회절 광학 소자 박막 코팅 - Google Patents

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루멘텀 오퍼레이션즈 엘엘씨
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Abstract

투과성 광학 소자는 기판을 포함할 수 있다. 상기 투과성 광학 소자는, 상기 기판 상에 형성된 특정 파장 범위에 대한 제1 반사 방지 구조물을 포함할 수 있다. 상기 투과성 광학 소자는, 상기 제1 반사 방지 구조물 상에 형성된 상기 특정 파장 범위에 대한 제2 반사 방지 구조물을 포함할 수 있다. 상기 투과성 광학 소자는, 상기 제2 반사 방지 구조물 상에 형성된 상기 특정 파장 범위에 대한 제3 반사 방지 구조물을 포함할 수 있다. 상기 투과성 광학 소자는 상기 제1 반사 방지 구조물과 상기 제2 반사 방지 구조물 사이에 또는 상기 제2 반사 방지 구조물과 상기 제3 반사 방지 구조물 사이에 배치된 적어도 하나의 층을 포함할 수 있다.

Description

다중-레벨의 회절 광학 소자 박막 코팅{MULTI-LEVEL DIFFRACTIVE OPTICAL ELEMENT THIN FILM COATING}
본 발명은 박막 구조물에 관한 것이다. 보다 상세하게는, 본 발명의 일부 양태는, 다층 박막 구조물의 에칭된 영역과 비-에칭된 영역 사이에 특정 위상 지연을 제공하고, 특정 파장 범위에 대한 반사 방지를 제공하는 회절 광학 소자(diffractive optical element: DOE)를 위한 다중-레벨의 박막 구조물에 관한 것이다.
회절 광학 소자(DOE)는 빔을 지향시키는데 사용될 수 있다. 예를 들어, 회절 렌즈, 스팟 어레이 조명기(spot array illuminator), 스팟 어레이 생성기, 푸리에 어레이 생성기, 및/또는 등과 같은 DOE는 빔을 분할, 빔을 성형, 빔을 초점 맞춤, 및/또는 등을 수행하는데 사용될 수 있다. DOE는 멀티캐스트 스위치, 파장 선택 스위치, 제스처 인식 시스템, 움직임 센싱 시스템, 깊이 센싱 시스템, 및/또는 등으로 통합될 수 있다.
2-레벨의 표면 부조 프로파일(relief profile)(종종 "이진 표면 부조 프로파일"이라고 언급됨)은 표면 부조 DOE를 위해 선택될 수 있다. 예를 들어, 2-레벨의 표면 부조 프로파일은, 연속적인 표면 부조 프로파일을 근사화하고, 포토리소그래픽 절차 및/또는 에칭 절차를 사용하여 DOE를 제조할 수 있도록 선택될 수 있다. 2-레벨의 박막 스택은 회절 렌즈와 같은 단일 차수 이진(single order binary) DOE를 생성하는데 사용될 수 있고, 단일 차수 이진 DOE를 위해 약 40%의 회절 효율과 관련될 수 있다. 2-레벨의 박막 스택은 스팟 어레이 생성기에 사용될 수 있고, 대칭적인 스팟 어레이를 제공할 수 있다. 예를 들어, 2-레벨의 박막 스택을 이용하면 스팟의 세기가 180도의 대칭 축과 관련되도록 대칭 축을 제공할 수 있다. DOE에 사용되는 일부 재료는 임계값을 초과하는 부조 깊이(relief depth)를 요구하여, DOE를 제조하는 임계값 에칭 시간을 초래할 수 있다.
일부 가능한 구현예에 따르면, 투과성 광학 소자는 기판을 포함할 수 있다. 상기 투과성 광학 소자는, 상기 기판 상에 형성된 특정 파장 범위에 대한 제1 반사 방지 구조물을 포함할 수 있다. 상기 투과성 광학 소자는, 상기 제1 반사 방지 구조물 상에 형성된 상기 특정 파장 범위에 대한 제2 반사 방지 구조물을 포함할 수 있다. 상기 투과성 광학 소자는, 상기 제2 반사 방지 구조물 상에 형성된 상기 특정 파장 범위에 대한 제3 반사 방지 구조물을 포함할 수 있다. 상기 투과성 광학 소자는 상기 제1 반사 방지 구조물과 상기 제2 반사 방지 구조물 사이에 또는 상기 제2 반사 방지 구조물과 상기 제3 반사 방지 구조물 사이에 배치된 적어도 하나의 층을 포함할 수 있다. 상기 제1 반사 방지 구조물의 제1 표면과 상기 제2 반사 방지 구조물의 제2 표면 사이의 제1 부조 깊이 및 상기 제1 표면과 상기 제3 반사 방지 구조물의 제3 표면 사이의 제2 부조 깊이는 상기 특정 파장 범위에 대해서 각각 제1 위상 지연 및 제2 위상 지연과 관련된 회절 광학 소자를 형성하도록 구성될 수 있다.
일부 가능한 구현예에 따르면, 광학 소자는 기판을 포함할 수 있다. 상기 광학 소자는, 상기 기판 상에 형성된 특정 파장 범위에 대한 제1 반사 방지 구조물을 포함할 수 있다. 상기 광학 소자는, 상기 제1 반사 방지 구조물 상에 형성된 상기 특정 파장 범위에 대한 제2 반사 방지 구조물을 포함할 수 있다. 상기 광학 소자는, 상기 제2 반사 방지 구조물 상에 형성된 상기 특정 파장 범위에 대한 적어도 하나의 다른 반사 방지 구조물을 포함할 수 있다. 상기 제1 반사 방지 구조물의 제1 표면과 상기 적어도 하나의 다른 반사 방지 구조물의 제2 표면 사이의 부조 깊이는 상기 특정 파장 범위에 대해서 특정 위상 지연과 관련된 회절 광학 소자를 형성하도록 구성될 수 있다.
일부 가능한 구현예에 따르면, 방법은 웨이퍼 상에 복수의 층을 증착하는 단계를 포함할 수 있고, 상기 증착하는 단계는 특정 파장 범위에 대한 3개 이상의 반사 방지 구조물을 형성하고, 상기 3개 이상의 반사 방지 구조물 중 제1 반사 방지 구조물은 상기 웨이퍼 상에 그리고 상기 3개 이상의 반사 방지 구조물 중 제2 반사 방지 구조물 아래에 형성되고, 상기 제2 반사 방지 구조물은 상기 3개 이상의 반사 방지 구조물 중 제3 반사 방지 구조물 아래에 형성된다. 상기 방법은 3개 이상의 레벨의 부조 프로파일을 형성하도록 상기 복수의 층 중 서브셋 층을 에칭하는 단계를 포함할 수 있고, 상기 에칭하는 단계는 상기 제1 반사 방지 구조물과 상기 3개 이상의 반사 방지 구조물 중 또 다른 반사 방지 구조물 사이에 상기 특정 파장 범위에 대해서 특정 위상 지연과 관련된 회절 광학 소자를 형성한다.
도 1은 본 명세서에 설명된 예시적인 구현예의 전체 개략도;
도 2a 및 도 2b는 본 명세서에 설명된 예시적인 구현예의 다이어그램;
도 3a 및 도 3b는 본 명세서에 설명된 예시적인 구현예의 다이어그램;
도 4는 본 명세서에 설명된 예시적인 구현예를 제조하는 예시적인 공정 흐름도;
도 5a 내지 도 5e는 도 4에 도시된 예시적인 공정과 관련된 예시적인 구현예의 다이어그램; 및
도 6a 내지 도 6g는 도 4에 도시된 예시적인 공정과 관련된 예시적인 구현예의 다이어그램.
예시적인 구현예의 이하 상세한 설명은 첨부 도면을 참조된다. 여러 도면에서 동일한 참조 번호는 동일하거나 또는 유사한 요소를 나타낼 수 있다.
회절 광학 소자(DOE)는 포토리소그래픽 절차 및/또는 에칭 절차를 사용하여 제조될 수 있다. 예를 들어, 연속적인 표면 부조 프로파일을 근사화하기 위해, 2-레벨의 표면 부조 프로파일은 DOE를 위해 선택될 수 있고, DOE의 표면은 2-레벨의 표면 부조 프로파일을 형성하도록 에칭되거나 패턴화될 수 있다. 2-레벨의 표면 부조 프로파일은 DOE를 통과하는 빔에 위상 지연을 생성하는데 사용될 수 있다. 회절 렌즈와 같은 단일 차수 이진 DOE를 위해, 약 40%의 회절 효율은 2-레벨의 표면 부조 프로파일을 사용하여 달성될 수 있다. 그러나, 이 회절 효율은, 광 통신 시스템, 제스처 인식 시스템, 움직임 검출 시스템, 깊이 센싱 시스템, 및/또는 등과 같은 광학 시스템에서 DOE의 이용을 위한 임계값 미만일 수 있다. 더욱이, DOE에 의해 생성된 스팟 어레이 패턴 또는 회절 패턴은 대칭적일 수 있고, 비대칭적인 회절 패턴은 특정 광학 시스템에 요구될 수 있다.
본 명세서에 설명된 일부 구현예는 임계 회절 효율을 갖는 다중-레벨의 DOE를 제공할 수 있다. 예를 들어, 본 명세서에 설명된 일부 구현예는, DOE의 부분들 사이에 입사 광의 특정 파장에서 특정 위상 지연을 제공하고, 입사 광의 특정 파장에서 반사 방지를 제공하기 위해 다중-레벨(예를 들어, 2개를 초과하는 레벨)의 DOE를 제공할 수 있다. 더욱이, 본 명세서에 설명된 일부 구현예는 비대칭적인 스팟 어레이 패턴 또는 회절 패턴과 관련된 DOE를 제공할 수 있다.
본 명세서에 설명된 일부 구현예에서, DOE는 부조 깊이와 관련되어 임계값 미만의 선택된 표면 부조 프로파일을 제조하는 것에 의해, (DOE를 제조하는 다른 기법에 비해) DOE의 종횡비를 감소시키고, 에칭 시간을 감소시키며, 및/또는 제조 비용을 감소시킬 수 있다. 나아가, DOE의 층들은 DOE에 통합된 에칭 정지부(etch stop)를 제공할 수 있다. 본 명세서에 설명된 일부 구현예는 DOE를 제조하는 방법을 제공할 수 있다. 예를 들어, DOE는 박막 증착 절차, 에칭 절차, 및/또는 등을 사용하여 제조될 수 있고, 이는, DOE를 제조하는 다른 기법에 비해 향상된 층 두께 정밀도 및 향상된 제조 능력을 제공할 수 있다.
도 1은 본 명세서에 설명된 예시적인 구현예(100)의 전체 개략도이다. 도 1은 스팟 어레이 조명기(종종 스팟 어레이 생성기 또는 도트 어레이 생성기라고 언급됨)로서 표면 부조 DOE 격자(grating) 및 수렴 렌즈를 사용하여 스팟 어레이를 생성하는 일례를 도시한다.
도 1에 도시된 바와 같이, λ0의 파장을 갖는 입사 평면 파(110)는 표면 부조 DOE 격자(120) 쪽을 향한다. 일부 구현예에서, 표면 부조 DOE 격자(120)는 4-레벨의 DOE, 8-레벨의 DOE, 2n-레벨의 DOE (여기서 n > 1), k-레벨의 DOE(예를 들어, 여기서 k > 2), 및/또는 등과 같은 다중-레벨의 표면 부조 프로파일을 갖는 DOE일 수 있다. 일부 구현예에서, 표면 부조 DOE 격자(120)는, 예를 들어, 실리콘(Si)과 실리콘 이산화물(SiO2)이 교번하는 층, 수소화된 실리콘(Si:H)과 실리콘 이산화물이 교번하는 층, 및/또는 등을 포함할 수 있다.
일부 구현예에서, 표면 부조 DOE 격자(120)의 층들은 입사 광의 특정 파장에서 반사 방지 기능을 제공하도록 구성될 수 있다. 일부 구현예에서, 표면 부조 DOE 격자(120)의 층(예를 들어, 실리콘 이산화물 층)은 표면 부조 DOE 격자(120)를 제조하는 동안 에칭 정지 기능을 제공할 수 있다. 일부 구현예에서, 입사 평면 파(110)는 약 800 나노미터(nm) 내지 약 1100 nm, 약 800 nm 내지 약 1000 nm, 약 830 nm 내지 약 1000 nm, 약 850 nm 내지 약 1000 nm, 약 915 nm 내지 약 1000 nm, 약 940 nm 내지 약 1000 nm, 약 930 nm 내지 약 950 nm, 및/또는 등의 범위의 파장을 가질 수 있다. 일부 구현예에서, 입사 평면 파(110)는 약 1100 nm 내지 약 2000 nm, 약 1400 nm 내지 약 1700 nm, 약 1520 nm 내지 약 1630 nm, 약 1540 nm 내지 약 1560 nm, 및/또는 등의 범위의 파장을 가질 수 있다. 표면 부조 DOE 격자(120)에 관한 추가적인 상세는 본 명세서에 설명된다.
도 1에 더 도시된 바와 같이, 표면 부조 DOE 격자(120)는 입사 평면 파(110)를 회절시켜, 파면(130)(예를 들어, 입사 평면 파(110)의 회절된 차수)을 수렴 렌즈(140) 쪽으로 향하게 한다. 수렴 렌즈(140)는 초점 평면(160)으로부터 초점 거리(150)만큼 떨어져 있다. 일부 구현예에서, 예시적인 구현예(100)는 제스처 인식 시스템에 사용될 수 있고, 초점 평면(160)은 제스처 인식용 표적일 수 있다. 추가적으로 또는 대안적으로, 초점 평면(160)은 (예를 들어, 물체 센싱 시스템에서) 물체이거나, (예를 들어, 광 통신 시스템에서) 통신 표적이거나, 및/또는 등일 수 있다.
도 1에 더 도시된 바와 같이, 수렴 렌즈(140)는 파면(130)의 배향을 변화시켜 파면(170)을 형성하는 것에 기초하여, 파면(170)은 초점 평면(160) 쪽으로 향하고 초점 평면(160)에 다수의 스팟 어레이 패턴이 형성되게 한다. 일부 구현예에서, 다수의 스팟 어레이 패턴은 비대칭적일 수 있다. 일부 구현예에서, 표면 부조 DOE 격자(120)는 2차원 스팟 어레이를 생성하는데 사용될 수 있다. 이런 방식으로, 표면 부조 DOE 격자(120)는 스팟 어레이 조명기로서 사용되어, 입사 평면 파(110)로부터 초점 평면(160)에 스팟 어레이를 생성하여, 제스처 인식 시스템, 움직임 센싱 시스템, 광 통신 시스템, 및/또는 등을 가능하게 할 수 있다.
앞서 설명한 바와 같이, 도 1은 단지 일례로서 제공된다. 다른 예도 가능하고 도 1과 관련하여 설명된 것과 다를 수 있다.
도 2a 및 도 2b는 본 명세서에 설명된 예시적인 구현예와 관련된 다이어그램이다. 도 2a에 도시된 바와 같이, 다이어그램(200)에서, 연속적인 부조 프로파일은 포토리소그래픽 및/또는 에칭 절차를 사용하여 DOE를 제조할 수 있도록 이산 레벨 세트로 양자화될 수 있다.
도 2a에 더 도시된 바와 같이, 참조 번호(202)에서, 연속적인 부조 프로파일은 (단일 차수 구성에서) 약 100%의 회절 효율과 관련될 수 있고, 제1 피치 위치(0)에 대해 제2 피치 위치(dx)로 2π의 연속적으로 증가하는 위상 지연을 제공할 수 있다. 참조 번호(204)로 도시된 바와 같이, 연속적인 부조 프로파일은 (종종 이진 부조 프로파일이라고 언급됨) 2-레벨의 부조 프로파일로 근사화될 수 있다. 2-레벨의 부조 프로파일은 (단일 차수 구성에서) 약 40.5%의 회절 효율과 관련될 수 있고, 피치 위치(0) 내지 피치 위치(0.5dx)의 DOE의 제1 영역에 대해 피치 위치(0.5dx) 내지 피치 위치(dx)의 DOE의 제2 영역에 π 위상 지연을 제공할 수 있다.
도 2a에 더 도시된 바와 같이, 참조 번호(206)에서, 연속적인 부조 프로파일은 4-레벨의 부조 프로파일로 근사화될 수 있다. 4-레벨의 부조 프로파일은 (단일 차수 구성에서) 약 81%의 회절 효율과 관련될 수 있고, 0 내지 0.25dx의 DOE의 제1 영역에 대해, 피치 위치(0.25dx) 내지 피치 위치(0.5dx)의 DOE의 제2 영역에 π/2의 위상 지연을 제공할 수 있고; DOE의 제1 영역에 대해 0.5dx 내지 0.75dx의 DOE의 제3 영역에 π 위상 지연을 제공할 수 있고; 및 DOE의 제1 영역에 대해 0.75dx 내지 dx의 DOE의 제4 영역에 3π/2의 위상 지연을 제공할 수 있다.
도 2a에 더 도시된 바와 같이, 참조 번호(208)에서, 연속적인 부조 프로파일은 8-레벨의 부조 프로파일로 근사화될 수 있다. 8-레벨의 부조 프로파일은 (단일 차수 구성에서) 약 95%의 회절 효율과 관련될 수 있고, DOE의 영역들에 π/4의 증분만큼 위상 지연을 제공할 수 있다(예를 들어, 0 내지 0.125dx의 DOE의 제1 영역에 대해, 0.125dx 내지 0.25dx의 제2 영역에 π/4의 위상 지연을 제공할 수 있고; 0.25dx 내지 0.375dx의 제3 영역에 π/2의 위상 지연을 제공할 수 있고; 0.375dx 내지 0.5dx의 제4 영역에 3π/4의 위상 지연 등을 제공할 수 있다). 일부 구현예에서, 또 다른 회절 효율을 갖는 또 다른 구성이 사용될 수 있다. 예를 들어, 2개의 차수, 4개의 차수, 10개의 차수, 100개의 차수, 및/또는 등을 사용하는 구성은 단일 차수 구성에 비해 회절 효율을 증가시키는데 사용될 수 있다. 이 경우에, +/- 100개의 차수와 같이, 약 75% 내지 80%의 회절 효율은 2-레벨의 부조 프로파일에서 달성될 수 있다. 2개를 초과하는 레벨을 갖는 다중-레벨의 DOE을 사용하는 것에 기초하여, 회절 효율은 (단일 차수 구성 및/또는 등에서) 임계값을 초과하는 값, 예를 들어, 41%를 초과하는 값, 50%를 초과하는 값, 75%를 초과하는 값, 80%를 초과하는 값, 85%를 초과하는 값, 90%를 초과하는 값, 95%를 초과하는 값, 99%를 초과하는 값 및/또는 등으로 향상될 수 있다.
본 명세서에 설명된 일부 구현예는 2n 레벨(여기서 n > 1)(예를 들어, 4-레벨의 DOE, 8-레벨의 DOE, 등)의 DOE 면에서 설명되지만, 3-레벨의 DOE, 5-레벨의 DOE, 6-레벨의 DOE 등과 같은 다른 유형의 k-레벨(여기서 k > 2)의 DOE도 가능하다. 추가적으로 또는 대안적으로, 본 명세서에 설명된 일부 구현예는 규칙적인 분배 레벨(예를 들어, 4-레벨의 DOE의 경우, k = [0, 3]에서 kπ/2의 위상 지연) 면에서 설명되지만, 다른 불-규칙적인 분배 레벨(예를 들어, 4-레벨의 DOE의 경우, 0, π/5, π/3, 3π/4, 및 7π/8의 위상 지연)도 가능하다. 추가적으로 또는 대안적으로, 본 명세서에 설명된 일부 구현예는 피치의 규칙적인 분배를 갖는 영역을 갖는 DOE(예를 들어 4-레벨의 DOE의 경우, 피치(1dx)는 0.25dx에 걸친 각각의 영역에서 동일하게 분할된다) 면에서 설명되지만, 피치의 다른 불규칙적인 분배도 가능하다(예를 들어 4-레벨의 DOE의 경우, 제1 위상 지연 영역은 0.1dx에 걸쳐 있을 수 있는 반면, 제2, 제3 및 제4 위상 지연 영역은 0.2dx, 0.4dx 및 0.3dx에 각각 걸쳐 있을 수 있다). 이런 방식으로, 다중-레벨의 DOE는 더 많은 개수의 위상 지연 및/또는 위상 지연의 값들을 가능하게 할 수 있다.
도 2b에 도시된 바와 같이, DOE(210)는 기판(215)을 포함할 수 있다. 일부 구현예에서, 기판(215)은 유리 기판, 용융 실리카 기판, 및/또는 등일 수 있다. 예를 들어, 기판(215)은 약 200 마이크로미터의 두께 및 1.45의 굴절률(nsub)을 갖는 용융 실리카 기판일 수 있다. 예를 들어, 도 2b에 도시된 바와 같이, 실리콘과 실리콘 이산화물 층이 교번하는 세트는 본 명세서에 설명된 바와 같이 기판(215)의 상부 표면 상에 배치되고 부조 프로파일을 형성하도록 패턴화될 수 있고, 반사 방지 코팅(220)은 기판(215)의 하부 표면을 커버할 수 있다. 일부 구현예에서, 반사 방지 코팅(220)은 없을 수 있고, 또는 상부 표면 상에 형성된 반사 방지 구조물과 같은 또 다른 반사 방지 구조물로 대체될 수 있다. 일부 구현예에서, 반사 방지 구조물은 박막, 박막 구조물, 반사 방지 코팅, 증착된 얇은 층, 증착된 박막 층, 및/또는 등을 포함할 수 있다.
도 2b에 더 도시된 바와 같이, 실리콘과 실리콘 이산화물 층이 교번하는 세트는 실리콘 층(225)의 세트 및 실리콘 이산화물 층(230)의 세트를 포함할 수 있다. 예를 들어, 실리콘 층(225-1)은 기판(215) 상에 배치될 수 있고, 실리콘 이산화물 층(230-1)은 실리콘 층(225-1) 상에 배치될 수 있다. 실리콘 층(225-1) 및 실리콘 이산화물 층(230-1)은 제1 반사 방지 구조물을 제공하는 한 쌍의 매칭된 층(235-1)을 형성할 수 있다. 유사하게, 실리콘 이산화물 층(230-2)은 실리콘 층(225-2) 상에 배치될 수 있고, 제2 반사 방지 구조물을 제공하는 한 쌍의 매칭된 층(235-2)을 형성할 수 있고; 실리콘 이산화물 층(230-3)은 실리콘 층(225-3) 상에 배치될 수 있고, 제3 반사 방지 구조물을 제공하는 한 쌍의 매칭된 층(235-3)을 형성할 수 있고; 실리콘 층(225-4)은 실리콘 이산화물 층(230-4) 상에 배치될 수 있고, 제4 반사 방지 구조물을 제공하는 한 쌍의 매칭된 층(235-4)을 형성할 수 있다. 도시된 바와 같이, 실리콘 층(225-5)은 매칭된 층(235-3)과 매칭된 층(235-4) 사이에 배치될 수 있다. 실리콘 층(225-5)은 DOE(210)에 특정 기능을 제공하도록 구성될 수 있고, 반사 방지 구조물과 독립적으로 구성되어, DOE의 설계에 유연성을 향상시킬 수 있다.
일부 구현예에서, DOE(210)는 공기 또는 가스 계면에 노출될 수 있다. 예를 들어, DOE(210)의 제1 표면(예를 들어, 매칭된 층(235)의 표면) 및 DOE(210)의 제2 표면(예를 들어, 반사 방지 코팅(220)의 표면)은 1.0의 굴절률(n공기)을 갖는 공기 계면에 노출될 수 있다. 부조 깊이(h)는 아래 수식에 기초하여 계산될 수 있다:
h = ((K-1)λ0)/(K(ntf-n공기))
여기서 λ0은 DOE(210)와 같은 DOE의 공칭 조명 파장이고, K는 레벨의 개수를 나타낸다. 부조 깊이를 감소시키기 위해, 일부 구현예에서, 약 0.75 마이크로미터(㎛)의 에칭(예를 들어, 에칭(240))의 부조 깊이(h)를 초래할 수 있는 실리콘 이산화물과 같은 상대적으로 큰 굴절률을 갖는 재료가 선택될 수 있다. 일부 구현예에서, 부조 깊이는 0.4 ㎛ 내지 3.0 ㎛, 0.5 ㎛ 내지 2.5 ㎛, 1.0 ㎛ 내지 2.0 ㎛, 및/또는 등의 부조 깊이일 수 있다. 일부 구현예에서, 층들은 DOE(210)의 투과율을 증가시키도록 굴절률 매칭될 수 있다. 예를 들어, 실리콘 층(225) 및 실리콘 이산화물 층(230)은 1.4 내지 3.9의 임계값 내에 있는 3.5 내지 1.45의 각각의 굴절률에 기초하여 선택될 수 있다.
일부 구현예에서, 약 2.0의 굴절률을 가질 수 있는, 탄탈륨 오산화물(Ta2O5) 및 실리콘 질화물(Si3N4)과 같은, 다른 재료가 박막 코팅 재료를 위해 선택될 수 있다. DOE(210)의 층에 실리콘 박막을 사용하는 것에 기초하여, 4-레벨의 부조 프로파일에서 부조 깊이는 다른 재료 선택에 비해 감소된다. 예를 들어, 1550 nm의 공칭 조명 파장에서 4-레벨의 부조 프로파일에서 3π/2의 위상 지연을 위해, 실리콘 이산화물이 약 2.33 ㎛의 부조 깊이와 관련될 수 있고, 탄탈륨 오산화물 및 실리콘 질화물은 약 1.16 ㎛의 부조 깊이와 관련될 수 있고, 실리콘은 약 0.47 ㎛의 부조 깊이와 관련될 수 있다. 1.5 내지 3.5의 굴절률 범위, 2.0의 굴절률, 및/또는 등과 같은 유사한 굴절률을 갖는 다른 재료가 사용될 수 있다. 유사하게, 8-레벨의 부조 프로파일을 위해, 실리콘 이산화물이 약 2.71 ㎛의 부조 깊이와 관련될 수 있고, 탄탈륨 오산화물 및 실리콘 질화물은 약 1.36 ㎛의 부조 깊이와 관련될 수 있고, 실리콘은 약 0.54 ㎛의 부조 깊이와 관련될 수 있다. 일부 구현예에서, 수소화(hydrogenation)는 코팅 재료의 광학적 성능을 향상시키는데 사용될 수 있다. 예를 들어, 수소화된 실리콘은 실리콘 층(225)에 사용될 수 있다. 이러한 방식으로, 수소화는 실리콘의 흡수 에지(absorption edge)를 감소시켜 800 nm 내지 1000 nm의 파장에 사용할 수 있고, DOE의 원하는 부조 깊이를 감소시켜 제조를 향상시키는데 (예를 들어, 품질 및/또는 수율을 증가시키는데) 사용될 수 있다. 일부 구현예에서, 아르곤이 증착 챔버에 사용되어 낮은 (예를 들어, 흡수 임계값 미만) 흡수 코팅을 형성할 수 있다. 일부 구현예에서, 실리콘 탄화물은 예를 들어 카메라용 DOE 렌즈에서 가시광 파장 및/또는 등에 사용하기 위해 약 2.7의 굴절률을 갖게 사용될 수 있다.
앞서 설명한 바와 같이, 도 2a 및 도 2b는 단지 예로서 제공된다. 다른 예도 가능하고 도 2a 및 도 2b와 관련하여 설명된 것과 다를 수 있다.
도 3a 및 도 3b는 DOE(300 및 300')의 예시적인 구현예의 다이어그램이다. 도 3a에 도시된 바와 같이, DOE(300)는 기판(305), 반사 방지 코팅(310), 실리콘 층(315-1 내지 315-4)의 세트, 및 실리콘 이산화물 층(320-1 및 320-3)의 세트를 포함한다.
도 3a에 더 도시된 바와 같이, 참조 번호(325)에서, 실리콘 이산화물 층(320-1 및 320-2)은 에칭이 레벨의 개수(K)에 대해 2π(K-1)/K의 위상 지연을 보다 정확히 형성할 수 있도록 에칭 정지 층일 수 있다. 예를 들어, 비-에칭된 스택(330)은 비-에칭된 상태로 남아 있고, 에칭된 스택(335-1 및 335-2)은 부조 깊이(340-1 및 340-2)로 각각 에칭되도록 에칭 절차가 수행될 수 있다. 부조 깊이(340-1)는 에칭된 스택(335-1)과 비-에칭된 스택(330) 사이에 2π(K-1)/K의 위상 지연을 제공할 수 있다. 부조 깊이(340-2)는 에칭된 스택(335-2)과 비-에칭된 스택(330) 사이에 0 내지 2π/K의 위상 지연을 제공할 수 있다. 일부 구현예에서, 다수의 도구를 사용하여 다수의 에칭 절차가 DOE(300)를 에칭하도록 수행될 수 있다. 예를 들어, DOE(300)는 다수의 실리콘 이산화물 에칭 도구, 다수의 실리콘 에칭 도구, 다수의 에칭 기법(예를 들어, 깊은 반응성 이온 에칭(deep reactive ion etching: DRIE) 도구 기법, 반응성-이온 에칭(RIE) 도구 기법, 스퍼터 에칭 도구 기법, 및/또는 등), 및/또는 등을 사용하여 제조될 수 있다.
일부 구현예에서, DOE(300)의 층들은 반사 방지 구조물의 세트를 형성할 수 있다. 예를 들어, 층(320-1 및 315-1)은 특정 파장 범위(예를 들어, 입사 광의 파장)에 대해 제1 반사 방지 구조물을 형성할 수 있고, 층(315-2 및 320-2)은 특정 파장 범위에 대한 제2 반사 방지 구조물을 형성할 수 있고, 층(315-3 및 320-3)은 특정 파장 범위에 대한 제3 반사 방지 구조물을 형성할 수 있고, 이에 의해 DOE(300)의 각각의 에칭된 스택으로 구축되고 비-에칭된 스택(330)으로 구축된 반사 방지 구조물을 갖는 3-레벨의 부조 프로파일을 형성할 수 있다. 따라서, DOE(300)는 상부 표면 상에 추가적인 반사 방지 코팅 또는 구조물을 요구하지 않을 수 있다.
본 명세서에 설명된 일부 구현예에서, 제2 반사 방지 구조물은 제1 반사 방지 구조물 상에 형성될 수 있고, 제1 반사 방지 구조물의 인접한 표면(예를 들어, 층(320-1)의 상부 표면)은 에칭된 스택(335-1)을 형성하도록 에칭하기 위한 에칭 정지부일 수 있다. 유사하게, 제3 반사 방지 구조물은 제2 반사 방지 구조물 상에 형성될 수 있고, 제2 반사 방지 구조물의 인접한 표면(예를 들어, 층(320-2)의 상부 표면)은 에칭된 스택(335-2)을 형성할 때의 에칭 정지부일 수 있다.
일부 구현예에서, 층(315-4) 및/또는 등과 같은 적어도 하나의 층은, 반사 방지 구조물의 세트 사이에 (예를 들어, 제1 반사 방지 구조물과 제2 반사 방지 구조물 사이에, 제2 반사 방지 구조물과 제3 반사 방지 구조물 사이에, 및/또는 등에) 있을 수 있다. 이러한 방식으로, 부조 깊이(340-1 및/또는 340-2)를 변화시키는 것은 DOE(300)의 투과 특성을 변경함이 없이 DOE(300)의 특성을 변화시키도록 수행될 수 있다. 일부 구현예에서, 제1 반사 방지 구조물, 제2 반사 방지 구조물, 및/또는 제3 반사 방지 구조물은 층으로 분리되지 않을 수 있다.
일부 구현예에서, 각각의 층은 특정 두께와 관련될 수 있다. 예를 들어, 특정 두께는, 특정 위상 지연을 야기하고 DOE(300)가 투과성이 되는 광의 파장(예를 들어, 투과율의 임계 퍼센트를 초과하는 값, 예를 들어, 99%를 초과하는 값, 98%를 초과하는 값, 97%를 초과하는 값, 95%를 초과하는 값, 90%를 초과하는 값, 및/또는 등)에 대응할 수 있다. 일부 구현예에서, DOE(300)는, 특정 위상 지연을 야기하고 DOE(300)가 투과성이 되는 광의 파장에 대응할 수 있는 (종종 주기라고 언급되는) 특정 피치(345)(dx)와 관련될 수 있다. 일부 구현예에서, 캡핑(capping) 층은, DOE(300)를 포함하는 웨이퍼를 다이싱(dicing)하는 동안 강인성을 향상시킬 수 있는 제7 층(예를 들어, 또 다른 실리콘 이산화물 층) 상에 형성될 수 있다.
일부 구현예에서, DOE(300)의 층의 두께, 피치(345)의 사이즈, 반사 방지 구조물 및/또는 그 층들의 굴절률, 및/또는 등은 반사 방지 구조물이 반사 방지 기능을 제공하는 특정 파장에서 특정 위상 지연(예를 들어, 2π(K-1)/K의 위상 지연)을 야기하도록 선택될 수 있다. 예를 들어, 제1 반사 방지 구조물은 특정 값의 제1 굴절률과 관련될 수 있고, 제2 반사 방지 구조물은 3.4의 제2 굴절률과 관련될 수 있고, 제3 반사 방지 구조물은 3-레벨의 박막 DOE에서 940 nm에 대해 2.81의 제3 굴절률과 관련될 수 있다. 일부 구현예에서, 특정 파장은 약 1530 nm 내지 1570 nm, 930 nm 내지 950 nm, 및/또는 등의 파장 범위를 포함할 수 있다. 참조 번호 350으로 도시된 바와 같이, 기판(305)의 제1 측을 향하는 입사 광에 기초하여, 세기 차수(intensity order)(예를 들어, 세기 차수 -2, -1, 0, 1, 2, 등)의 세트는 DOE(300)에 의해 제공된다. 일부 구현예에서, DOE(300)는 50개를 초과하는 세기 차수, 100개를 초과하는 세기 차수, 200개를 초과하는 세기 차수, 300개를 초과하는 세기 차수, 350개를 초과하는 세기 차수, 500개를 초과하는 세기 차수, 및/또는 등을 제공할 수 있다.
도 3b에 도시된 바와 같이, DOE(300')는 기판(305)의 제1 측 상에 형성된 제1 회절 (투과) 광학 소자 및 기판(305)의 제2 측 상에 형성된 제2 회절 (투과) 광학 소자를 포함한다. 각각의 회절 광학 소자는 실리콘 층(315-1 내지 315-4)의 세트 및 실리콘 이산화물 층(320-1 내지 320-3)의 세트를 포함한다. 참조 번호(355-1 및 355-2)로 도시된 바와 같이, 입사 광이 DOE(300') 쪽을 향하는 것에 기초하여, 제2 회절 광학 소자는 세기 차수의 제1 세트를 기판(305)을 통해 제1 회절 광학 소자로 향하게 하고, 이 제1 회절 광학 소자는 세기 차수의 제2 세트를 DOE(300')로부터 제공하게 한다. 이러한 방식으로, 기판(305)은 제1 회절 광학 소자 및 제2 회절 광학 소자를 정렬시켜 유지하여, 2개의 별개의 DOE를 독립적으로 정렬하는 자유 공간 광학 기기 또는 픽앤플레이스 기계(pick-and-place machine)를 사용하는 것과 같은 또 다른 기법에 비해 정렬을 유지하는 난이도를 감소시킨다. 더욱이, 기판의 양측에 DOE를 배치하는 것에 기초하여, DOE들에 대한 기계적 응력의 값은 균형이 맞춰져서, 내구성을 향상시키고, 동작 온도 범위에 걸쳐 DOE의 편평도를 증가시키고, DOE의 워프(warp) 또는 휘어짐을 감소시키며, 및/또는 등을 달성할 수 있다.
본 명세서에 설명된 일부 구현예는 7개의 층과 같은 특정 개수의 층으로 설명되지만, 8개의 층(예를 들어, 8개의 교번하는 실리콘/실리콘 이산화물 층), 9개의 층, 10개의 층, 20개의 층, 및/또는 등과 같은 다른 개수의 층도 가능하다.
앞서 설명한 바와 같이, 도 3a 및 도 3b는 단지 예로서 제공된다. 다른 예도 가능하고, 도 3a 및 도 3b와 관련하여 설명된 것과 다를 수 있다.
도 4는 DOE를 제조하는 예시적인 공정(400)의 흐름도이다. 공정(400)의 일부 제조 단계의 예는 도 5a 내지 도 5e 및 도 6a 내지 도 6g와 관련하여 보다 상세히 도시된다.
도 4에 도시된 바와 같이, 공정(400)은 기판 상에 층의 세트를 증착하는 단계(블록 410)를 포함할 수 있다. 예를 들어, 제조하는 동안, 증착 절차는 기판 상에 층의 세트를 증착하는데 사용될 수 있다. 일부 구현예에서, 층의 세트 중 하나 이상의 층은 펄스식 마그네트론 스퍼터링 시스템을 사용하여 스퍼터 증착 절차와 같은 박막 증착 절차를 사용하여 증착된 박막일 수 있다. 일부 구현예에서, 층의 세트는 실리콘 층의 세트, 실리콘 이산화물 층의 세트, 및/또는 등일 수 있다. 일부 구현예에서, 층의 세트는 임계 공차를 갖고 기판 상에 증착될 수 있다. 예를 들어, 층의 세트는 제시된 두께의 2% 내, 제시된 두께의 1% 내, 제시된 두께의 0.5% 내, 제시된 두께의 0.25% 내, 제시된 두께의 0.1% 내, 제시된 두께의 0.01% 내, 및/또는 등으로 증착될 수 있다. 이런 방식으로, 특정 파장에 대해 제1 반사 방지 구조물, 특정 파장에 대해 제2 반사 방지 구조물, ..., 및 특정 파장에 대해 제n 반사 방지 구조물을 형성하는 층들이 증착될 수 있다. 일부 구현예에서, 박막 코팅을 증착할 때 높은 두께 정밀도는 DOE의 부조 깊이(들)의 정밀도를 향상시킬 수 있다.
일부 구현예에서, 기판은 유리 기판, 용융 실리카 기판, 입사 광의 특정 파장에 투명한 기판, 및/또는 등일 수 있다. 일부 구현예에서, 층의 세트는 실리콘 및 실리콘 이산화물 층의 다수의 세트를 포함할 수 있다. 예를 들어, 4-레벨의 DOE를 위해, 실리콘 및 실리콘 이산화물 층의 제1 세트는 기판 상에 증착될 수 있고, 실리콘 및 실리콘 이산화물 층의 제2 세트는 제1 세트 상에 증착될 수 있고, 실리콘 및 실리콘 이산화물 층의 제3 세트는 제2 세트 상에 증착될 수 있고, 실리콘 및 실리콘 이산화물 층의 제4 세트는 제3 세트 상에 증착될 수 있다. 이 경우에, 또 다른 실리콘 층은 제4 세트 상에 증착될 수 있고, 3개의 마스크 층의 세트는, 본 명세서에서 보다 상세히 설명된 바와 같이, 에칭 및 마스크를 제거하여 4-레벨의 DOE를 형성할 수 있도록 다른 실리콘 층 상에 증착될 수 있다. 일부 구현예에서, 2-레벨의 DOE, 3-레벨의 DOE, 5-레벨의 DOE, 6-레벨의 DOE, 및/또는 등과 같은 다른 개수의 DOE 레벨도 가능하다.
일부 구현예에서, 반사 방지 코팅 층은 층의 세트를 사용하여 형성될 수 있다. 예를 들어, 반사 방지 코팅은 기판과 DOE들의 응력을 균형 맞춰, 동작 온도 범위에 걸쳐 기판의 워프를 감소시키는 DOE 반사 방지 코팅일 수 있다. 추가적으로 또는 대안적으로, 반사 방지 층은 기판의 후방 측 상에 증착될 수 있다(그리고 DOE를 형성하는 층은 기판의 전방 측 상에 증착될 수 있다). 일부 구현예에서, 층의 세트는 기판의 다수의 측 상에 증착될 수 있다. 예를 들어, 층의 세트는 기판의 제1 측 및 기판의 제2 측 상에 반사 방지 구조물을 형성하도록 증착될 수 있고, 이에 기판이 다수의 DOE를 지지하게 할 수 있다. 일부 구현예에서, 또 다른 재료 세트는 수소화된 실리콘 기반 재료, 탄탈륨 오산화물 기반 재료, 실리콘 질화물 기반 재료, 및/또는 등과 같은 층들 중 적어도 하나의 층에 사용될 수 있다.
도 4에 더 도시된 바와 같이, 공정(400)은 층의 세트의 표면 상에 마스크의 세트를 증착하는 단계(블록 420)를 포함할 수 있다. 예를 들어, 제조하는 동안, 증착 절차는 층의 세트의 표면 상에 마스크의 세트를 증착하는데 사용될 수 있다. 일부 구현예에서, 다수의 마스크가 증착될 수 있다. 예를 들어, 4-레벨의 DOE를 형성하기 위해, 제1 마스크는 층의 세트의 상부 층의 일부 상에 증착될 수 있고, 제2 마스크는 상부 층의 일부 상에 그리고 제1 마스크 상에 증착될 수 있고, 제3 마스크는 상부 층의 일부 상에 그리고 제2 마스크 상에 증착될 수 있다. 이 경우에, 마스크의 패턴화(예를 들어, 각각의 마스크에 의해 커버된 상부 층의 일부는 에칭 및 마스크를 제거하는 동안 4-레벨의 DOE를 형성할 수 있도록 선택될 수 있다.
일부 구현예에서, 마스크 재료는 마스크가 실리콘 에칭 및/또는 실리콘 이산화물 에칭에 임계 선택도(selectivity) 또는 임계 저항률(resistivity)과 관련되도록 선택될 수 있다. 일부 구현예에서, 마스크는 다수의 재료를 사용하여 형성될 수 있다. 예를 들어, 제1 마스크는 알루미늄 마스크일 수 있고, 제2 마스크는 포토레지스트 마스크일 수 있다. 이런 방식으로, 마스크는 제1 마스크를 제거하는 것이 제2 마스크를 제거하는 것을 초래하지 않아서, DOE를 형성할 수 있도록 구성될 수 있다. 이런 방식으로, 에칭 전에 다수의 마스크를 증착하는 것에 기초하여, 제조 정밀도는 향상되고, 제조 능력이 향상되고, 정렬 공차는 하나 이상의 에칭 단계 후에 DOE의 에칭된 층 상에 마스크 층을 증착하는 것과 같은 다른 기법에 비해 향상된다.
도 4에 더 도시된 바와 같이, 공정(400)은 층의 세트를 에칭하는 단계(블록 430), 및 마스크의 세트 중 마스크를 제거하는 단계(블록 440)를 포함할 수 있다. 예를 들어, 제조 동안, 에칭 절차 및 마스크 제거 절차는 DOE를 형성하도록 수행될 수 있다. 이 경우에, 에칭 절차는 다수의 에칭 단계를 포함할 수 있고, 마스크 제거 절차는 다수의 마스크 제거 단계를 포함할 수 있다. 본 명세서에서 보다 상세히 설명된 바와 같이, 예를 들어, 4-레벨의 DOE를 위해, 제1 에칭 단계가 수행될 수 있고, 제1 마스크 제거 단계가 수행될 수 있고, 제2 에칭 단계가 수행될 수 있고, 제2 마스크 제거 단계가 수행될 수 있고, 제3 에칭 단계가 수행될 수 있고, 그리고 제3 마스크 제거 단계가 수행될 수 있다. 일부 구현예에서, 다수의 상이한 유형의 마스크 제거 단계는 다수의 상이한 재료 마스크에 대해 수행될 수 있다. 예를 들어, 알루미늄 마스크 제거 단계는 알루미늄의 제1 마스크를 제거하도록 수행될 수 있고, 포토레지스트 마스크 제거 단계는 포토레지스트의 제2 마스크를 제거하도록 수행될 수 있다. 일부 구현예에서, 에칭 단계는 층의 세트 중 서브셋 층을 제거하도록 수행될 수 있다. 예를 들어, 실리콘 이산화물 층이 에칭 정지부로서 구성된 것에 기초하여, 단일 에칭 단계는 제1 실리콘 이산화물 층을 제거하는 실리콘 이산화물 에칭을 수행한 후 제1 실리콘 층을 제거하는 실리콘 에칭을 수행하여, 제1 실리콘 층 에칭 아래에 배치된 제2 실리콘 이산화물 층이 실리콘 에칭을 정지시켜, 제2 실리콘 이산화물 층을 유지하고 및/또는 이 제2 실리콘 이산화물 층 아래에 배치된 제2 실리콘 층을 유지하도록 하는 단계를 포함할 수 있다. 이런 방식으로, 반사 방지 구조물의 세트가 DOE를 위해 형성될 수 있다.
도 4에 더 도시된 바와 같이, 공정(400)은 웨이퍼 마무리(wafer finishing)를 수행하는 단계(블록 450)를 포함할 수 있다. 예를 들어, DOE는 테스트될 수 있고, DOE는 다수의 이산 DOE로 다이싱될 수 있고(예를 들어, 다수의 DOE가 패턴화된 웨이퍼는 다수의 이산 DOE로 다이싱될 수 있고), DOE는 광학 디바이스에 포함되도록 포장될 수 있다. 일부 구현예에서, 웨이퍼는 다수의 200 밀리미터(mm) x 0.725 mm의 웨이퍼를 형성하도록 다이싱될 수 있다.
도 4는 공정(400)의 예시적인 블록을 도시하지만, 일부 구현예에서, 공정(400)은 도 4에 도시된 것보다 더 많은 블록, 더 적은 블록, 상이한 블록, 또는 상이하게 배열된 블록을 포함할 수 있다. 추가적으로 또는 대안적으로, 공정(400)의 블록들 중 2개 이상의 블록이 병렬로 수행될 수 있다.
도 5a 내지 도 5e는 도 4에 도시된 예시적인 공정(400)과 관련된 예시적인 구현예(500)의 다이어그램이다. 도시된 바와 같이, 도 5a 내지 도 5e는 블록(430 및 440)과 관련하여 전술한 바와 같이 층의 세트를 에칭하는 예 및 층의 세트로부터 마스크의 세트를 제거하는 예를 도시한다.
도 5a에 도시된 바와 같이, 참조 라인(502) 내지 참조 라인(508)에서, 예시적인 구현예(500)는 층(512 내지 528)의 세트를 포함할 수 있다. 층(512 내지 528)의 세트는 평평하고 비-에칭될 수 있다. 예를 들어, 예시적인 구현예(500)는 기판 층(514)을 포함할 수 있다. 실리콘 층(516, 520, 524, 및 528) 및 실리콘 이산화물 층(518, 522, 및 526)이 교번하는 세트는 기판 층(514)의 하나의 표면 상에 증착된다. 선택적인 반사 방지 코팅 또는 구조물(512)은 기판 층(514)의 반대 표면 상에 제공된다.
도 5a와 관련하여 더 도시된 바와 같이, 마스크 층(536 및 538)은 실리콘 층(528)의 일부를 커버하도록 마스크 층(536 및 538)은 실리콘 층(528)의 일부 상에 증착되고 패턴화될 수 있다. 각각의 마스크에 사용된 재료들은 비유사하여 마스크(538)를 제거하는 것이 마스크(536)의 패턴에 영향을 미치지 않도록 할 수 있다. 마스크 층(536)은 참조 라인(506)과 참조 라인(508) 사이에 있는 실리콘 층(528)을 커버하도록 증착되어 에칭 동안 층(512 내지 528)의 세트를 보호하여, 에칭이 참조 라인(506)과 참조 라인(508) 사이에 제3 반사 방지 구조물을 형성하도록 할 수 있다. 마스크 층(538)은 참조 라인(504)과 참조 라인(506) 사이에 있는 실리콘 층(528)을 커버하도록 증착되어 에칭 동안 층(512 내지 528)의 세트를 보호하여, 에칭이 참조 라인(504)과 참조 라인(506) 사이에 제2 반사 방지 구조물을 형성하도록 할 수 있다. 본 명세서에 보다 상세히 설명된 바와 같이, 마스크 층(536 및 538)은 참조 라인(502)과 참조 라인(504) 사이에 있는 실리콘 층(528)을 커버하지 않아서 층(512 내지 528)의 세트를 에칭 동안 비-보호 상태로 남겨 두어서, 에칭이 참조 라인(502)과 참조 라인(504) 사이에 제1 반사 방지 구조물을 형성하도록 할 수 있다.
도 5b에 도시된 바와 같이, 에칭 절차의 제1 에칭 단계는 (예를 들어, 참조 라인(502)과 참조 라인(504) 사이) 마스크 층(538)에 의해 커버되지 않은 실리콘 층(528), 실리콘 이산화물 층(526), 및 실리콘 층(524)의 일부를 제거하도록 수행될 수 있다. 이 경우에, 실리콘 이산화물 층(522)은 제1 에칭 단계 동안 에칭 정지 기능을 수행할 수 있다.
도 5c에 도시된 바와 같이, 마스크 제거 절차 중 제1 마스크 제거 단계는 마스크 층(538)을 제거하도록 수행되어, (예를 들어, 참조 라인(504)과 참조 라인(506) 사이) 실리콘 층(528)의 일부 및 (예를 들어, 참조 라인(506)과 참조 라인(508) 사이) 마스크 층(536)의 일부를 노출시킬 수 있다.
도 5d에 도시된 바와 같이, 에칭 절차 중 제2 에칭 단계는, 참조 라인(502)과 참조 라인(504) 사이에 있는 실리콘 이산화물 층(522) 및 실리콘 층(520)을 제거하고, 참조 라인(504)과 참조 라인(506) 사이에 있는 실리콘 층(528), 실리콘 이산화물 층(526), 및 실리콘 층(524)을 제거하도록 수행될 수 있다. 이 경우에, 실리콘 이산화물 층(518)은 참조 라인(502)과 참조 라인(504) 사이에 제2 에칭 단계 동안 에칭 정지 기능을 수행할 수 있고, 실리콘 이산화물 층(522)은 참조 라인(504)과 참조 라인(506) 사이에 제2 에칭 단계 동안 에칭 정지 기능을 수행할 수 있다.
도 5e에 도시된 바와 같이, 마스크 제거 절차 중 제2 마스크 제거 단계는 마스크 층(536)을 제거하도록 수행되어, 참조 라인(506)과 참조 라인(508) 사이에 있는 실리콘 층(528)을 노출시키도록 할 수 있다. 이런 방식으로, 3-레벨의 부조 프로파일은 참조 라인(502)과 참조 라인(504) 사이에 특정 파장에 대해 제1 반사 방지 구조물을 갖고, 참조 라인(504)과 참조 라인(506) 사이에 특정 파장에 대해 제2 반사 방지 구조물을 갖고, 및 참조 라인(506)과 참조 라인(508) 사이에 제3 반사 방지 구조물 및 또 다른 실리콘 층(예를 들어, 실리콘 층(524))을 갖게 형성될 수 있다. 이 경우에, 참조 라인(502)과 참조 라인(504) 사이에 있는 제1 반사 방지 구조물과 참조 라인(506)과 참조 라인(508) 사이에 있는 제3 반사 방지 구조물 사이의 위상 지연은 π 위상 지연일 수 있다.
앞서 설명한 바와 같이, 도 5a 내지 도 5e는 단지 일례로서 제공된다. 다른 예도 가능하고, 도 5a 내지 도 5e와 관련하여 설명된 것과 다를 수 있다.
도 6a 내지 도 6g는 도 4에 도시된 예시적인 공정(400)과 관련된 예시적인 구현예(600)의 다이어그램이다. 도시된 바와 같이, 도 6a 내지 도 6g는 블록(430 및 440)과 관련하여 전술한 바와 같이 층의 세트를 에칭하는 예 및 층의 세트로부터 마스크의 세트를 제거하는 예를 도시한다.
도 6a에 도시된 바와 같이, 참조 라인(602)으로부터 참조 라인(610)으로 예시적인 구현예(600)는 층(612 내지 632)의 세트를 포함할 수 있다. 층(612 내지 632)의 세트는 평평하고 비-에칭될 수 있다. 예를 들어, 예시적인 구현예(600)는 기판 층(614)을 포함할 수 있다. 반사 방지 층(612)은 기판 층(614)의 제1 측 상에 증착될 수 있고, 실리콘 층(616, 620, 624, 628, 및 632) 및 실리콘 이산화물 층(618, 622, 626, 및 630)이 교번하는 세트는 기판 층(614)의 제2 층 상에 증착될 수 있다.
도 6a에 더 도시된 바와 같이, 마스크 층(634, 636, 및 638)은 실리콘 층(632)의 일부를 커버하도록 증착되고 패턴화되어, 에칭 절차 및 마스크 제거 절차를 수행하여 참조 라인(602)과 참조 라인(610) 사이에 4개의 반사 방지 구조물의 세트를 형성하도록 할 수 있다. 각각의 마스크(634, 636, 638)에 사용되는 재료들은 비유사하여 하나를 제거하는 것이 나머지 마스크(들)의 패턴에 영향을 미치지 않도록 할 수 있다.
도 6b에 도시된 바와 같이, 에칭 절차 중 제1 에칭 단계는 (예를 들어, 참조 라인(602)과 참조 라인(604) 사이) 마스크 층(638)에 의해 커버되지 않는 실리콘 층(632), 실리콘 이산화물 층(630), 및 실리콘 층(628)의 일부를 제거하도록 수행될 수 있다. 이 경우에, 실리콘 이산화물 층(626)은 제1 에칭 단계 동안 에칭 정지 기능을 수행할 수 있다.
도 6c에 도시된 바와 같이, 마스크 제거 절차 중 제1 마스크 제거 단계는 마스크 층(638)을 제거하도록 수행되어, 참조 라인(604)과 참조 라인(606) 사이에 있는 실리콘 층(632)의 일부 및 참조 라인(606)과 참조 라인(610) 사이에 있는 마스크 층(636)의 일부를 노출시키도록 할 수 있다.
도 6d에 도시된 바와 같이, 에칭 절차 중 제2 에칭 단계는, 참조 라인(602)과 참조 라인(604) 사이에 있는 실리콘 이산화물 층(626) 및 실리콘 층(624)을 제거하고, 참조 라인(604)과 참조 라인(606) 사이에 있는 실리콘 층(632), 실리콘 이산화물 층(630), 및 실리콘 층(628)을 제거하도록 수행될 수 있다. 이 경우에, 실리콘 이산화물 층(622)은 참조 라인(602)과 참조 라인(604) 사이에 제2 에칭 단계 동안 에칭 정지 기능을 수행할 수 있고, 실리콘 이산화물 층(626)은 참조 라인(604)과 참조 라인(606) 사이에 제2 에칭 단계 동안 에칭 정지 기능을 수행할 수 있다.
도 6e에 도시된 바와 같이, 마스크 제거 절차 중 제2 마스크 제거 단계는 마스크 층(636)을 제거하도록 수행되어, 참조 라인(606)과 참조 라인(608) 사이에 있는 실리콘 층(632) 및 참조 라인(608)과 참조 라인(610) 사이에 있는 마스크 층(634)의 일부를 노출시키도록 할 수 있다.
도 6f에 도시된 바와 같이, 에칭 절차 중 제3 에칭 단계는 참조 라인(602)과 참조 라인(604) 사이에 있는 실리콘 이산화물 층(622) 및 실리콘 층(620); 참조 라인(604)과 참조 라인(606) 사이에 있는 실리콘 이산화물 층(626) 및 실리콘 층(624); 및 참조 라인(606)과 참조 라인(608) 사이에 있는 실리콘 층(632), 실리콘 이산화물 층(630), 및 실리콘 층(628)을 제거하도록 수행될 수 있다. 이 경우에, 실리콘 이산화물 층(618)은 참조 라인(602)과 참조 라인(604) 사이에 제3 에칭 단계 동안 에칭 정지 기능을 수행할 수 있고, 실리콘 이산화물 층(622)은 참조 라인(604)과 참조 라인(606) 사이에 제3 에칭 단계 동안 에칭 정지 기능을 수행할 수 있고, 실리콘 이산화물 층(626)은 참조 라인(606)과 참조 라인(608) 사이에 제3 에칭 단계 동안 에칭 정지 기능을 수행할 수 있다.
도 6g에 도시된 바와 같이, 마스크 제거 절차 중 제3 마스크 제거 단계는 마스크 층(634)을 제거하도록 수행되어, 참조 라인(608)과 참조 라인(610) 사이에 있는 실리콘 층(632)을 노출시키도록 할 수 있다.
이런 방식으로, 4-레벨의 부조 프로파일은 참조 라인(602)과 참조 라인(604) 사이에 특정 파장에 대해 제1 반사 방지 구조물을 갖고, 참조 라인(604)과 참조 라인(606) 사이에 특정 파장에 대해 제2 반사 방지 구조물을 갖고, 참조 라인(606)과 참조 라인(608) 사이에 특정 파장에 대해 제3 반사 방지 구조물을 갖고, 그리고 참조 라인(608)과 참조 라인(610) 사이에 제4 반사 방지 구조물 및 또 다른 실리콘 층(예를 들어, 실리콘 층(628))을 갖게 형성될 수 있다. 이 경우에, 참조 라인(602)과 참조 라인(604) 사이에 있는 제1 반사 방지 구조물과 참조 라인(608)과 참조 라인(610) 사이에 있는 제4 반사 방지 구조물 사이의 위상 지연은 π 위상 지연일 수 있다.
앞서 설명한 바와 같이, 도 6a 내지 도 6g는 단지 일례로서 제공된다. 다른 예도 가능하고, 도 6a 내지 도 6g와 관련하여 설명된 것과 다를 수 있다.
이런 방식으로, 다중-레벨(예를 들어, 3개 이상의 레벨) 부조 프로파일로 에칭된 교번하는 실리콘 층(예를 들어, 수소화된 실리콘 층) 및 실리콘 이산화물 층을 포함하는 박막 스택을 갖는 DOE가 구성되고 제조된다. 더욱이, DOE의 층들은 반사 방지 특성, 통합된 에칭 정지 특성, 및/또는 등을 제공하도록 설계될 수 있다. 나아가, 설계는, 0차 전력을 제어할 수 있는 박막 증착 공정을 사용하여 수행될 수 있다. 나아가, 박막 증착 및 에칭을 사용하는 것에 기초하여, DOE을 제조하는 제조 단계의 개수가 감소될 수 있어서, DOE를 제조하는 다른 기법에 비해 시간과 비용을 감소시킬 수 있다.
예를 들어, 도 5a 내지 도 5e, 도 6a 내지 도 6g, 및/또는 등에 도시된 예시적인 실시예에서, 부조 깊이 및 반사 방지 구조물은 주기적인 또는 반복적인 패턴으로서 도시되고 예를 들어 회절 격자에서 발견된 것과 같은 일정한 단면을 갖게 도시된다. 비-주기적인 다른 부조 깊이 및 불규칙적이거나 또는 가변적인 단면을 갖는 반사 방지 구조물도 동일하게 고려되고, 예를 들어, 패턴 생성, 깊이 맵핑 도트 투영, 및 구조화된 광을 위한 DOE로 제한되지 않는다.
상기 설명은 예시와 설명을 제공하지만, 모든 실시예를 전부 다 개시하려고 의도된 것도 아니고 구현예를 개시된 정확한 형태로 제한하려고 의도된 것도 아니다. 상기 설명에 비춰 다양한 변형과 변경이 가능하거나 또는 구현예를 실시하는 것으로부터 다양한 변형과 변경이 이루어질 수 있을 것이다.
일부 구현예는 본 명세서에서 임계값과 관련하여 설명된다. 본 명세서에 사용된 바와 같이, 임계값을 만족시킨다는 것은 값이 임계값을 초과한다는 것, 임계값보다 크다는 것, 임계값보다 높다는 것, 임계값 이상이라는 것, 임계값 미만이라는 것, 임계값보다 적다는 것, 임계값보다 작다는 것, 임계값 이하라는 것, 임계값과 같다는 것, 또는 등을 말할 수 있다.
특징들의 특정 조합이 청구범위에 기재되거나 및/또는 명세서에 개시되었다 하더라도, 이들 조합은 가능한 구현예의 설명을 제한하려고 의도된 것이 아니다. 실제, 이들 특징 중 많은 특징은 구체적으로 청구범위에 기재되거나 및/또는 명세서에 개시되지 않은 방식으로 조합될 수 있다. 아래에 나열된 각각의 종속 청구항은 단 하나의 청구항에 직접 종속할 수 있으나, 가능한 구현예의 설명은 청구항 세트 내 모든 다른 청구항과 함께 각각의 종속 청구항을 포함한다.
본 명세서에서 사용된 요소, 동작 또는 지침은, 이러한 것으로 명시적으로 설명된 것이 아닌 한, 결정적인 것이거나 또는 본질적인 것으로 해석되어서는 안 된다. 또한, 본 명세서에 사용된 바와 같이, 단수형 항목은 하나 이상의 항목을 포함하도록 의도되고, "하나 이상"과 상호 교환 가능하게 사용될 수 있다. 나아가, 본 명세서에 사용된 바와 같이, "세트"라는 용어는 하나 이상의 항목(예를 들어, 관련된 항목, 관련 없는 항목, 관련된 항목과 관련 없는 항목의 조합 등)을 포함하도록 의도되고, "하나 이상"과 상호 교환 가능하게 사용될 수 있다. 단 하나의 항목만이 의도된 경우, "하나의" 또는 이와 유사한 언어가 사용된다. 또한, 본 명세서에 사용된 바와 같이, "구비하는" "갖는" "가지는" 또는 등의 용어는 개방형 용어인 것으로 의도된다. 나아가, "~에 기초하는"이라는 어구는, 달리 언급되지 않는 한, "적어도 부분적으로 ~에 기초하여"를 의미하는 것으로 의도된다.

Claims (20)

  1. 과성 광학 소자로서,
    기판;
    상기 기판 상에 형성된 특정 파장 범위에 대한 제1 반사 방지 구조물로서, 상이한 굴절률의 적어도 2개 층을 포함하는, 상기 제1 반사 방지 구조물;
    상기 제1 반사 방지 구조물 상에 형성된 상기 특정 파장 범위에 대한 제2 반사 방지 구조물로서, 상이한 굴절률의 적어도 2개 층을 포함하는, 상기 제2 반사 방지 구조물;
    상기 제2 반사 방지 구조물 상에 형성된 상기 특정 파장 범위에 대한 제3 반사 방지 구조물로서, 상이한 굴절률의 적어도 2개 층을 포함하는, 상기 제3 반사 방지 구조물; 및
    상기 제1 반사 방지 구조물과 상기 제2 반사 방지 구조물 사이에 또는 상기 제2 반사 방지 구조물과 상기 제3 반사 방지 구조물 사이에 배치된 적어도 하나의 층;
    을 포함하되,
    상기 제1 반사 방지 구조물의 제1 표면과 상기 제2 반사 방지 구조물의 제2 표면 사이의 제1 부조 깊이(relief depth) 및 상기 제1 표면과 상기 제3 반사 방지 구조물의 제3 표면 사이의 제2 부조 깊이는 상기 특정 파장 범위에 대해서 각각 제1 위상 지연 및 제2 위상 지연과 관련된 회절 광학 소자를 형성하도록 구성되고,
    상기 제1 반사 방지 구조물은 제1 재료의 제1 층 및 제2 재료의 제2 층으로 형성되고
    상기 제1 층과 상기 제2 층은 상기 제1 반사 방지 구조물의 상기 적어도 2개의 층에 포함되고;
    상기 적어도 하나의 층은 상기 제1 재료의 제3 층으로 형성되며;
    상기 제2 반사 방지 구조물은 상기 제2 재료의 제4 층 및 상기 제1 재료의 제5 층으로 형성되고,
    상기 제4 층과 상기 제5 층은 상기 제2 반사 방지 구조물의 상기 적어도 2개의 층에 포함되고;
    상기 제3 반사 방지 구조물은 상기 제2 재료의 제6 층 및 상기 제1 재료의 제7 층으로 형성되고,
    상기 제6 층과 상기 제7 층은 상기 제3 반사 방지 구조물의 상기 적어도 2개의 층에 포함되는, 투과성 광학 소자.
  2. 제1항에 있어서, 상기 제1 위상 지연은 π/2의 위상 지연이고 상기 제2 위상 지연은 π의 위상 지연인, 투과성 광학 소자.
  3. 제1항에 있어서, 상기 제1 반사 방지 구조물, 상기 제2 반사 방지 구조물, 및 상기 제3 반사 방지 구조물은 실리콘과 실리콘 이산화물이 교번하는 층으로 형성된, 투과성 광학 소자.
  4. 제1항에 있어서, 상기 제1 반사 방지 구조물 및 상기 제2 반사 방지 구조물은 수소화된 실리콘과 실리콘 이산화물이 교번하는 층으로 형성된, 투과성 광학 소자.
  5. 삭제
  6. 제1항에 있어서, 상기 제1 반사 방지 구조물은 상기 기판의 제1 측 상에 형성되고;
    상기 투과성 광학 소자는,
    상기 기판의 제2 측 상에 형성된 상기 특정 파장 범위에 대한 복수의 다른 반사 방지 구조물을 더 포함하는, 투과성 광학 소자.
  7. 제1항에 있어서, 상기 제1 반사 방지 구조물, 상기 제2 반사 방지 구조물, 및 상기 제3 반사 방지 구조물은 3-레벨의 부조 프로파일을 형성하는, 투과성 광학 소자.
  8. 제1항에 있어서, 상기 특정 파장 범위는 930 나노미터 내지 950 나노미터인, 투과성 광학 소자.
  9. 제1항에 있어서, 상기 특정 파장 범위는 1540 나노미터 내지 1560 나노미터인, 투과성 광학 소자.
  10. 광학 소자로서,
    기판;
    상기 기판 상에 형성된 특정 파장 범위에 대한 제1 반사 방지 구조물로서,
    상기 제1 반사 방지 구조물은 상이한 굴절률의 적어도 2개 층을 포함하고,
    상기 제1 반사 방지 구조물의 상기 적어도 2개 층은 상기 광학 소자의 제1 노출 표면을 가진 제1 에칭 정지층을 포함하는, 상기 제1 반사 방지 구조물;
    상기 제1 반사 방지 구조물 상에 형성된 상기 특정 파장 범위에 대한 제2 반사 방지 구조물로서,
    상기 제2 반사 방지 구조물은 상이한 굴절률의 적어도 2개 층을 포함하고,
    상기 제2 반사 방지 구조물의 상기 적어도 2개 층은 상기 광학 소자의 제2 노출 표면을 가진 제2 에칭 정지층을 포함하는, 상기 제2 반사 방지 구조물;
    상기 제2 반사 방지 구조물 상에 형성된 상기 특정 파장 범위에 대한 적어도 하나의 다른 반사 방지 구조물; 및
    상기 제1 반사 방지 구조물과 상기 제2 반사 방지 구조물 사이에, 상기 제2 반사 방지 구조물과 상기 적어도 하나의 다른 반사 방지 구조물 사이에, 또는 상기 적어도 하나의 다른 반사 방지 구조물 중 2개의 반사 방지 구조물 사이에 배치된 적어도 하나의 층;
    을 포함하되;
    상기 제1 노출 표면과 상기 제2 노출 표면 사이의 부조 깊이는 상기 특정 파장 범위에 대해서 특정 위상 지연과 관련된 회절 광학 소자를 형성하도록 구성되고,
    상기 제1 반사 방지 구조물은 제1 재료의 제1 층 및 제2 재료의 제2 층으로 형성되고
    상기 제1 층과 상기 제2 층은 상기 제1 반사 방지 구조물의 상기 적어도 2개의 층에 포함되고;
    상기 적어도 하나의 층은 상기 제1 재료의 제3 층으로 형성되며;
    상기 제2 반사 방지 구조물은 상기 제2 재료의 제4 층 및 상기 제1 재료의 제5 층으로 형성되고,
    상기 제4 층과 상기 제5 층은 상기 제2 반사 방지 구조물의 상기 적어도 2개의 층에 포함되고;
    상기 적어도 하나의 다른 반사 방지 구조물은 상기 제2 재료의 제6 층 및 상기 제1 재료의 제7 층으로 형성되고,
    상기 제6 층과 상기 제7 층은 상기 적어도 하나의 다른 반사 방지 구조물 의 상기 적어도 2개의 층에 포함되는, 광학 소자.
  11. 제10항에 있어서, 상기 부조 깊이는 0.4 마이크로미터 내지 3.0 마이크로미터인, 광학 소자.
  12. 제10항에 있어서, 상기 제1 반사 방지 구조물은 상기 제2 반사 방지 구조물을 에칭하기 위한 에칭 정지부이고, 상기 제2 반사 방지 구조물은 상기 적어도 하나의 다른 반사 방지 구조물을 에칭하기 위한 에칭 정지부인, 광학 소자.
  13. 제10항에 있어서, 상기 적어도 하나의 다른 반사 방지 구조물은 제1 다른 반사 방지 구조물과 제2 다른 반사 방지 구조물을 포함하고;
    상기 제1 다른 반사 방지 구조물은 상기 제2 다른 반사 방지 구조물을 에칭하기 위한 에칭 정지부인, 광학 소자.
  14. 제10항에 있어서, 상기 제1 반사 방지 구조물, 상기 제2 반사 방지 구조물, 또는 상기 적어도 하나의 다른 반사 방지 구조물 중 적어도 하나는 박막 증착 및 에칭을 사용하여 형성된, 광학 소자.
  15. 삭제
  16. 방법으로서,
    웨이퍼 상에 복수의 층을 증착하는 단계로서,
    상기 증착하는 단계는 특정 파장 범위에 대한 3개 이상의 반사 방지 구조물을 형성하고,
    상기 3개 이상의 반사 방지 구조물은 각각 상이한 굴절률의 적어도 2개 층을 포함하고,
    상기 3개 이상의 반사 방지 구조물 중 제1 반사 방지 구조물은 상기 웨이퍼 상에 그리고 상기 3개 이상의 반사 방지 구조물 중 제2 반사 방지 구조물 아래에 형성되고,
    상기 제1 반사 방지 구조물은 상이한 굴절률의 적어도 2개 층을 포함하고,
    상기 제2 반사 방지 구조물은 상기 3개 이상의 반사 방지 구조물 중 제3 반사 방지 구조물 아래에 형성된, 상기 웨이퍼 상에 복수의 층을 증착하는 단계로서, 상기 제2 반사 방지 구조물은 상이한 굴절률의 적어도 2개 층을 포함하고, 그리고
    적어도 하나의 층이 상기 3개 이상의 반사 방지 구조물 중 2개의 반사 방지 구조물 사이에 형성되며; 및
    3개 이상의 레벨의 부조 프로파일을 형성하기 위해 상기 복수의 층 중 서브셋 층을 에칭하는 단계로서,
    상기 에칭하는 단계는 상기 제1 반사 방지 구조물과 상기 3개 이상의 반사 방지 구조물 중 다른 반사 방지 구조물 사이에 상기 특정 파장 범위에 대해서 특정 위상 지연과 관련된 회절 광학 소자를 형성하고,
    상기 제1 반사 방지 구조물의 상기 적어도 2개 층은 상기 회절 광학 소자의 제1 노출 표면을 가진 제1 에칭 정지층을 포함하고,
    상기 제2 반사 방지 구조물의 상기 적어도 2개 층은 상기 회절 광학 소자의 제2 노출 표면을 가진 제2 에칭 정지층을 포함하는, 상기 복수의 층 중 서브셋 층을 에칭하는 단계;
    를 포함하고,
    상기 제1 반사 방지 구조물은 제1 재료의 제1 층 및 제2 재료의 제2 층으로 형성되고,
    상기 제1 층과 상기 제2 층은 상기 제1 반사 방지 구조물의 상기 적어도 2개의 층에 포함되고;
    상기 적어도 하나의 층은 상기 제1 재료의 제3 층으로 형성되며;
    상기 제2 반사 방지 구조물은 상기 제2 재료의 제4 층 및 상기 제1 재료의 제5 층으로 형성되고,
    상기 제4 층과 상기 제5 층은 상기 제2 반사 방지 구조물의 상기 적어도 2개의 층에 포함되고;
    상기 제3 반사 방지 구조물은 상기 제2 재료의 제6 층 및 상기 제1 재료의 제7 층으로 형성되고,
    상기 제6 층과 상기 제7 층은 상기 제3 반사 방지 구조물의 상기 적어도 2개의 층에 포함되는, 방법.
  17. 제16항에 있어서,
    상기 웨이퍼를 복수의 회절 광학 소자로 분할하는 단계를 더 포함하는 방법.
  18. 제16항에 있어서, 상기 복수의 층은,
    실리콘 층,
    실리콘 이산화물 층,
    탄탈륨 오산화물 층, 또는
    실리콘 질화물 층
    중 적어도 하나를 포함하는, 방법.
  19. 삭제
  20. 제16항에 있어서,
    또 다른 3개 이상의 스택된 반사 방지 구조물을 포함하는 또 다른 회절 광학 소자를 상기 특정 파장 범위에 대해서 상기 특정 위상 지연을 갖게 상기 웨이퍼의 타측 상에 형성하는 단계를 더 포함하는 방법.
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