KR102419055B1 - 다른 재료들에 선택적인 컨포멀한 에칭 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 95
- 238000005530 etching Methods 0.000 title claims abstract description 59
- 239000000463 material Substances 0.000 title claims abstract description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 64
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 54
- 239000007789 gas Substances 0.000 claims abstract description 52
- 238000001020 plasma etching Methods 0.000 claims abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- 239000000203 mixture Substances 0.000 claims abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 10
- 239000001301 oxygen Substances 0.000 claims abstract description 10
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 10
- 239000011737 fluorine Substances 0.000 claims abstract description 9
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims description 17
- 238000012545 processing Methods 0.000 claims description 13
- 239000002135 nanosheet Substances 0.000 claims description 9
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 8
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims description 6
- 230000000379 polymerizing effect Effects 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 7
- -1 SF 6 Chemical compound 0.000 abstract description 6
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 229910052757 nitrogen Inorganic materials 0.000 abstract description 3
- 238000003672 processing method Methods 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000009966 trimming Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910018503 SF6 Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 240000002989 Euphorbia neriifolia Species 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67069—Apparatus for fluid treatment for etching for drying etching
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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Abstract
다른 층에 선택도를 또한 제공하면서 실리콘 질화물의 컨포멀한 에칭을 제공하는 플라즈마 프로세싱 방법들이 설명된다. 일 실시예에서, 불소, 질소, 및 산소를 포함하는 가스들, 예를 들어 SF6, N2, 및 O2 가스의 가스 혼합물을 이용하는 에칭이 제공된다. 구체적으로, 바이어스가 없이 고압에서 SF6, N2, 및 O2 가스를 이용하는 플라즈마 에칭이 제공된다. 이 프로세스는 플라즈마로부터의 [NO]x 분자들과 실리콘 질화물 막으로부터의 [N] 원자들의 화학 반응들에 의해 실리콘 질화물 에칭을 가속화한다. 에칭은 실리콘 및 실리콘 산화물(예를 들어, 이에 제한되는 것은 아니지만, 실리콘 이산화물)과 같은 다른 재료들에 선택적인 컨포멀한(등방성) 에칭을 제공한다.
Description
이 출원은 "Method of Conformal Etching Selective To Other Materials"라는 제목으로 2017년 11월 7일자로 출원된 가특허출원 번호 제62/582,733호 및 "Method of Conformal Etching Selective To Other Materials"라는 제목으로 2018년 2월 7일자로 출원된 가특허출원 번호 제62/627,561호의 우선권을 주장하며, 그 개시내용은 명확히 전체가 인용에 의해 본 명세서에 통합된다.
본 개시물은 플라즈마 프로세스 장비에서의 기판들의 프로세싱에 관한 것이다. 특히, 이것은 컨포멀한 선택적 에칭을 달성하기 위한 방법을 제공한다.
기판들의 프로세싱을 위한 플라즈마 시스템들의 사용은 오랫동안 알려져 왔다. 예를 들어, 반도체 웨이퍼들의 플라즈마 에칭 프로세싱은 잘 알려져 있다. 역사적으로, 플라즈마 에칭 시스템들은 선택적인 이방성 에칭 기법들을 제공하기 위해 이용되어 왔다. 다수의 새로운 복잡한 기판 통합 스킴(scheme)들이 개발되어 왔다. 이들 스킵들 중 일부는, 에칭되지 않은 층들에 선택적이고 컨포멀한(또는 등방성) 에칭 특징들을 제공하는 에칭 프로세스들을 필요로 한다. 특히, 이들 스킴들 중 일부는 노출된 실리콘 또는 실리콘 산화물 층에 선택도를 제공하면서, 실리콘 질화물의 컨포멀한 에칭을 필요로 한다. 구체적으로, 실리콘 질화물 에칭은 하드 마스크 프로세스들 및 스페이서 애플리케이션들을 포함한, 다수의 이들 스킴들에서 중요한 역할을 한다. 예를 들어, 다양한 중요한 공정 흐름은 실리콘 질화물 하드 마스크들을 트리밍하는 단계, 실리콘 질화물 스페이서들을 트리밍하는 단계, 실리콘 질화물 스페이서들을 제거하는 단계, 실리콘 질화물 스페이서들 아래에 구조물들을 드러내는 단계, 핀을 드러내는 단계, 내부 스페이서 에칭 단계 등을 필요로 할 수 있다. 그러나 실리콘 질화물을 에칭할 수 있는 대부분의 플라즈마 화학반응들은 또한 예를 들어 실리콘 또는 실리콘 산화물 층과 같은 그러한 프로세스들에서 종종 노출되는 공통 재료들을 에칭하며, 대부분의 플라즈마 화학반응들은 컨포멀한(등방성) 에칭과 반대되는 이방성 에칭을 제공한다.
예를 들어 실리콘 또는 실리콘 산화물 층과 같은 다른 층들에 실리콘 질화물의 선택적 에칭을 제공하면서, 실리콘 질화물의 컨포멀한 에칭을 제공하는 플라즈마 프로세스를 제공하는 것이 바람할 것이다.
본 명세서에는 다른 층에 선택도를 또한 제공하면서 실리콘 질화물의 컨포멀한 에칭을 제공하는 혁신적인 플라즈마 프로세싱 방법들이 기재된다. 일 실시예에서, 불소, 질소, 및 산소를 포함하는 가스들, 예를 들어 SF6, N2, 및 O2 가스의 가스 혼합물을 이용하는 에칭이 제공된다. 구체적으로, 바이어스가 없이 고압에서 SF6, N2, 및 O2 가스를 이용하는 플라즈마 에칭이 제공된다. 이 프로세스는 플라즈마로부터의 [NO] x 분자들과 실리콘 질화물 막으로부터의 [N] 원자들의 화학 반응들에 의해 실리콘 질화물 에칭을 가속화한다. 에칭은 실리콘 및 실리콘 산화물(예를 들어, 이에 제한되는 것은 아니지만, 실리콘 이산화물)과 같은 다른 재료들에 선택적인 컨포멀한(등방성) 에칭을 제공한다.
일 실시예에서, 컨포멀한 선택적 실리콘 질화물 에칭 방법이 제공된다. 방법은 실리콘 질화물을 함유하는 제1 부분, 및 실리콘 및/또는 실리콘 산화물을 함유하는 제2 부분을 포함하는 워크피스를 제공하는 단계를 포함한다. 방법은 높은 압력 및 제로 바이어스 전력에서 불소 함유 가스, 질소 함유 가스, 및 산소 함유 가스의 가스 혼합물을 사용하여 생성된 비-중합 마이크로파 플라즈마(non-polymerizing microwave plasma)로 컨포멀한 선택적 에칭 프로세스를 수행하는 단계를 더 포함하며, 가스 혼합물은 각각의 가스 대 가스 혼합물이 목표 비율로 있다. 방법은, 워크피스의 제2 부분에 비교하여 워크피스의 제1 부분의 목표 에칭 선택도를 유지하기 위하여 조작 변수들을 제어하는 단계를 더 포함한다.
다른 실시예에서, 기판을 프로세싱하는 방법이 제공된다. 방법은 실리콘 질화물 층을 제공하는 단계, 및 실리콘 질화물 층과 상이한 재료로 구성되는 제2 층을 제공하는 단계를 포함한다. 방법은 실리콘 질화물 층 및 제2 층을 불소 함유 가스, 질소 함유 가스, 및 산소 함유 가스의 사용을 포함하는 마이크로파 플라즈마 에칭 프로세스 처리하는 단계를 더 포함한다. 방법은 제2 층에 선택적인 실리콘 질화물 층의 컨포멀한 에칭을 제공하기 위해 플라즈마 에칭 프로세스의 마이크로파 전력 및 압력을 제어하는 단계를 더 포함하며, 플라즈마 에칭 프로세스의 압력은 250 밀리토르 이상이다.
본 발명 및 그 이점들에 대한 보다 완전한 이해는 동일한 도면 부호들이 동일한 피처들을 나타내는 첨부된 도면들과 함께 취해진 다음의 설명을 참조함으로써 얻어질 수 있다. 그러나, 첨부된 도면들은 개시된 개념들의 단지 예시적인 실시예들을 예시하는 것고, 따라서 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 개시된 개념들이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
도 1a 및 도 1b는 선택적 실리콘 질화물 에칭을 예시한다.
도 2는 본 명세서에 개시된 기법들에 따른 에칭을 위한 예시적인 에칭 레이트 대 마이크로파 전력 데이터를 제공한다.
도 3은 본 명세서에 개시된 기법들에 따른 에칭을 위한 예시적인 선택도 대 마이크로파 전력 데이터를 제공한다.
도 4a 및 도 4b는 본 명세서에 개시된 기법들에 따른 에칭 전 및 에칭 후의 예시적인 구조들을 도시한다.
도 5a는 본 명세서에 개시된 기법들에 따른 에칭을 위한 예시적인 에칭 레이트 대 마이크로파 전력 데이터를 제공한다.
도 5b는 본 명세서에 개시된 기법들에 따른 에칭을 위한 구조물의 상부, 중간, 및 하부에서의 예시적인 실리콘 질화물 손실 대 마이크로파 전력 데이터를 제공한다.
도 6a 및 도 6b는 본 명세서에 개시된 기법들에 따른 에칭 전 및 에칭 후의 예시적인 구조들을 도시한다.
도 7a 및 도 7b는 본 명세서에 개시된 기법들에 따른 에칭 전 및 에칭 후의 예시적인 구조들을 도시한다.
도 8a 및 도 8b는 본 명세서에 개시된 기법들에 따른 에칭 전 및 에칭 후의 예시적인 구조들을 도시한다.
도 9 및 도 10은 본 명세서에 개시된 에칭 기법들을 사용하기 위한 예시적인 방법들을 예시한다.
도 1a 및 도 1b는 선택적 실리콘 질화물 에칭을 예시한다.
도 2는 본 명세서에 개시된 기법들에 따른 에칭을 위한 예시적인 에칭 레이트 대 마이크로파 전력 데이터를 제공한다.
도 3은 본 명세서에 개시된 기법들에 따른 에칭을 위한 예시적인 선택도 대 마이크로파 전력 데이터를 제공한다.
도 4a 및 도 4b는 본 명세서에 개시된 기법들에 따른 에칭 전 및 에칭 후의 예시적인 구조들을 도시한다.
도 5a는 본 명세서에 개시된 기법들에 따른 에칭을 위한 예시적인 에칭 레이트 대 마이크로파 전력 데이터를 제공한다.
도 5b는 본 명세서에 개시된 기법들에 따른 에칭을 위한 구조물의 상부, 중간, 및 하부에서의 예시적인 실리콘 질화물 손실 대 마이크로파 전력 데이터를 제공한다.
도 6a 및 도 6b는 본 명세서에 개시된 기법들에 따른 에칭 전 및 에칭 후의 예시적인 구조들을 도시한다.
도 7a 및 도 7b는 본 명세서에 개시된 기법들에 따른 에칭 전 및 에칭 후의 예시적인 구조들을 도시한다.
도 8a 및 도 8b는 본 명세서에 개시된 기법들에 따른 에칭 전 및 에칭 후의 예시적인 구조들을 도시한다.
도 9 및 도 10은 본 명세서에 개시된 에칭 기법들을 사용하기 위한 예시적인 방법들을 예시한다.
특정 진보된 프로세스 통합 흐름들에 대해, 본 명세서에 설명된 플라즈마 프로세싱 기법들을 이용하여 개선된 결과들이 달성될 수 있음이 밝혀졌다. 구체적으로, 본 명세서에는 다른 층에 선택도를 또한 제공하면서 실리콘 질화물의 컨포멀한 에칭을 제공하는 혁신적인 플라즈마 프로세싱 방법들이 기재된다. 일 실시예에서, 불소, 질소, 및 산소를 포함하는 가스들, 예를 들어 SF6(육불화황), N2, 및 O2 가스의 가스 혼합물을 이용하는 에칭이 제공된다. 예를 들어, 바이어스가 없이 고압에서 SF6, N2, 및 O2 가스를 이용하는 플라즈마 에칭이 제공된다. 이 프로세스는 플라즈마로부터의 [NO] x 분자들과 실리콘 질화물 막으로부터의 [N] 원자들의 화학 반응들에 의해 실리콘 질화물 에칭을 가속화한다. 에칭은 실리콘 및 실리콘 산화물(예를 들어, 이에 제한되는 것은 아니지만, 실리콘 이산화물)과 같은 다른 재료들에 선택적인 컨포멀한(등방성) 에칭을 제공한다.
예를 들어, 플라즈마 프로세스는 실리콘 질화물(Si3N4) 및 실리콘(Si) 모두, 또는 실리콘 산화물(SiO2) 층이 플라즈마 프로세스에 노출되는 프로세스 흐름에서 이용될 수 있다. 그러한 프로세스에서, 두 층들 모두가 플라즈마 프로세스에 노출되도록, 다양한 층들이 마스킹 패턴으로 언마스킹(unmask)될 수 있다. 예를 들어, 도 1a에 도시된 바와 같이, 기판(100)은 노출된 Si3N4 층(110) 및 노출된 Si 또는 SiO2 층(115)을 포함할 수 있다. 아래 놓인 층(들)(105)이 또한 제공된다. 기판(100)은 그 후 고압 및 무 바이어스에서 SF6, N2, 및 O2 가스를 이용하여 플라즈마 에칭에 노출될 수 있다. 플라즈마 프로세스는 Si 또는 SiO2 층(115)에 대해 선택적인 Si3N4 층(110)을 에칭하여, 도 1b에 도시된 바와 같은 구조물을 초래할 것이다. 반응 화학의 예시적인 메커니즘이 하기에 도시된다:
그러한 에칭은 실리콘 또는 실리콘 산화물 층에 대한 선택도를 여전히 달성하면서, 실리콘 질화물의 컨포멀한 에칭을 제공할 것이다. 또한, 이러한 에칭은 비-중합 플라즈마(non-polymerizing)를 제공할 수 있다.
언급된 바와 같이, SF6, N2, 및 O2는 다양한 막들에 선택도를 제공할 수 있다. 아래에 표 1에 에칭 변수 조건들의 하나의 예시적인 세트가 도시되나, 다른 조건들이 이용될 수 있음이 인식될 것이다. 예를 들어, 표 1은 압력, 마이크로파 전력, 무선 주파수 바이어스 전력, 육불화황(SF6) 유동, 질소(N2) 유동, 산소(O2) 유동, 아르곤(Ar) 유동, 라디컬 분배 제어(RDC, radical distribution control) , 냉각기 온도, 정전 척(ESC, electrostatic chuck) 중심/에지(C/E, center/edge) 온도를 위한 예시적인 조건들을 제공한다.
| 압력 (mT) |
마이크로파 전력 (W) |
바이어스 전력 (W) |
SF6 (sccm) |
N2 (sccm) |
O2 (sccm) |
Ar (sccm) |
RDC | 냉각기/ ESC 온도 중심/에지 |
에칭 시간 (초) |
| 300 | 가변 | 0 | 40 | 100 | 800 | 1000 | 50 | 30/70/70 | 180 |
그러한 조건들을 이용하여, 실리콘 질화물, 실리콘 산화물, 및 폴리실리콘에 대한 에칭 레이트들 및 선택도들이 다양한 마이크로파 전력 설정들을 위해 도 2 및 도 3에 도시된 바와 같이 얻어질 수 있다. 도 2에 도시된 바와 같이, 에칭 레이트(Å/min) 대 마이크로파 전력(Watts)은 Si3N4(200), SiO2(210) 및 폴리실리콘(220)에 대해 그래프화된다. 유사하게, 도 3에 도시된 바와 같이, 선택도 대 마이크로파 전력(Watts)은 Si3N4 대 SiO2 선택도(310) 및 Si3N4 대 폴리실리콘 선택도(320)에 대해 그래프화된다.
또한, 그러한 조건들은 컨포멀한(등방성) 에칭을 제공할 수 있다. 따라서, 예를 들어 도 4a에 도시된 바와 같이, 에칭 전(pre-etch) 기판(400)은 아래 놓인 구조물들(420) 및 아래 놓인 층들(430) 위에 제공된 Si3N4 층(410A)(에칭 전)을 포함할 수 있다. 도 4b는 위에 설명된 것과 같은 컨포멀한(등방성) Si3N4 에칭을 겪은 후의, 결과적인 에칭 후의 Si3N4 층(410B)을 예시한다. 도면들에 도시된 바와 같이, 평평한 표면들 및 측벽 표면들로부터 제거된 실리콘 질화물 층의 양은 실질적으로 유사할 수 있다.
그러한 에칭의 컨포멀한 에칭 성질은 도 5a 및 도 5b에 예시된 테스트 데이터와 함께 추가로 도시된다. 보다 구체적으로, 도 5a는 SF6 100 sccm, O2 800 sccm, 및 N2 50 sccm의 가스 유동을 갖는 300 밀리토르(mT)에서 플라즈마를 사용하는 블랭킷 Si3N4 테스트 기판 상의 에칭 레이트를 예시한다. 도면에 도시된 바와 같이, 에칭 레이트 플롯(500)은 Si3N4 에칭 레이트(Å/min) 대 마이크로파 전력(Watts)을 예시한다. 도 5b는 112 nm의 피치를 갖는 도 4의 구조와 유사한 구조에 대해 도 5a에 대해 설명된 바와 같은 에칭을 사용하는 Si3N4 손실을 예시한다. 특히, 도 4의 Si3N4 층(410A)과 같은 구조물은 112 nm 피치 구조물들의 상부 영역들(412), 중간 영역들(414), 및 하부 영역들(416)에서의 에칭 동안 질화물 손실량에 대해 분석될 수 있다. 도 5b에 도시된 바와 같이, Si3N4 손실(㎚) 대 마이크로파 전력(Watts)은 플롯(515)에 의해 상부 영역들(412), 플롯(525)에 의해 중간 영역들(414), 및 플롯(635)에 의해 하부 영역들(416)에 대해 도시된다. 따라서, 도 5a 및 도 5b는 다양한 마이크로파 전력 설정들에서의 에칭 효과들을 예시한다.
도시된 예시적인 플라즈마 조건들에서, O2 > N2 > SF6인 가스 비율들이 제공된다는 것을 알 수 있을 것이다. 그러한 화학반응은 원하는 선택도를 갖는 바람직한 컨포멀한 에칭을 제공할 수 있다. 또한, 플라즈마는 예를 들어 250 밀리토르(mT) 초과, 보다 바람직하게는 300mT 초과의 상대적으로 고압에서 제공될 수 있다. 일 실시예에서, 라디컬 라인 슬롯 안테나(RLSA, radial line slot antenna) 마이크로파 플라즈마 시스템은 제로 바이어스 전력으로 이용될 수 있다. 당업계에 공지된 바와 같이, 그러한 시스템은 플라즈마 챔버에 전력을 전달하는 마이크로파 설계를 사용하는 상부 전극의 사용을 통해 플라즈마를 점화시킬 수 있다. 따라서, 예시적인 일 실시예에서, 바이어스 전력이 없는 경우 RLSA 챔버에서 작동하는 마이크로파 전원이 제공된다.
본 명세서에 설명된 에칭 특징들은 다양한 기판 프로세싱 통합 애플리케이션들에 유용할 수 있음을 인식할 것이다. 본 명세서에 설명된 컨포멀한 선택적 에칭 기법을 이용할 수 있는 예시적인 기판 프로세싱 통합 애플리케이션들이 아래에 설명된다. 그러나, 개시된 에칭 기법은 이들 특정 애플리케이션들에 제한되지 않는다.
일 실시예에서, 에칭 기법은 실리콘 질화물 스페이서를 트리밍하는 프로세스에 이용될 수 있다. 예를 들어, 도 6a에 도시된 바와 같이, 하나 이상의 아래 놓인 층(605), 산화물 층(610), 및 비정질 실리콘 구조물(615) 및 실리콘 질화물 구조물(620)로 형성된 하드 마스크 구조물을 갖는 기판(600)이 제공된다. 하드 마스크 구조물 위에, 당업계에 공지된 바와 같이, 인-시튜 라디칼 보조 증착(iRad, in-situ radical assisted deposition) 실리콘 질화물 층이 형성되고 하드 마스크 구조물의 측벽들 상에 실리콘 질화물 스페이서들(625)를 제공하도록 프로세싱될 수 있다. 다음으로, 최종적인 원하는 두께로 실리콘 질화물 스페이서들(625)을 트리밍하기 위해, 본 명세서에 설명된 SF6/N2/O2 플라즈마 에칭 기법들이 이용될 수 있다. 이러한 방식으로, 실리콘 질화물 스페이서들(625)은 아래 놓인 산화물 층(610)에 선택도를 제공하면서 컨포멀한(등방성) 에칭으로 트리밍될 수 있다. 따라서, 에칭 후에 도 6b의 구조물이 발생할 수 있다. 도 6b에 도시된 바와 같이, 실리콘 질화물 스페이서들(625)은 아래 놓인 산화물 층(610)에 대해 선택적인 컨포멀한 에칭으로 원하는 두께로 트리밍되었다. 하나의 예시적인 실시예에서, 실리콘 질화물 스페이서들(625)는 에칭 전에 20 nm의 폭을 가질 수 있고, 단지 5 nm 이하의 산화물 층(610)만을 제거하면서 5 nm로 트리밍될 수 있다. 본 명세서에 제공된 치수들은 단지 예시적인 것이며, 본 명세서에 설명된 컨포멀한 실리콘 질화물 에칭 기법들은 다양한 다른 구조물들에 이용될 수 있음이 당업자들에 의해 인식될 것이다.
다른 애플리케이션에서, 개시된 SF6/N2/O2 플라즈마 에칭 프로세스는 예를 들어, 핀 전계 효과 트랜지스터(FinFET, fin field effect transistor) 프로세스와 같은(그러나 이에 제한되는 것은 아님) Fin 프로세스 애플리케이션에 사용될 수 있다. 도 7a에 도시된 바와 같이, 핀들(715)(예를 들어 FinFET의 Fin 활성 영역들과 같은)이 아래 놓인 층들(705) 상에 형성되는 기판(700)이 제공될 수 있다. 실리콘 질화물 하드 마스크(720)는 핀들(715) 위에 덮어 씌워질 수 있다. 도시된 바와 같이 산화물 층(710)이 제공될 수 있다. 본 명세서에 개시된 에칭 프로세스는 노출된 산화물 층(710)을 에칭하지 않고 핀들(715)을 드러내는데 이용될 수 있다. 보다 구체적으로, 핀들 위에 덮어 씌워진 실리콘 질화물 하드 마스크(720)는 도 7b에 도시된 바와 같이 노출된 산화물 층(710)까지 선택적으로 제거될 수 있다.
또 다른 애플리케이션에서, 본 명세서에 개시된 에칭 기법은 실리콘 나노시트 애플리케이션에 이용될 수 있다. 보다 구체적으로, 에칭 기법은 나노시트 공개 단계의 일부로서 사용될 수 있다. 예를 들어, 도 8a에 도시된 바와 같이, 기판(800)은 아래 놓인 층들(805), 산화물(810), 복수의 실리콘 나노시트들(815), 및 복수의 중간(intervening) 게르마늄 층들(820)을 가질 수 있다. 도시된 바와 같이, 복수의 실리콘 나노시트들(815) 및 중간 게르마늄 층들(820)은 실리콘 질화물 하드 마스크 층(825)으로 덮여질 수 있다. 실리콘 질화물 하드 마스크 층(825)은 예를 들어, 원자 층 증착에 의해 형성될 수 있다. 본 명세서에 개시된 SF6/N2/O2 플라즈마 에칭 프로세스는 도 8b에 도시된 바와 같은 실리콘 나노시트들(815)을 드러내도록 실리콘 질화물 하드 마스크 층(825)을 컨포멀하게 에칭하는데 사용될 수 있다. 또한, 실리콘 질화물 하드 마스크 층(825)의 에칭은 실리콘 나노시트들(815)에 대해 선택적일 수 있다. 이러한 방식으로, 컨포멀하고 선택적인 실리콘 질화물 에칭이 나노시트 프로세스 통합 흐름의 일부로서 제공된다.
언급된 바와 같이, 상기 설명된 애플리케이션들은 단지 예시적인 것이며, 많은 다른 프로세스 흐름들 및 애플리케이션들이 본 명세서에 개시된 에칭 기법들을 유리하게 이용할 수 있다는 것이 인식될 것이다.
도 8 및 도 9는 본 명세서에 설명된 플라즈마 에칭 기법들을 사용하기 위한 방법들을 예시한다. 도 8 및 도 9의 실시 예는 단지 예시적인 것이며 부가적인 방법은 본 명세서에 기술된 기술을 이용할 수 있음을 알 것이다. 또한, 설명된 단계들이 배타적인 것으로 의도되지 않기 때문에, 도 8 및 도 9에 도시된 방법들에 부가적인 프로세싱 단계들이 추가될 수 있다. 또한, 상이한 순서들이 발생할 수 있고 그리고/또는 다양한 단계들이 조합하여 또는 동시에 수행될 수 있기 때문에, 단계들의 순서는 도면들에 도시된 순서로 제한되지 않는다.
도 9에 도시된 바와 같이, 컨포멀한 선택적 실리콘 질화물 에칭 방법이 제공된다. 도 9에 도시된 바와 같이, 방법은 실리콘 질화물을 함유하는 제1 부분, 및 실리콘 및/또는 실리콘 산화물을 함유하는 제2 부분을 포함하는 워크피스를 제공하는 단계(905)를 포함한다. 방법은 높은 압력 및 제로 바이어스 전력에서 불소 함유 가스, 질소 함유 가스, 및 산소 함유 가스의 가스 혼합물을 사용하여 생성된 비-중합 마이크로파 플라즈마로 컨포멀한 선택적 에칭 프로세스를 수행하는 단계(910)를 더 포함하며, 가스 혼합물은 각각의 가스 대 가스 혼합물이 목표 비율로 있다. 방법은, 워크피스의 제2 부분에 비교하여 워크피스의 제1 부분의 목표 에칭 선택도를 유지하기 위하여 조작 변수들을 제어하는 단계(915)를 더 포함한다.
도 10에 도시된 바와 같이, 기판을 프로세싱하는 방법이 제공된다. 방법은 실리콘 질화물 층을 제공하는 단계(1005), 및 실리콘 질화물 층과 상이한 재료로 구성되는 제2 층을 제공하는 단계(1010)를 포함할 수 있다. 방법은 실리콘 질화물 층 및 제2 층을 불소 함유 가스, 질소 함유 가스, 및 산소 함유 가스의 사용을 포함하는 마이크로파 플라즈마 에칭 프로세스 처리하는 단계(1015)를 더 포함할 수 있다. 방법은 제2 층에 선택적인 실리콘 질화물 층의 컨포멀한 에칭을 제공하기 위해 플라즈마 에칭 프로세스의 마이크로파 전력 및 압력을 제어하는 단계(1020)를 더 포함할 수 있으며, 플라즈마 에칭 프로세스의 압력은 250 밀리토르 이상이다.
발명의 추가의 변형들 및 대안적인 실시예들은 이 설명을 고려하여 당업자들에게 명백할 것이다. 따라서, 이 설명은 단지 예시적인 것으로서 해석되어야 하며, 발명을 실행하는 방식을 당업자들에게 교시하기 위한 것이다. 도시되고 설명된 본 명세서의 발명의 형태들 및 방법은 현재 바람직한 실시예들로서 취해진 것임이 이해되어야 한다. 본 명세서에서 예시되고 설명된 것들을 대신하여 동등한 기술들이 대체될 수 있으며, 발명의 특정 피처들은 발명의 설명의 혜택을 얻은 후 당업자에게 명백한 바와 같이, 다른 피처들의 사용과 독립적으로 이용될 수 있다.
Claims (20)
- 컨포멀한 선택적 실리콘 질화물 에칭 방법에 있어서,
실리콘 질화물을 함유하는 제1 부분, 및 실리콘 및 실리콘 산화물 중 적어도 하나를 함유하는 제2 부분을 포함하는 워크피스를 제공하는 단계;
높은(elevated) 압력 및 제로 바이어스 전력에서 불소 함유 가스, 질소 함유 가스, 및 산소 함유 가스의 가스 혼합물을 사용하여 생성된 비-중합 마이크로파 플라즈마(non-polymerizing microwave plasma)로 상기 실리콘 질화물의 컨포멀한 선택적 에칭 프로세스를 수행하는 단계 ― 상기 가스 혼합물은 각각의 가스 대 상기 가스 혼합물이 목표 비율로 있으며, 상기 가스 혼합물은 SF6, N2, 및 O2를 포함하고, 상기 가스들은 부피 기준으로 O2 > N2 > SF6의 상대 가스 비율로 제공됨 ― ; 및
상기 워크피스의 상기 제2 부분과 비교하여 상기 워크피스의 상기 제1 부분의 목표 에칭 선택도를 유지하기 위하여 조작 변수들을 제어하는 단계
를 포함하는, 컨포멀한 선택적 실리콘 질화물 에칭 방법. - 제1항에 있어서,
상기 컨포멀한 선택적 에칭 프로세스는 실리콘 질화물 스페이서를 트리밍하는 데 사용되는 것인, 컨포멀한 선택적 실리콘 질화물 에칭 방법. - 제1항에 있어서,
상기 컨포멀한 선택적 에칭 프로세스는 나노시트를 드러내는(reveal) 데 사용되는 것인, 컨포멀한 선택적 실리콘 질화물 에칭 방법. - 제1항에 있어서,
상기 컨포멀한 선택적 에칭 프로세스는 Fin을 드러내는 데 사용되는 것인, 컨포멀한 선택적 실리콘 질화물 에칭 방법. - 제4항에 있어서,
상기 Fin은 FinFET의 일부인 것인, 컨포멀한 선택적 실리콘 질화물 에칭 방법. - 실리콘 질화물 층 및 제2 층을 포함하는 기판을 프로세싱하는 방법에 있어서,
상기 실리콘 질화물 층을 제공하는 단계;
상기 실리콘 질화물 층과 상이한 재료로 구성되는 상기 제2 층을 제공하는 단계;
상기 실리콘 질화물 층 및 상기 제2 층을, 제로 바이어스 전력에서 불소 함유 가스, 질소 함유 가스, 및 산소 함유 가스를 사용하여 생성된 마이크로파 플라즈마 에칭 프로세스 처리하는 단계 ― 상기 마이크로파 플라즈마 에칭 프로세스의 가스 혼합물은 SF6, N2, 및 O2 가스들을 포함하고, SF6, N2, 및 O2 가스들은 부피 기준으로 O2 > N2 > SF6의 상대 가스 비율로 제공됨 ― ; 및
상기 제2 층에 선택적인 상기 실리콘 질화물 층의 컨포멀한 에칭을 제공하기 위해 상기 플라즈마 에칭 프로세스의 마이크로파 전력 및 압력을 제어하는 단계 ― 상기 플라즈마 에칭 프로세스의 압력은 250 밀리토르 이상임 ―
를 포함하는, 실리콘 질화물 층 및 제2 층을 포함하는 기판을 프로세싱하는기판을 프로세싱하는 방법. - 삭제
- 제6항에 있어서,
상기 제2 층은 실리콘 또는 실리콘 산화물로 구성되는 것인, 실리콘 질화물 층 및 제2 층을 포함하는 기판을 프로세싱하는 방법. - 제8항에 있어서,
상기 실리콘 질화물 층의 컨포멀한 에칭은 실리콘 질화물 스페이서를 트리밍하는 데 사용되는 것인, 실리콘 질화물 층 및 제2 층을 포함하는 기판을 프로세싱하는 방법. - 삭제
- 제8항에 있어서,
상기 실리콘 질화물 층의 컨포멀한 에칭은 핀을 드러내는 데 또는 나노시트를 드러내는 데 사용되는 것인, 실리콘 질화물 층 및 제2 층을 포함하는 기판을 프로세싱하는 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201762582733P | 2017-11-07 | 2017-11-07 | |
| US62/582,733 | 2017-11-07 | ||
| US201862627561P | 2018-02-07 | 2018-02-07 | |
| US62/627,561 | 2018-02-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190051881A KR20190051881A (ko) | 2019-05-15 |
| KR102419055B1 true KR102419055B1 (ko) | 2022-07-07 |
Family
ID=66327601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180136071A KR102419055B1 (ko) | 2017-11-07 | 2018-11-07 | 다른 재료들에 선택적인 컨포멀한 에칭 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10699911B2 (ko) |
| KR (1) | KR102419055B1 (ko) |
| TW (1) | TWI767085B (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11527543B2 (en) * | 2020-06-30 | 2022-12-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Polysilicon removal in word line contact region of memory devices |
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| US20070278586A1 (en) | 2006-05-31 | 2007-12-06 | International Business Machines Corporation | CMOS structure and method for fabrication thereof using multiple crystallographic orientations and gate materials |
| US20150249017A1 (en) | 2014-03-03 | 2015-09-03 | Tokyo Electron Limited | Spacer material modification to improve k-value and etch properties |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5431772A (en) | 1991-05-09 | 1995-07-11 | International Business Machines Corporation | Selective silicon nitride plasma etching process |
| US8187486B1 (en) | 2007-12-13 | 2012-05-29 | Novellus Systems, Inc. | Modulating etch selectivity and etch rate of silicon nitride thin films |
| US8501630B2 (en) | 2010-09-28 | 2013-08-06 | Tokyo Electron Limited | Selective etch process for silicon nitride |
| US8999856B2 (en) * | 2011-03-14 | 2015-04-07 | Applied Materials, Inc. | Methods for etch of sin films |
| JP2014096553A (ja) * | 2012-10-09 | 2014-05-22 | Tokyo Electron Ltd | プラズマ処理方法、及びプラズマ処理装置 |
| US8956980B1 (en) | 2013-09-16 | 2015-02-17 | Applied Materials, Inc. | Selective etch of silicon nitride |
| JP2015228433A (ja) * | 2014-06-02 | 2015-12-17 | 東京エレクトロン株式会社 | エッチング方法 |
| US11469079B2 (en) * | 2017-03-14 | 2022-10-11 | Lam Research Corporation | Ultrahigh selective nitride etch to form FinFET devices |
-
2018
- 2018-11-01 US US16/178,144 patent/US10699911B2/en active Active
- 2018-11-05 TW TW107139095A patent/TWI767085B/zh active
- 2018-11-07 KR KR1020180136071A patent/KR102419055B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20190139779A1 (en) | 2019-05-09 |
| TW201931464A (zh) | 2019-08-01 |
| US10699911B2 (en) | 2020-06-30 |
| KR20190051881A (ko) | 2019-05-15 |
| TWI767085B (zh) | 2022-06-11 |
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|---|---|---|---|
| A201 | Request for examination | ||
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| E902 | Notification of reason for refusal | ||
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