KR102414959B1

KR102414959B1 - 인쇄회로기판 제조방법

Info

Publication number: KR102414959B1
Application number: KR1020180044603A
Authority: KR
Inventors: 정광춘; 문병웅; 김수한; 하성인
Original assignee: 주식회사 잉크테크
Priority date: 2017-04-18
Filing date: 2018-04-17
Publication date: 2022-07-05
Also published as: KR20180117550A; WO2018194367A1; TWI768029B; TW201842831A

Abstract

본 발명은 인쇄회로기판 제조방법에 관한 것으로서, 본 발명에 따른 인쇄회로기판 제조방법은 베이스 기재에 제1전도성 물질로 박리층을 형성하는 박리층 형성단계; 상기 박리층 상에 상기 제1전도성 물질과 상이한 제2전도성 물질로 회로패턴을 형성하는 회로패턴 형성단계; 상기 회로패턴이 형성된 박리층 상에 절연 수지층을 형성하는 수지층 형성단계; 상기 박리층으로부터 상기 베이스 기재를 박리시켜 제거하는 베이스 기재 박리단계; 및 상기 제1전도성 물질만 용해할 수 있는 선택적 에칭액을 이용해 상기 박리층을 제거하는 박리층 제거단계;를 포함하는 것을 특징으로 한다.

Description

인쇄회로기판 제조방법{MANUFACTURING METHOD OF PRINTED CIRCUIT BOARD}

본 발명은 인쇄회로기판 제조방법에 관한 것으로서, 보다 상세하게는 박리층을 제거하는 과정에서 회로패턴의 손상을 방지할 수 있는 인쇄회로기판 제조방법에 관한 것이다.

일반적으로, 동박회로를 절연층의 표면에 돌출시켜 형성하는 것보다 절연층 속에 매립할 경우 동박의 폭과 피치를 감소시킬 수 있어서, 미세회로 패턴을 구현하는데에는 임베디드 트레이스 기판(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 사용되고 있다.

첨부도면 중, 도 1은 종래 ETS 공법을 이용한 인쇄회로기판 제조방법을 나타낸 도면이다.

도 1의 (a)는 디태처블 코어(detachable core)를 나타낸 것으로서, 디태처블 코어(100)는 지지체역할을 하는 코어(100a)와, 코어(100a) 위에 접합된 캐리어동박(100b)과, 캐리어동박(100b) 상에 접합된 베이스동박(100c)을 포함하며, 상기 베이스동박(100c)은 접착제에 의해 캐리어동박(100b)에 임시적으로 접착되며, 약간의 물리적인 힘을 가하면 캐리어동박(100b)으로부터 분리될 수 있다. 여기서, 상기 코어(100a)와 캐리어동박(100b)은 동박적층판(CCL; Copper Clad Laminate)이 이용될 수 있다.

도 1의 (b)에 도시된 바와 같이, 디태처블 코어(100)의 베이스동박(100c) 상에는, 회로패턴(110,150)과 절연층(130,160)으로 구성된 빌드업층이 형성되면서, 회로패턴(110,150)이 절연층(130,160) 속에 매립된 형태의 인쇄회로기판이 빌드업층의 양면에 각각 제조된다.

이어, 도 1의 (c)에 도시된 바와 같이, 캐리어동박(100b)으로부터 베이스동박(100c)을 벗겨내어 빌드업층으로부터 디태처블 코어(100)를 분리하면, 한 번의 제조공정을 통해 상하 두 개의 회로기판을 얻게 된다.

또한, 도 1의 (d)에 도시된 바와 같이, 에칭을 실시하여 베이스동박(100c)을 제거하면, 절연층(130)에 매립된 형태의 회로기판이 형성되며, 베이스동박(110c)을 제거한 면에는 회로패턴(110)이 노출된다.

하지만, 상기 디태처블 코어(100)는 캐리어동박(100b)으로부터 베이스동박(100c)을 쉽게 벗겨내기 위해, 접착제를 도포하는 공정과, 접착제 위에 캐리어동박을 적층하는 공정 및 라미네이팅 공정이 요구되므로, 제조단가가 상승하게 된다.

또한, 빌드업층에 붙어있는 베이스동박(100c)은 회로패턴(110)과 동일한 구리 재질로 이루어져 있으며, 상기 베이스동박(100c)을 에칭과 같은 화학적인 방법으로 제거하는 과정에서 회로패턴(110)이 에칭액에 노출되는 문제가 있다.

상기와 같은 종래 기술의 경우에는, 베이스동박(100c)을 에칭하는 과정에서 회로패턴이 함께 식각되는 것을 피할 수 없으며, 결국 회로패턴이 절연층의 표면보다 약간 함몰되는 리세스(recess) 형태를 이루게 된다. 즉, 리세스 깊이(recess depth) 불량이 발생하게 된다.

특히, 종래기술에 따라 ETS 공법을 적용하여 반도체 칩의 인터커넥션 패드를 제작한 경우, 패드가 절연층 표면을 기준으로 안쪽으로 리세스되며, 이는 전자부품 패키지 공정 중, 반도체 다이와 BOL(Bump on Lead)을 접합하는 과정에서 솔더 접합이 되지 않는 불량(non-wet issue)을 유발하게 되므로, 제조공정의 수율이 낮아지게 된다.

특허문헌 1. 공개특허 10-2017-0031271 (2017.03.21)

따라서, 본 발명의 목적은 이와 같은 종래의 문제점을 해결하기 위한 것으로서, 박리층을 제거하는 과정에서 회로패턴의 손상을 방지할 수 있는 인쇄회로기판 제조방법을 제공함에 있다.

상기 목적은, 본 발명에 따라, 베이스 기재에 제1전도성 물질로 박리층을 형성하는 박리층 형성단계;와, 상기 박리층 상에 제2전도성 물질로 회로패턴을 형성하는 회로패턴 형성단계;와, 상기 회로패턴이 형성된 박리층 상에 절연 수지층을 형성하는 수지층 형성단계;와, 상기 박리층으로부터 상기 베이스 기재를 박리시켜 제거하는 베이스 기재 박리단계; 및 상기 박리층을 제거하는 박리층 제거단계;를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법에 의해 달성된다.

여기서, 상기 박리층으로부터 상기 베이스 기재를 박리시키기 위한 박리 강도는 10 gf/㎝ 내지 100 gf/㎝ 로 설정되는 것이 바람직하다.

또한, 상기 박리층과 회로패턴은 서로 다른 재질의 전도성 물질로 형성되는 것이 바람직하다.

또한, 상기 박리층 제거단계에서는 상기 박리층만 용해할 수 있는 에칭액 조성물을 이용해 박리층을 제거하는 것이 바람직하다.

또한, 상기 박리층은 은(Ag)으로 형성되고, 상기 회로패턴은 구리(Cu)로 형성되는 것이 바람직하다.

또한, 상기 베이스 기재는 수지층의 적어도 일면에 동박이 적층된 동박적층필름(Copper Clad Laminate)으로 이루어지는 것이 바람직하다.

또한, 상기 박리층 형성단계에서는, 상기 동박적층필름의 동박 상에 은(Ag)을 코팅하여 박리층을 형성하는 것이 바람직하다.

본 발명에 따르면, 박리층을 제거하는 과정에서 회로패턴의 손상을 방지할 수 있는 인쇄회로기판 제조방법이 제공된다.

도 1은 종래 ETS 공법을 이용한 인쇄회로기판 제조방법을 나타낸 도면이다.
도 2는 본 발명의 제1실시예에 따른 인쇄회로기판 제조방법의 순서도이고,
도 3은 본 발명의 제1실시예에 따른 인쇄회로기판 제조방법의 공정단계별 단면도이고,
도 4는 본 발명의 제2실시예에 따른 인쇄회로기판 제조방법의 공정단계별 단면도,
도 5는 본 발명에 따른 박리 강도의 시험을 위한 회로기판의 제조과정을 나타낸 단면도,
도 6은 본 발명에 의해 제조된 박리층의 박리 강도를 나타낸 시험예이고,
도 7은 본 발명에 따른 박리층 제거단계 이후 회로패턴의 단면을 나타낸 확대사진이다.

설명에 앞서, 여러 실시예에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1실시예에서 설명하고, 그 외의 실시예에서는 제1실시예와 다른 구성에 대해서 설명하기로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 제1실시예에 따른 인쇄회로기판 제조방법에 대하여 상세하게 설명한다.

첨부도면 중, 도 2는 본 발명의 제1실시예에 따른 인쇄회로기판 제조방법의 순서도이고, 도 3은 본 발명의 제1실시예에 따른 인쇄회로기판 제조방법의 공정단계별 단면도이다.

상기 도면에서 도시하는 바와 같은 본 발명의 제1실시예에 따른 인쇄회로기판 제조방법은 박리층 형성단계(S10)와, 회로패턴 형성단계(S20)와, 수지층 형성단계(S30)와, 베이스 기재 박리단계(S40) 및 박리층 제거단계(S50)를 포함한다.

상기 박리층 형성단계(S10)에서는, 도 3의 (a)에 도시된 바와 같이, 베이스 기재(10)의 일면에 은(Ag) 재질의 제1전도성 물질을 코팅하여 박리층(20)을 형성한다. 상기 박리층(20)은 그라비어 인쇄(gravure printing), 스크린 프린팅(screen printing), 슬롯다이 코팅(slot die coating), 스핀코팅(spincoating), 딥코팅(dip coating), 스프레이 코팅(spray coating) 등에 의해 형성될 수 있다.

한편, 본 실시예에서는 제1전도성 물질이 은(Ag) 재질로 구성되는 것으로 예를 들어 설명하였으나, 철, 구리, 알루미늄, 니켈, 납, 아연, 주석, 금 티타늄 등과 같이 전기전도율이 우수한 금속 중 어느 하나로 구성될 수 있다.

상기 회로패턴 형성단계(S20)에서는, 도 3의 (b)에 도시된 바와 같이, 상기 박리층(20) 상에 상기 제1전도성 물질과 상이한 구리(Cu) 재질의 제2전도성 물질로 회로패턴(30)을 형성한다. 여기서, 상기 회로패턴(30)은 다양한 방식의 차감공법(subtractive process) 또는 부가법(additive process)을 통해 형성될 수 있다.

본 실시예에서는, 상기 제2전도성 물질이 구리(Cu)로 구성되는 것으로 예를 들어 설명하였으나 이에 제한하는 것은 아니며, 상기 제2전도성 물질은 은, 철, 알루미늄, 니켈, 납, 아연, 주석, 금 티타늄 등과 같이 전기전도율이 우수한 금속 중, 제1전도성 물질을 용해시키는 과정에서 제2전도성 물질이 용해되지 않을 수 있는 재질로 구성될 수 있다.

상기 수지층 형성단계(S30)에서는, 도 3의 (c)에 도시된 바와 같이, 상기 회로패턴(30)이 형성된 박리층(20) 상에 수지층(40)을 형성하여, 상기 수지층(40)이 박리층(20) 상에 형성된 회로패턴(30)을 감싸도록 할 수 있다. 상기 수지층(40)으로는 에폭시(Epoxy), 우레탄(Urethane), 에스테르 레진(Ester resin)과 같은 폴리머(Polymer)나, 광경화 수지(UV curable resin) 또는 섬유질(fiber)이 보강된 프리프레그(PREPREG; Preimpregnated Materials) 등이 사용될 수 있다. 일 예로, 상기 수지층 형성단계(S30)에서는, 상기 회로패턴(30)이 형성된 박리층(20) 상에 경화되지 않은 상태의 프리프레그 수지를 도포하고, 압력을 가하여 접합시킨 후 열을 가하여 경화된 수지층(40)을 형성할 수 있으며, 열과 압력을 제공하는 핫프레스 공정을 통해 접합과 동시에 경화가 이루어지도록 하는 것도 가능하다.

한편, 인쇄회로기판이 투명디스플레이에 적용되는 경우에는, 경화 후 투과도가 높은 레진을 이용해 수지층(40)을 형성하는 것이 바람직할 것이다.

본 실시예에서는 설명의 편의를 위해 단층구조의 회로패턴(30)을 형성하는 것으로 예를 들어 설명하였으나, 필요에 따라 상기 회로패턴 형성단계(S20)와 수지층 형성단계(S30)를 반복하면서 다층구조의 회로패턴(30)을 형성하는 것도 가능할 것이다.

상기 베이스 기재 박리단계(S40)에서는, 상기 박리층(20)으로부터 상기 베이스 기재(10)를 박리시켜 제거한다. 이때, 상기 박리층(20)으로부터 상기 베이스 기재(10)를 박리시키기 위한 박리 강도는 10 gf/㎝ 내지 100 gf/㎝ 로 설정되는 것이 바람직하다.

구체적으로, 상기 베이스 기재 박리단계(S40)는, 도 3의 (d)에 도시된 바와 같이, 베이스 기재(10)를 박리층(20)으로부터 분리하는 것으로서, 상기 박리층(20)으로부터 상기 베이스 기재(10)를 박리시키기 위한 박리 강도는 베이스 기재(10)를 사람 손으로 용이하게 박리할 수 있는 정도로 설정되어야 한다.

본 실시예에서 상기 박리 강도는, 베이스 기재 박리단계(S40)에서 박리층(20)으로부터 용이하게 박리할 수 있어야 하기 때문에 과도하게 높은 것은 문제가 되지만, 회로패턴 형성단계(S20)나 수지층 형성단계(S30)에서 임의로 박리되지 않을 정도는 유지해야 한다.

이와 같은 관점에서, 상기 박리 강도는, 10 gf/㎝ 내지 100 gf/㎝ 인 것이 바람직하고, 20 gf/㎝ 내지 40 gf/㎝ 인 것이 보다 바람직하다. 상기 박리층(20)으로부터 상기 베이스 기재(10)를 박리시키기 위한 박리 강도가 10 gf/㎝ 미만인 경우에는 반송시나 가공시에 베이스 기재(10)가 임의로 박리될 우려가 있고, 박리 강도가 100 gf/㎝ 를 초과하는 경우에는 베이스 기재 박리단계(S40)에서 베이스 기재(10)가 용이하게 박리되지 않을 우려가 있다.

한편, 상기 박리 강도는 JIS C6481에서 규정하는 90도 박리 강도 측정 방법에 준거하여 측정한다.

상기 베이스 기재 박리단계(S40)를 통해 베이스 기재(10)를 박리층(20)으로부터 박리하고 나면, 박리층 제거단계(S50)를 통해 박리층(20)을 제거한다.

구체적으로, 상기 박리층 제거단계(S50)에서는, 도 3의 (e)에 도시된 바와 같이 은(Ag) 재질의 제1전도성 물질로 이루어진 박리층(20)만 용해할 수 있는 에칭액 조성물을 이용해 박리층(20)을 용해시켜 제거한다. 특히, 박리층(20)을 용해시키는 과정에서 에칭액 조성물에 노출되는 구리(Cu) 재질의 제2전도성 물질은 용해되지 않기 때문에, 박리층(20) 제거과정에서 회로패턴(30)이 손상되는 것을 방지할 수 있다.

이와 같이 박리층(20)과 회로패턴(30)을 서로 다른 재질로 구성하고, 박리층(20)만 용해시켜 제거하면, 회로패턴(30)의 리세스 깊이(recess depth) 불량을 방지할 수 있다. 또한, 회로패턴(30)의 노출면이 수지층(40)의 표면과 동일면을 이루게 되므로, 반도체 다이와 BOL(Bump on Lead)을 접합하는 과정에서 솔더 접합이 되지 않는 젖음성 불량(non-wet issue)을 예방할 수 있다.

다음으로 본 발명의 제2실시예에 따른 인쇄회로기판 제조방법에 대하여 설명한다.

첨부도면 중, 도 4는 본 발명의 제2실시예에 따른 인쇄회로기판 제조방법의 공정단계별 단면도이다.

상기 도면에서 도시하는 바와 같은 본 발명의 제2실시예에 따른 인쇄회로기판 제조방법에서는, 베이스 기재(10)가 절연층(10a)의 양면에 동박(10b)이 적층된 동박적층필름(Copper Clad Laminate)으로 이루어지고, 박리층 형성단계(S10)와, 회로패턴 형성단계(S20)와, 수지층 형성단계(S30)와, 베이스 기재 박리단계(S40) 및 박리층 제거단계(S50)를 통해 상기 베이스 기재(10)의 양면에 회로기판을 각각 형성하는 것으로 예를 들어 설명한다.

상기 박리층 형성단계(S10)에서는, 도 4의 (a)에 도시된 바와 같이, 절연층(10a)의 양면에 마련된 동박(10b) 상에 은(Ag) 재질의 제1전도성 물질을 코팅하여 박리층(20)을 형성한다. 이러한 박리층(20)은 제1실시예와 마찬가지로 다양한 코팅법에 의해 형성될 수 있다. 또한, 상기 제1전도성 물질은 은(Ag) 이외에도, 철, 구리, 알루미늄, 니켈, 납, 아연, 주석, 금 티타늄 등과 같이 전기전도율이 우수한 금속 중 어느 하나로 구성될 수 있다.

상기 회로패턴 형성단계(S20)에서는, 상기 박리층(20) 상에 상기 제1전도성 물질과 상이한 구리(Cu) 재질의 제2전도성 물질로 회로패턴(30)을 형성한다. 본 실시예에서는, 상기 제2전도성 물질이 구리(Cu)로 구성되는 것으로 예를 들어 설명하였으나, 이에 제한하는 것은 아니며, 상기 제2전도성 물질은 은, 철, 알루미늄, 니켈, 납, 아연, 주석, 금 티타늄 등과 같이 전기전도율이 우수한 금속 중 제1전도성 물질과 상이한 재질로 구성될 수 있다.

상기 회로패턴 형성단계(S20)에서는 다양한 방식의 차감공법(subtractive process) 또는 부가법(additive process)을 통해 회로패턴(30)을 형성할 수 있다. 일 예로, 상기 회로패턴 형성단계(S20)는 SAP(Semi Additive Process) 방식으로 회로패턴(30)을 형성하기 위하여, 감광층 형성단계(S21)와, 노광 및 현상단계(S22)와, 도금단계(S23) 및 감광층 제거단계(S24)를 포함할 수 있다. 상기 감광층 형성단계(S21)에서는 도 4의 (b)에 도시된 바와 같이, 상기 박리층(20) 상에 감광성물질을 도포하여 감광층(31)을 형성하고, 상기 노광 및 현상단계(S22)에서는 도 4의 (c)에 도시된 바와 같이, 감광층(31)에 박리층(20)이 선택적으로 노출되는 패턴홈(32)을 형성한다. 따라서, 회로를 형성하고자 하는 패턴에 맞추어 박리층(20)이 감광층(31)의 패턴홈(32)을 통하여 선택적으로 노출된다. 상기 도금단계(S23)에서는 도 4의 (d)에 도시된 바와 같이, 패턴홈(32)의 내부에 제2전도성 물질을 도금하여 회로패턴(30)을 형성한다. 이때, 제2전도성 물질은 전기 전도도가 매우 높은 구리로 마련하는 것이 바람직하다. 제2전도성 물질은 도금과정에서 패턴홈(32)을 통하여 노출된 박리층(20)이 전극역할을 하게 되므로 패턴홈(32)에 충진될 수 있다. 상기 감광층 제거단계(S24)에서는 도 4의 (e)에 도시된 바와 같이, 패턴홈(32)에 충진된 제2전도성 물질을 제외한 감광층(31)을 제거함으로써, 회로패턴(30)을 형성할 수 있다.

상기 수지층 형성단계(S30)에서는, 도 4의 (f)에 도시된 바와 같이, 상기 회로패턴(30)이 형성된 박리층(20) 상에 수지층(40)을 형성하여, 상기 수지층(40)이 박리층(20) 상에 형성된 회로패턴(30)을 감싸도록 할 수 있다. 상기 수지층(40)으로는 레진(resin), 에폭시 수지 또는 섬유질(fiber)이 보강된 프리프레그(PREPREG; Preimpregnated Materials) 등이 사용될 수 있다. 구체적으로, 상기 수지층 형성단계(S30)에서는, 상기 회로패턴(30)이 형성된 박리층(20) 상에 경화되지 않은 상태의 프리프레그 수지를 도포하고, 압력을 가하여 접합시킨 후 열을 가하여 경화된 수지층(40)을 형성할 수 있으며, 열과 압력을 제공하는 핫프레스 공정을 통해 접합과 동시에 경화가 이루어지도록 하는 것도 가능하다.

상기 베이스 기재 박리단계(S40)에서는, 도 4의 (g)에 도시된 바와 같이, 박리층(20)으로부터 상기 베이스 기재(10)를 박리시켜 제거한다. 이때, 상기 박리층(20)으로부터 상기 베이스 기재(10)를 박리시키기 위한 박리 강도는 10 gf/㎝ 내지 100 gf/㎝ 로 설정되는 것이 바람직하다.

구체적으로, 상기 베이스 기재 박리단계(S40)는, 베이스 기재(10)를 박리층(20)으로부터 분리하는 것으로서, 상기 박리층(20)으로부터 상기 베이스 기재(10)를 박리시키기 위한 박리 강도는 베이스 기재(10)를 사람 손으로 용이하게 박리할 수 있는 정도로 설정되어야 한다.

상기 베이스 기재 박리단계(S40)를 통해 베이스 기재(10)를 박리층(20)으로부터 박리하고 나면, 한 번의 제조공정을 통해 두 개의 인쇄회로기판을 제조할 수 있으며, 이후, 박리층 제거단계(S50)를 통해 각 인쇄회로기판에 부착되어 있는 박리층(20)을 제거한다.

구체적으로, 상기 박리층 제거단계(S50)에서는, 도 4의 (h)에 도시된 바와 같이, 은(Ag) 재질의 제1전도성 물질로 이루어진 박리층(20)만 용해할 수 있는 에칭액 조성물을 이용해 박리층(20)을 용해시켜 제거한다. 특히, 박리층(20)을 용해시키는 과정에서 에칭액 조성물에 노출되는 구리(Cu) 재질의 제2전도성 물질은 용해되지 않기 때문에, 박리층(20) 제거과정에서 회로패턴(30)이 손상되는 것을 방지할 수 있다.

이와 같이 박리층(20)과 회로패턴(30)을 서로 다른 재질로 구성하고, 박리층(20)만 용해시켜 제거하면, 회로패턴(30)의 리세스 깊이(recess depth) 불량을 방지할 수 있다. 또한, 회로패턴(30)의 노출면이 수지층(40)의 표면과 동일면을 이루게 되므로, 반도체 다이와 BOL(Bump on Lead)을 접합하는 과정에서 솔더 접합이 되지 않는 불량(non-wet issue)을 예방할 수 있다.

한편, 시험예를 통하여 상기와 같은 본 실시예에 따른 박리층과 베이스 기판의 박리 강도에 대하여 더욱 상세하게 설명하고자 한다. 이러한 시험예는 오로지 본 발명을 예시하기 위한 것으로, 본 발명의 범위가 이들 시험예에 의해 제한되는 것은 아니다.

<시험예 1> 박리 강도 시험

1) 도 5의 (a)와 같이 절연층(10a)의 일면에 구리(Cu) 박막(10b)이 18㎛의 두께로 형성된 베이스 기재(10)의 동박(10b)상에 0.3㎛의 두께로 은(Ag) 박리층(20)을 코팅한다.

2) 도 5의 (b)와 같이 은(Ag) 박리층(20) 상에 구리 회로패턴(30)층을 15㎛의 두께로 도금한다.

3) 도 5의 (c)와 같이 회로패턴(30)층의 표면을 소프트 에칭한다.

4) 도 5의 (d)와 같이 회로패턴(30)층 상에 프리프레그를 적층하고 압력과 열을 제공하여 수지층(40)을 형성한다.

5) 도 5의 (e)와 같이 박리층(20)으로부터 베이스 기재(10)를 박리하면, 베이스 기재(10)의 동박(10b) 상에 형성되어 있던 박리층(20)이 회로패턴(30)층 측으로 전이된다.

6) 도 5의 (f)와 같이 박리층(20)의 노출된 표면에 20㎛의 두께로 구리(Cu) 시편층(50)을 형성한다.

7) 상기와 같은 공정을 통해, 동일한 회로기판을 2개를 제작한 뒤, 도 5의 (g)와 같이 박리층(20)으로부터 시편층(50)을 박리시키면서 박리 강도를 측정한 결과, 도 6의 그래프와 같이 최대 0.028kgf/cm, 최소 0.020kgf/cm으로 측정되었다.

<시험예 2> 리세스 깊이 시험

1) 도 4의 (a)를 참조하여, 절연층(10a)의 일면에 구리(Cu) 박막(10b)이 18㎛의 두께로 형성된 베이스 기재(10)의 동박(10b)상에 0.3㎛의 두께로 은(Ag) 박리층(20)을 코팅한다.

2) 도 4의 (b)와 같이 은(Ag) 박리층(20) 상에 15㎛의 두께로 감광층(31)을 도포한다.

3) 도 4의 (c)와 같이 노광 및 현상 공정을 통해 감광층(31) 상에 패턴홈(32)을 형성한다.

4) 도 4의 (d)와 같이 도금공정을 통해 패턴홈(32) 내에 13㎛의 두께로 구리 충진하여 회로패턴(30)을 형성한다.

5) 도 4의 (e)와 같이 감광층(31)을 제거한다.

6) 도 4의 (f)와 같이 회로패턴(30)이 형성된 박리층(20) 상에 프리프레그를 적층하고 압력과 열을 제공하여 수지층(40)을 형성한다.

7) 도 4의 (g)와 같이 박리층(20)으로부터 베이스 기재(10)를 박리하면, 베이스 기재(10)의 동박(10b) 상에 형성되어 있던 박리층(20)이 회로패턴(30)층 측으로 전이된다.

8) 이어, 도 4d의 (h)와 같이 은(Ag)재질의 박리층(20)만 용해할 수 있는 에칭액 조성물을 이용하여 회로패턴(30) 측으로 전이된 박리층(20)을 용해시키면, 도 7과 같이 구리(Cu) 재질의 회로패턴(30)이 손상되지 않음을 확인할 수 있다.

이하에서는, 본 발명에 사용되는 에칭액 조성물에 대하여 설명하기로 한다.

본 발명에 사용되는 은 또는 은 합금 또는 은 화합물의 선택적 에칭액 조성물로서는, 당 출원인의 특허등록 10-0712879에 기재된 암모늄 화합물과 산화제를 포함하는 에칭액 조성물을 사용할 수도 있고; 산화성 기체 또는 과산화물 또는 과산소산 등의 산화제와, 알리파틱 아민 또는 아로마틱 아민 또는 알카놀 아민 또는 암모늄 화합물과, 킬레이트제, 소포제, 습윤제, pH 조절제 및 이외에 에칭액의 에칭 성능을 향상 시키기 위해 선택되는 1종 이상의 첨가제와, 물을 포함하는 선택적 에칭액 조성물을 사용할 수도 있다. 선택적 에칭액의 각 구성에 대해서는 이하에서 구체적으로 설명하기로 한다.

에칭액 조성물에 포함되는 산화제(Oxidizing agent)는 박리층 표면의 은 재질을 산화시키는 역할을 한다. 종래의 기술은 질산, 염산, 황산, 인산, 질산철, 염화철, 황산철, 인산철 등을 사용하는 에칭액 조성물 등이 개시 되었다. 그러나 이러한 에칭액 조성물들은 구리, 니켈, 크롬 등의 금속을 산화 및 해리시키는 물질로써 은 만을 선택적으로 에칭하고자 하는 회로의 에칭액으로는 적합하지가 않다.

상기 산화제는 공기, 산소, 오존 등과 같은 산화성 기체, 과붕산나트륨(Sodium perborate), 과산화수소(Hydrogen peroxide), 비스무트산나트륨(Sodium bismuthate), 과탄산소다(Sodium percarbonate), 과산화벤조일(Benzoyl peroxide), 과산화칼륨(Potassium peroxide), 과산화나트륨(Sodium peroxide) 등과 같은 과산화물(Peroxides), 포름산(Formic acid), 과초산(Peroxyacetic acid), 과산화벤조산(Perbenzoic acid), 3-클로로과산화벤조산(3-Chloroperoxybenzoic acid), 트라이메틸아세틱산(Trimethylacetic acid) 등과 같은 과산소 산(Peroxy acid) 및 과황산칼륨(Potassium persulfate)을 사용하며 이러한 산화제를 사용할 때는 최소한 하나 이상의 산화제를 혼합하여 사용하는 것이 바람직하다.

상기 산화제는 은 또는 은 합금 또는 은 화합물의 에칭액 조성물 총 중량에 대하여 1 ~ 30 중량%, 보다 바람직하게는 5 ~ 18 중량%로 포함되는 것이 좋다. 상기 산화제는 1 중량% 미만일 경우 에칭 속도가 느리고 완벽한 에칭이 이루어지지 않아서 대량의 은 잔사가 발생할 수 있다. 은 잔사는 회로와 회로 사이에 존재하면 쇼트가 발생하여 제품 불량의 원인이 되며 느린 에칭속도는 생산성에 영향을 준다. 30 중량%를 초과할 경우는 노출된 박리층의 에칭 속도는 빠르지만 회로층 밑에 존재하는 박리층에 영향을 주어 과도한 언더컷 현상이 발생하게 된다. 이러한 언더컷 현상은 회로층의 부착력에 영향을 주는 인자이므로 발생을 억제하는 것이 바람직하다.

상기 은 또는 은 합금 또는 은 화합물의 에칭액 조성물에 포함되는 알리파틱 아민(Aliphatic amine) 또는 아로마틱 아민(Aromatic amine) 또는 알카놀 아민(Alkanol amine) 또는 암모늄 화합물은 박리층에서 산화된 은을 해리시키는 역할을 한다. 산화제에 의한 산화반응과 알리파틱 또는 아로마틱 아민에 의한 해리반응을 통하여 은 또는 은 합금 또는 은 화합물만을 선택적으로 에칭하는 것이 가능하다. 상기 설명한 것과 같이 기존의 에칭액 조성물에 들어가는 질산, 염산, 황산, 인산, 질산철, 염산철, 황산철, 인산철 등은 한 물질이 주 식각제로써 구리와 반응하여 산화 및 해리가 동시에 일어난다. 하지만 본 발명의 에칭액은 각각의 두 물질이 산화와 해리 반응을 담당하고 산화 된 은과 알리파틱 또는 아로마틱 아민 또는 알카놀 아민 또는 암모늄 화합물의 해리반응이 구리 해리 반응보다 더 격렬하게 진행되어 은 또는 은 합금 또는 은 화합물로 형성된 박리층만을 선택적으로 에칭하게 된다.

상기 알리파틱 또는 아로마틱 아민 또는 알카놀 아민 또는 암모늄 화합물은 에틸아민(Ethylamine), 프로필아민(Propylamine), 이소프로필아민(Isopropylamine), n-부틸아민(n-Butylamine), 이소부틸아민(Isobutylamine), sec-부틸아민(sec-Butylamine), 디에틸아민(Diethylamine), 피페리딘(Piperidine), 티라민(Tyramine), N-메틸티라민(N-Methyltyramine), 피롤린(Pyrroline), 피롤리딘(Pyrrolidine), 이미다졸(Imidazole), 인돌(Indole), 피리미딘(Pyrimidine), 에탄올아민(Ethanolamine), 6-아미노-2-메틸-2-헵탄올(6-Amino-2-methyl-2-heptanol), 1-아미노-2-프로판올(1-Amino-2-propanol), 메탄올아민(Methanolamine), 디메틸에탄올아민(Dimethylethanolamine), N-메틸에탄올아민(N-Methylethanolamine), 1-아미노에탄올(1-Aminoethanol), 2-아미노-2-메틸-1-프로판올(2-amino-2-methyl-1-propanol), 탄산암모늄(Ammonium carbonate), 인산암모늄(Ammonium phosphate), 질산암모늄(Ammonium nitrate), 플루오르화암모늄(Ammonium fluoride), 암모니아수(Ammonium hydroxide) 등과 같은 아민류 또는 암모늄 화합물을 사용하며 이러한 아민류 또는 암모늄 화합물을 사용할 때는 최소한 하나 이상의 아민류 또는 암모늄 화합물을 혼합하여 사용하는 것이 바람직하다.

상기 알리파틱 또는 아로마틱 아민 또는 알카놀 아민 또는 암모늄 화합물은 은 재질 박리층 에칭액 조성물 총 중량에 대하여 1 내지 75 중량%, 보다 바람직하게는 20 내지 70 중량%로 포함되는 것이 좋다. 상기 알리파틱 또는 아로마틱 아민 또는 알카놀 아민 또는 암모늄 화합물은 1 중량% 미만일 경우 산화된 은의 해리반응이 잘 일어나지 않아서 은 박리층 에칭속도가 느려지게 된다. 75 중량%을 초과할 경우 박리층의 선택적 에칭에는 문제가 없지만 과도한 아민류 또는 암모늄 화합물의 사용은 에칭엑에서 산화제가 은 또는 은 합금 또는 은 화합물의 산화를 저해하는 요인으로 작용하여 선택적 에칭 속도를 급격히 감소시킨다. 따라서 박리층 표면 산화반응이 일어나고 산화된 은을 용해시켜 선택적 에칭이 원활하게 진행되는 정도만을 사용하는 것이 바람직하다.

본 발명의 은 또는 은 합금 또는 은 화합물의 에칭액 조성물에 포함되는 킬레이트제, 소포제, 습윤제, pH 조절제 및 이외에 에칭액의 에칭 성능을 향상 시키기 위해 선택되는 1종 이상의 첨가제는 산화반응 시 발생할 수 있는 기포의 제거, 에칭액이 박리층 표면에 잘 흡착할 수 있는 습윤성 부여 등의 역할을 하며 그 외에도 본 발명의 효과를 상승시킬 수 있는 일반적으로 사용되는 첨가제를 선택하여 사용할 수 있다.

상기 첨가제는 은 재질 박리층 에칭액 조성물 총 중량에 대하여 첨가제의 종류 및 역할에 따라 각각 0.1 내지 10 중량%, 보다 바람직하게는 1 내지 7 중량%로 포함되는 것이 좋다. 상기 첨가제들은 0.1 중량% 미만일 경우 본 발명의 효과인 선택적 에칭 특성을 향상시키는 역할을 수행할 수 없고 10 중량%를 초과할 경우 에칭액이 교화(또는 겔화)가 일어나서 에칭 특성을 크게 저하 시킨다.

본 발명의 은 또는 은 합금 또는 은 화합물의 에칭액 조성물은 상기 물질들을 포함하며 총 100 중량%에서 물이 잔량으로 포함된다. 물은 탈 이온수를 사용하는 것이 바람직하다.

이하 본 발명은 실시예에 의하여 보다 상세히 설명되지만, 실시예는 본 발명의 예시에 불과할 뿐, 본 발명의 범위가 실시예에 의하여 한정되는 것은 아니다.

실시예 1: 선택적 에칭액 조성물의 제조

1-1: 선택적 에칭액 조성물 1의 제조

과산화수소(hydrogen peroxide) 12 중량%, 모노에탄올아민(Monoethanolamine) 40 중량%, 습윤제(wetting agent) 1 중량%, 소포제(antifoaming agent) 1 중량% 및 탈 이온수(DI water) 46 중량%를 혼합하여 선택적 에칭액 조성물 1을 제조하였다.

1-2: 선택적 에칭액 조성물 2의 제조

과탄산소다(Sodium percarbonate) 7 중량%, N-메틸디에탄올아민(N-Methyldiethnaolamine) 32.5 중량%, 습윤제 0.5 중량%, 소포제 1 중량% 및 탈 이온수 59 중량%를 혼합하여 선택적 에칭액 조성물 2를 제조하였다.

1-3: 선택적 에칭액 조성물 3의 제조

과탄산소다 4 중량%, N-메틸디에탄올아민(N-Methyldiethnaolamine) 60 중량%, 습윤제 1.5 중량%, 소포제 0.5 중량% 및 탈 이온수 34 중량%를 혼합하여 선택적 에칭액 조성물 3을 제조하였다.

실시예 2: 비교예의 제조

2-1: 비교예 1의 제조

실시예 1에서 제조된 선택적 에칭액 조성물 1 내지 3과의 비교를 위하여, 대한민국 공개특허공보 제10-2016-0115189호에 기재된 실시예 1을 참고하여, 질산제2철 10 중량%, 질산 5 중량%, 초산 5 중량%, EDTA 1 중량%, 글리콜산 1 중량% 및 탈이온수 78 중량%를 혼합하여 비교예 1을 제조하였다.

2-2: 비교예 2의 제조

실시예 1에서 제조된 선택적 에칭액 조성물 1 내지 3과의 비교를 위하여, 대한민국 공개특허공보 제10-2010-0098409호에 기재된 실시예 1을 참고하여, 암모니아 7 중량%, 과산화수소 1.5 중량% 및 탈이온수 91.5 중량%를 혼합하여 비교예 2를 제조하였다.

2-3: 비교예 3의 제조

실시예 1에서 제조된 선택적 에칭액 조성물 1 내지 3과의 비교를 위하여, 대한민국 공개특허공보 제10-2010-0098409호에 기재된 비교예 2를 참고하여, 인산 50 중량%, 질산 5 중량%, 초산 30 중량% 및 탈이온수 15 중량%를 혼합하여 비교예 3을 제조하였다.

실시예 3: 에칭 실험 결과

폴리이미드(PI) 기판소재, 시편 크기 2.5 x 2.5 cm (Ag coating seed layer, Cu FCCL), 에칭액의 양 40g, 에칭 시간 10초, 5 ppm 미만 N.D의 ICP 분석의 실험 조건으로 실시예 1에서 제조된 선택적 에칭액 조성물 및 실시예 2에서 제조된 비교예에 대하여 에칭 실험을 수행하였다(표 1).

	ICP (ppm)
	Ag	Cu
선택적 에칭액 조성물 1	177.4	N.D
선택적 에칭액 조성물 2	173.5	N.D
선택적 에칭액 조성물 3	176.1	N.D
비교예 1	147.2	524.0
비교예 2	139.5	255.4
비교예 3	171.3	2,437

그 결과, 선택적 에칭액 조성물 1 내지 3은 에칭 시간 10초로 은이 에칭되어 폴리이미드 기판소재 표면이 드러나고, Cu FCCL 표면은 특별한 변색이나 특이사항이 없어 에칭액에 의한 표면 산화가 진행되지 않았음을 확인할 수 있었다.

그러나 비교예 1 및 2는 같은 시간 동안 에칭 시 은이 100% 에칭되지 않고 잔류물이 존재하였으며, Cu FCCL 표면이 산화되어 변색되는 것을 확인할 수 있었다. 또한 비교예 3은 같은 시간 동안 에칭 시 은은 100% 에칭되나, Cu FCCL 또한 에칭 속도가 빨라 표면 산화가 급격히 진행되었음을 확인할 수 있었다.

ICP 분석을 통해 에칭액 속에 존재하는 은 및 구리 성분을 검출하여 비교해보면, 은이 100% 에칭되지 않은 비교예 1 및 2에서는 170 ppm 이하의 은이 검출되며, Cu FCCL 표면이 산화되어 변색이 진행된 비교예 1 내지 3에서는 구리가 검출된 것을 확인할 수 있었다. 특히, 은이 많이 에칭된 비교예 1 및 3은 구리 역시 에칭 속도가 빨리 높은 구리가 검출된 것을 확인할 수 있었다.

결론적으로, 비교예 1 내지 3과 달리, 선택적 에칭액 조성물 1 내지 3은 10초의 에칭 시간 동안 은은 170 ppm 이상으로 100% 에칭되고, 구리는 N.D (5 ppm 미만)로 검출되지 않음을 확인할 수 있었는바, 이로써 선택적 에칭액 조성물 1 내지 3은 은 만을 선택적으로 에칭한다는 것을 명확히 확인할 수 있었다.

즉, 상기와 같은 실시예에 따르면, 금속 회로층 제거는 최소한으로 억제하고 은 또는 은 합금 또는 은 화합물 만을 선택적으로 에칭함으로써 구리 회로층의 손상이 없고 부식계수(Etch factor)가 높은 에칭액 조성물을 제공할 수 있다. 따라서, 이를 이용하여 고성능, 고집적 회로의 설계가 가능하고 경박단소가 필요한 제품을 제조할 수 있다.

본 발명의 권리범위는 상술한 실시예에 한정되는 것이 아니라 첨부된 특허청구범위 내에서 다양한 형태의 실시예로 구현될 수 있다. 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 변형 가능한 다양한 범위까지 본 발명의 청구범위 기재의 범위 내에 있는 것으로 본다.

10:베이스 기재, 10a:절연층, 10b:동박,
20:박리층, 30:회로패턴, 31:감광층,
32:패턴홈, 40:수지층, S10:박리층 형성단계,
S20:회로패턴 형성단계, S30:수지층 형성단계,
S40:베이스 기재 박리단계, S50:박리층 제거단계

Claims

베이스 기재에 제1전도성 물질로 박리층을 형성하는 박리층 형성단계;
상기 박리층 상에 상기 제1전도성 물질과 상이한 제2전도성 물질로 회로패턴을 형성하는 회로패턴 형성단계;
상기 회로패턴이 형성된 박리층 상에 절연 수지층을 형성하는 수지층 형성단계;
상기 박리층으로부터 상기 베이스 기재를 박리시켜 제거하는 베이스 기재 박리단계; 및
상기 제1전도성 물질만 용해할 수 있는 선택적 에칭액을 이용해 상기 박리층을 제거하는 박리층 제거단계;를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.
제 1항에 있어서,
상기 박리층으로부터 상기 베이스 기재를 박리시키기 위한 박리 강도는 10 gf/㎝ 내지 100 gf/㎝ 로 설정되는 것을 특징으로 하는 인쇄회로기판 제조방법.
삭제
삭제
제 1항에 있어서,
상기 박리층은 은(Ag)으로 형성되고, 상기 회로패턴은 구리(Cu)로 형성되는 것을 특징으로 하는 인쇄회로기판 제조방법.
제 5항에 있어서,
상기 베이스 기재는 수지층의 양면에 동박이 적층된 동박적층필름(Copper Clad Laminate)으로 이루어지는 것을 특징으로 하는 인쇄회로기판 제조방법.
제 6항에 있어서,
상기 박리층 형성단계에서는, 상기 동박적층필름의 동박 상에 은(Ag)을 코팅하여 박리층을 형성하는 것을 특징으로 하는 인쇄회로기판 제조방법.
제 5항에 있어서,
상기 선택적 에칭액은,
산화제; 아민류 또는 암모늄 화합물; 첨가제; 및 물을 포함하는 것을 특징으로 하는 시드층의 선택적 에칭을 이용한 미세 회로 형성방법.
제 5항에 있어서,
상기 선택적 에칭액은,
선택적 에칭액 총 100 중량%에 대하여, 산화제 1 내지 30 중량%, 아민류 또는 암모늄 화합물 1 내지 75 중량% 및 첨가제 0.1 내지 10 중량%를 포함하고, 물이 잔량으로 포함되는 것을 특징으로 하는 시드층의 선택적 에칭을 이용한 미세 회로 형성방법.
제 8항에 있어서,
상기 산화제는,
산화성 기체, 과산화물, 과산소 산 및 과황산칼륨으로 구성된 군에서 선택된 하나 이상인 것을 특징으로 하는 시드층의 선택적 에칭을 이용한 미세 회로 형성방법.
제 10항에 있어서,
상기 산화성 기체는 공기, 산소 및 오존으로 구성된 군에서 선택된 하나 이상이고;
상기 과산화물은 과붕산나트륨(Sodium perborate), 과산화수소(Hydrogen peroxide), 비스무트산나트륨(Sodium bismuthate), 과탄산소다(Sodium percarbonate), 과산화벤조일(Benzoyl peroxide), 과산화칼륨(Potassium peroxide) 및 과산화나트륨(Sodium peroxide)으로 구성된 군에서 선택된 하나 이상이며;
상기 과산소 산은 포름산(Formic acid), 과초산(Peroxyacetic acid), 과산화벤조산(Perbenzoic acid), 3-클로로과산화벤조산(3-Chloroperoxybenzoic acid) 및 트라이메틸아세틱산(Trimethylacetic acid)으로 구성된 군에서 선택된 하나 이상인 것을 특징으로 하는 시드층의 선택적 에칭을 이용한 미세 회로 형성방법.
제 8항에 있어서,
상기 아민류는,
알리파틱 아민, 아로마틱 아민 및 알카놀 아민으로 구성된 군에서 선택된 하나 이상인 것을 특징으로 하는 시드층의 선택적 에칭을 이용한 미세 회로 형성방법.
제 8항에 있어서,
상기 아민류 또는 암모늄 화합물은,
에틸아민(Ethylamine), 프로필아민(Propylamine), 이소프로필아민(Isopropylamine), n-부틸아민(n-Butylamine), 이소부틸아민(Isobutylamine), sec-부틸아민(sec-Butylamine), 디에틸아민(Diethylamine), 피페리딘(Piperidine), 티라민(Tyramine), N-메틸티라민(N-Methyltyramine), 피롤린(Pyrroline), 피롤리딘(Pyrrolidine), 이미다졸(Imidazole), 인돌(Indole), 피리미딘(Pyrimidine), 모노에탄올아민(Monoethanolamine), 6-아미노-2-메틸-2-헵탄올(6-Amino-2-methyl-2-heptanol), 1-아미노-2-프로판올(1-Amino-2-propanol), 메탄올아민(Methanolamine), 디메틸에탄올아민(Dimethylethanolamine), N-메틸디에탄올아민(N-Methyldiethanolamine), 1-아미노에탄올(1-Aminoethanol), 2-아미노-2-메틸-1-프로판올(2-amino-2-methyl-1-propanol), 탄산암모늄(Ammonium carbonate), 인산암모늄(Ammonium phosphate), 질산암모늄(Ammonium nitrate), 플루오르화암모늄(Ammonium fluoride) 및 암모니아수(Ammonium hydroxide)로 구성된 군에서 선택된 하나 이상인 것을 특징으로 하는 시드층의 선택적 에칭을 이용한 미세 회로 형성방법.
제 8항에 있어서,
상기 첨가제는,
킬레이트제, 소포제, 습윤제 및 pH 조절제로 구성된 군에서 선택된 하나 이상인 것을 특징으로 하는 시드층의 선택적 에칭을 이용한 미세 회로 형성방법.